DE102018117461A1 - Schreibassistent für eine speichervorrichtung und verfahren zu dessen herstellung - Google Patents

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Hung-jen Liao
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Abstract

[00056] Ein Halbleiter-Speicherbauelement weist eine Matrix von Speicherzellen auf, die in einer Mehrzahl von Zeilen und Spalten angeordnet sind, wobei jede Speicherzelle eine Mehrzahl von Bitzellentransistoren aufweist. Das Halbleiter-Speicherbauelement weist weiterhin eine Mehrzahl von Schreibassistentschaltungen auf, die eine oder mehrere Schreibassistentschaltungen in jeder Spalte der Matrix von Speicherzellen umfasst, wobei jede Schreibassistentschaltung derart eingerichtet ist, dass sie eine Kernspannung für Speicherzellen in der gleichen Spalte bereitstellt und bei einer Schreiboperation die Kernspannung senkt. Die Matrix von Speicherzellen und die Mehrzahl von Schreibassistentschaltungen haben ein gemeinsames Halbleiter-Layout.

Description

  • Querverweis auf verwandte Anmeldung
  • Diese Anmeldung beansprucht die Priorität der am 30. August 2017 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 62/551.838, die durch Bezugnahme aufgenommen ist.
  • Hintergrund
  • In zahlreichen elektronischen Geräten, wie etwa Bürocomputern, Laptops, Tablets und Smartphones, werden integrierte und/oder diskrete Halbleiter-Speicherbauelemente zum Speichern von Informationen verwendet. Diese Halbleiter-Speicherbauelemente werden in flüchtige und nichtflüchtige Speicherbauelemente eingeteilt. Flüchtige Speicher verlieren gespeicherte Informationen, wenn sie stromlos gemacht werden, während nichtflüchtige Speicher ihre gespeicherten Informationen auch dann behalten, wenn sie stromlos gemacht werden. Zu den flüchtigen Speichern gehört der Direktzugriffsspeicher (RAM), der weiter in die Unterkategorien statischer Direktzugriffsspeicher (SRAM) und dynamischer Direktzugriffsspeicher (DRAM) unterteilt wird.
  • Eine typische DRAM-Speicherzelle hat nur einen Transistor und einen Kondensator und ermöglicht daher einen hohen Integrationsgrad für die Speicherung von großen Informationsmengen, aber ein DRAM erfordert eine regelmäßige Auffrischung, und seine niedrige Geschwindigkeit begrenzt ihn meist auf Computer-Hauptspeicher. Hingegen werden für einen SRAM-Zellenentwurf, wie etwa einen 4-Transistor(4T)-Entwurf oder einen 6-Transistor(6T)-Entwurf, mehr Transistoren verwendet, um die SRAM-Zelle bistabil zu machen, was bedeutet, dass die SRAM-Zelle einen binären Ausgabezustand unbegrenzt aufrechterhält, solange eine entsprechende Energie zugeführt wird. Ein SRAM hat zwar einen niedrigeren Integrationsgrad als ein DRAM, aber ein SRAM kann mit einer höheren Geschwindigkeit und mit einer geringeren Verlustleistung als ein DRAM arbeiten, sodass meistens SRAMs für Computer-Cache-Speicher verwendet werden. Weitere SRAM-Anwendungen sind eingebettete Speicher und Speicher für Netzwerkgeräte. Ein SRAM wird oft gegenüber einem DRAM bevorzugt, wenn es auf eine größere Schnelligkeit ankommt, und ein noch schnellerer SRAM ist wünschenswert.
  • Es ist nicht unüblich, dass SRAM-Transistoren, wie etwa SRAM-Transistoren, die Bestandteil einer Speicherzellenmatrix sind, auf dem gleichen integrierten Schaltkreis wie andere Transistorarten implementiert sind, die zum Beispiel für logische und/oder E/A-Schaltkreise verwendet werden. Die Entwurfsregeln für SRAM-Transistoren sind jedoch normalerweise von den Entwurfsregeln verschieden (z. B. strenger als diejenigen), die für typische logische oder E/A-Transistoren verwendet werden. Da die SRAM-Entwurfsregeln strenger sind, sind SRAM-Transistoren normalerweise kleiner als logische oder E/A-Transistoren. Ein typischer logischer oder E/A-Transistor nimmt daher mehr Raum auf einem integrierten Schaltkreis als ein typischer SRAM-Transistor ein. Und wenn SRAM-Transistoren auf dem gleichen integrierten Schaltkreis wie logische oder E/A-Transistoren, die andere Entwurfsregeln haben, implementiert werden, werden die logischen oder E/A-Transistoren von den SRAM-Transistoren auf dem integrierten Schaltkreis normalerweise durch einen Pufferbereich getrennt, der zusätzlichen Platz auf dem integrierten Schaltkreis erfordert.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • 1A zeigt ein Beispiel für eine LCV-Schreibassistentschaltung (LCV - lower CWD voltage; niedrigere CWD-Spannung), die SRAM-Bitzellen-Transistoren verwendet.
    • 1B ist ein Signalwellenformdiagramm, das eine beispielhafte Funktionsweise der LCV-Schreibassistentschaltung von 1A zeigt.
    • 2 ist ein beispielhafter Lageplan eines SRAM mit einer LCV-Schreibassistentschaltung, die Bestandteil der SRAM-Matrix ist.
    • 3A ist ein Schaltbild eines Beispiels für eine Spalte der SRAM-Matrix von 2.
    • 3B ist ein Signalwellenformdiagramm, das eine beispielhafte Funktionsweise der LCV-Schreibassistentschaltung von 3A zeigt.
    • 4 ist ein Lageplan einer weiteren SRAM-Ausführungsform mit einer LCV-Schreibassistentschaltung.
    • 5 zeigt ein Beispiel für eine Maskierungsschaltung, die mit dem SRAM-Matrix-Layout von 4 verwendet werden kann.
    • 6 ist ein Diagramm, das eine beispielhafte Funktionsweise der SRAM-Ausführungsform der 4 und 5 zeigt.
    • Die 7 und 8 zeigen eine beispielhafte LCV-Schreibassistentschaltung, die in einem SRAM-Halbleiter-Layout konfiguriert ist.
    • 9 zeigt ein Beispiel für ein gemeinsames Halbleiter-Layout, das für Bitzellen- und LCV-Schreibassistentschaltungen in einer SRAM-Matrix verwendet wird.
    • 10 zeigt ein Beispiel für ein Sechs-Transistor(6T)-SRAM-Speicherbitzellen-Layout.
    • 11 ist ein Ablaufdiagramm eines beispielhaften Verfahrens zur Herstellung und Steuerung eines Halbleiter-Speicherbauelements.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Das Bauelement kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Bei bestimmten Speicherbausteinen, wie etwa einem SRAM, verkürzt eine reduzierte Versorgungsspannung, d. h. eine niedrigere CWD-Spannung (lower CWD voltage; LCV) im Vergleich zu einer nominellen Versorgungsspannung, die von einer Versorgungsspannungsschaltung erzeugt wird, die Zyklusdauer einer Daten-Schreiboperation, sodass eine höhere Schreibgeschwindigkeit erzielt wird. Solange die reduzierte Versorgungsspannung nicht so stark verringert wird, dass die Signalintegrität, Rauschspannen usw. beeinträchtigt werden, wodurch die Integrität einer Daten-Schreiboperation beeinträchtigt wird, braucht der kürzere Übergang zwischen logisch niedrigen und logisch hohen Spannungswerten, der mit dem reduzierten Versorgungsspannungsbereich verbunden sind, entsprechend weniger Zeit. Viele LCV-Schreibassistentschaltungen vergrößern jedoch erheblich die Silizium-Gesamtfläche des integrierten Schaltkreises.
  • 1A zeigt ein Beispiel für eine LCV-Schreibassistentschaltung 100, die SRAM-Bitzellen-Transistoren verwendet. Die LCV-Schreibassistentschaltung 100 weist vier SRAM-Transistoren 102, 104, 106 und 108 auf, die so funktionieren, dass sie die SRAM-Kernspannung (VDDAI) während Schreiboperationen senken, wie in dem beispielhaften Signalwellenformdiagramm 150 gezeigt ist, das in 1B gezeigt ist. Die Transistoren 102, 104, 106 und 108, die die LCV-Schreibassistentschaltung 100 bilden, sind SRAM-Bitzellentransistoren, die das gleiche Halbleiter-Layout wie die Bitzellen der SRAM-Matrix (siehe z. B. 7 und 8) verwenden. Die LCV-Schreibassistentschaltung 100 kann daher in der SRAM-Matrix implementiert werden, sodass ein Flächen-effizienter Layoutentwurf entsteht.
  • Die LCV-Schreibassistentschaltung 100 weist zwei obere SRAM-Transistoren 102 und 104 und zwei untere SRAM-Transistoren 106 und 108 auf. Die beiden oberen SRAM-Transistoren 102 und 104 weisen jeweils einen ersten stromführenden Anschluss, der mit einer SRAM-Pull-up-Spannung (Vdd) 110 verbunden ist, und einen zweiten stromführenden Anschluss auf, der mit einem SRAM-Kernspannungsbus (VDDAI) 112 verbunden ist. Gate-Anschlüsse der beiden oberen SRAM-Transistoren 102 und 104 sind jeweils mit einem Abschaltstift (SD-Stift) 114 des SRAM verbunden. Die beiden unteren SRAM-Transistoren 106 und 108 weisen jeweils einen ersten stromführenden Anschluss, der mit dem SRAM-Kernspannungsbus (VDDAI) 112 verbunden ist, und einen zweiten stromführenden Anschluss auf, der mit einer SRAM-Pull-down-Spannung (Vss) 116 verbunden ist. Die Pull-down-Spannung (Vss) 116 kann zum Beispiel ein Erdpotential sein. Gate-Anschlüsse der beiden unteren SRAM-Transistoren 106 und 108 sind jeweils mit einem LCV-Aktivierungssignal 118 gekoppelt. Der SRAM-Kernspannungsbus (VDDAI) 112 wird für eine oder mehrere Speicherzellen in der SRAM-Matrix bereitgestellt. Zum Beispiel können die LCV-Schreibassistentschaltungen 100 zum Bereitstellen eines gesonderten Kernspannungsbusses (VDDAI) 112 für jede Bitzellenspalte in einer SRAM-Matrix verwendet werden, wie später unter Bezugnahme auf die in den 2 bis 5 dargestellten Beispiele näher dargelegt wird.
  • Die Funktionsweise der LCV-Schreibassistentschaltung 100 ist in 1B dargestellt. Wie gezeigt ist, funktioniert die LCV-Schreibassistentschaltung 100 als ein Spannungsteiler zum Herunterziehen der SRAM-Kernspannung (VDDAI) 112 während Schreiboperationen. Insbesondere wird das Abschaltsignal (SD-Signal) 114 an den Gate-Anschlüssen der oberen SRAM-Transistoren 102 und 104 während des normalen Betriebs tiefgezogen, sodass die Vdd 110 über die stromführenden Anschlüsse der oberen SRAM-Transistoren 102 und 104 elektrisch mit der VDDAI 112 verbunden wird. Das LCV-Aktivierungssignal 118 ist normalerweise logisch hoch und geht während einer Schreiboperation zu einem logisch niedrigen Zustand über. Wenn das LCV-Aktivierungssignal 118 in einem logisch hohen Zustand ist, sind die unteren SRAM-Transistoren 106 und 108 abgeschaltet, und die SRAM-Kernspannung (VDDAI) 112 ist im Wesentlichen gleich Vdd. Wenn das LCV-Aktivierungssignal 118 während einer Schreiboperation zu einem logisch niedrigen Zustand übergeht, schalten sich die unteren SRAM-Transistoren 106 und 108 ein, sodass ein Spannungsteiler zwischen Vdd und Vss entsteht (ein Spannungsteiler entsteht, da Vdd über die in Reihe geschalteten oberen und unteren Transistoren angelegt wird, wobei die abgegebene VDDAI-Spannung durch die Verbindung zwischen den in Reihe geschalteten Paaren entsteht). Somit ist bei einer Schreiboperation die SRAM-Kernspannung (VDDAI) 112 gleich der Differenz zwischen Vdd und dem Spannungsabfall (ΔV) über den oberen und unteren SRAM-Transistoren 102, 104, 106 und 108.
  • Der resultierende Spannungsabfall ΔV der SRAM-Kernspannung (VDDAI) 112 während Schreiboperationen hängt von der Größe der SRAM-Transistoren 102,104,106 und 108 ab. Bei einem typischen SRAM-Bitzellentransistor-Layout führt dies zu einem Spannungsabfall ΔV von etwa 10 bis 15 % (es dürfte jedoch klar sein, dass auch andere Werte innerhalb des Schutzumfangs der Erfindung liegen). Bei einigen Ausführungsformen sollte der Spannungsabfall ΔV während der Schreibassistenz so groß sein, dass eine gewünschte Zunahme der Bitzellen-Schaltgeschwindigkeit erzielt wird, aber er sollte nicht so groß sein, dass die Kernspannung (VDDAI) unter das Minimum gesenkt wird, das für einen zuverlässigen Bitzellenbetrieb erforderlich ist.
  • Bei den dargestellten Ausführungsformen dient das Abschaltsignal (SD-Signal) 114 zum Ansteuern der Gate-Anschlüsse der oberen SRAM-Transistoren 102 und 104 in der LCV-Schreibassistentschaltung 100. Das Abschaltsignal 114 bleibt während normaler SRAM-Operationen in einem logisch niedrigen Zustand und geht während eines Geräte-Abschaltmodus in einen logisch hohen Zustand über. Wenn der Geräte-Abschaltmodus ausgelöst wird, bewirkt das SD-Signal 114 das Abschalten der oberen SRAM-Transistoren 102 und 104, sodass der Strom (Vdd) für die VDDAI 112 und somit für die SRAM-Matrix abgeschaltet wird. Das Abschalten des Stroms für die VDDAI 112 auf diese Weise kann den zusätzlichen Vorteil bieten, dass der Leckverlust während des Abschaltmodus verringert wird. Bei anderen Ausführungsformen können jedoch die Gate-Anschlüsse der oberen SRAM-Transistoren 102 und 104 stattdessen in einen logisch niedrigen Zustand gebracht werden.
  • 2 ist ein beispielhafter Lageplan eines SRAM 200 mit einer LCV-Schreibassistentschaltung, die Bestandteil einer SRAM-Matrix 202 ist. Der Lageplan für die SRAM-Matrix 202 ist in dem gestrichelten Kasten von 2 gezeigt. Die SRAM-Matrix 202 ist eine Matrix von Speicherbitzellen 204 (ZELLE[o] bis ZELLE[n]), die in n Zeilen und n Spalten angeordnet sind und jeweils ein gemeinsames Halbleiter-Layout (siehe 7 bis 10) aufweisen. Es dürfte jedoch klar sein, dass auch andere SRAM-Matrix-Konfigurationen möglich sind, wie etwa eine Matrix mit n Zeilen und m Spalten. In jeder Spalte der SRAM-Matrix 202 befinden sich eine oder mehrere LCV-Schreibassistentschaltungen. In dem dargestellten Beispiel umfasst jede Spalte der SRAM-Matrix 202 zwei LCV-Schreibassistentschaltungen (die mit LCV_ZELLE bezeichnet sind), und zwar eine obere Schreibassistentschaltung 206 und eine untere Schreibassistentschaltung 208. Jede Spalte der SRAM-Matrix 202 umfasst außerdem einen Kernspannungsbus (VDDAI-Bus) 210, der die Kernbetriebsspannung für jede der Speicherbitzellen in der Spalte bereitstellt. Zum Beispiel wird eine VDDAI 210 auf einer spaltenweisen Grundlage bereitgestellt, und es gibt keine Vdd-Verbindung, die eine Kernbetriebsspannung direkt für die gesamte Matrix von Speicherbitzellen 204 bereitstellt. Das heißt, der VDDAI-Bus in jeder Spalte ist von den VDDAI-Bussen in anderen Spalten unabhängig (d. h., VDDAI wird nicht über Spalten der Matrix 204 gesenkt).
  • Der Kernspannungsbus (VDDAI-Bus) 210 verläuft in jeder Spalte der SRAM-Matrix 202 von der oberen Schreibassistentschaltung 206 zu der unteren Schreibassistentschaltung 208. Die Kernspannung (VDDAI), die für jede Speicherbitzelle in einer Spalte bereitgestellt wird, wird von der oberen und der unteren Schreibassistentschaltung 206 und 208 so gesteuert, dass VDDAI während Schreiboperationen verringert wird, wie zum Beispiel vorstehend unter Bezugnahme auf die 1A und 1B dargelegt worden ist. Bei der dargestellten Ausführungsform sind für jede Spalte die zwei Schreibassistentschaltungen 206 und 208 vorgesehen, um ausreichend Strom auf dem VDDAI-Bus 210 bereitzustellen, um den Widerstand und den Leckverlust über der gesamten Spalte von Bitzellen zu bewältigen. Es dürfte jedoch klar sein, dass bei anderen Ausführungsformen mehr oder weniger Schreibassistentschaltungen für jede Spalte der SRAM-Matrix 202 verwendet werden können. Zum Beispiel können bei einer Ausführungsform vier obere Schreibassistentschaltungen und vier untere Schreibassistentschaltungen für jede Bitzellenspalte verwendet werden, um ausreichend spaltenweisen VDDAI-Strom für eine große Bitzellenmatrix 204 bereitzustellen.
  • In 2 sind außerdem Wortleitungssignale 212 (WLDR Vo bis WLDR Vn) für jede Zeile der Speicherbitzellenmatrix 204 und ein LCV-Aktivierungssignal 214 (LCV_Enb) gezeigt. Die Wortleitungssignale 212 dienen zum Auswählen einer bestimmten Zeile der Bitzellenmatrix 204 für eine Schreiboperation. Das LCV-Aktivierungssignal 214 ist mit den LCV-Schreibassistentschaltungen 206 und 208 in jeder Spalte der SRAM-Matrix 202 über einen Multiplexer (nicht dargestellt) gekoppelt, der zum selektiven Koppeln des LCV-Aktivierungssignals 214 mit einer oder mehreren bestimmten Spalten zu einem gegebenen Zeitpunkt verwendet wird. Bei der dargestellten Ausführungsform ist das LCV-Aktivierungssignal 214 mit der oberen und der unteren Schreibassistentschaltung 206 und 208 jeder Spalte über ein MUX-4-Bauelement gekoppelt, das das LCV-Aktivierungssignal 214 selektiv mit einem von vier Ausgängen zu einem gegebenen Zeitpunkt koppelt, was in 2 durch vier Linien dargestellt ist, die von jedem der LCV-Aktivierungssignalblöcke 214 abgehen und eine Verbindung mit den LCV-Schreibassistentschaltungen 206 und 208 herstellen. Verbindungen zwischen den vier Multiplexer-Ausgängen für das LCV-Aktivierungssignal 214 und einer bestimmten LCV-Schreibassistentschaltung 206 und 208 sind in 2 durch Verbindungsknoten 216 dargestellt. In dem dargestellten Beispiel ist jeder Multiplexer-Ausgang mit der LCV-Schreibassistentschaltung 206 und 208 in jeder fünften Spalte der Matrix 202 verbunden. Wenn es von dem MUX-4 für die Ausgabe an die LCV-Schreibassistentschaltungen 206 und 208 in einer bestimmten Spalte gewählt wird, bewirkt das LCV-Aktivierungssignal 214, dass die Kernbetriebsspannung 210 (VDDAI) in dieser Spalte während Schreiboperationen reduziert wird, wie zum Beispiel in den 3A und 3B dargestellt ist.
  • Fachleuten dürfte klar sein, dass die dargestellte MUX-4-Konfiguration dazu führt, dass mehrere Bits (d. h. ein Bit in jeder fünften Spalte der Matrix 202) gleichzeitig geschrieben werden. Zum Beispiel werden in einer typischen SRAM-Konfiguration 32, 64, 128 oder mehr Bits während ein und desselben Schreibzyklus unter Verwendung der MUX-4-Konfiguration geschrieben. Außerdem dürfte klar sein, dass das in 2 dargestellte Beispiel bei anderen Ausführungsformen unter Verwendung eines MUX-x-Entwurfs (wie etwa MUX-1, -2, -4 oder -8) verwendet werden kann. Bei diesen Ausführungsformen wäre der LCV_Enb-Signalbus LCV_ENB<o:x>.
  • Bei einigen Ausführungsformen sind die LCV-Schreibassistentschaltungen 206 und 208 direkt benachbart zu den Speicherbitzellen 204 ohne einen Pufferbereich dazwischen angeordnet (wie zum Beispiel in 9 gezeigt ist). Die Platzeinsparung kann dadurch erreicht werden, dass beide LCV-Schreibassistentschaltungen 206 und 208 und die Speicherbitzellen 204 unter Verwendung von SRAM-Transistoren implementiert werden und daher kein Pufferbereich benötigt wird.
  • 3A ist ein Schaltbild, das ein Beispiel für eine Spalte 300 der SRAM-Matrix 200 von 2 zeigt. Die SRAM-Matrix-Spalte 300 weist eine obere LCV-Schreibassistentschaltung 206 an einem oberen Ende der Spalte, eine untere LCV-Schreibassistentschaltung 208 an einem unteren Ende der Spalte und eine Spalte von Speicherbitzellen 302 zwischen der oberen und der unteren LCV-Schreibassistentschaltung 206 und 208 auf. Die Speicherbitzellen 302 in der Spalte 300 empfangen jeweils eine Kernspannung von einem gemeinsamen VDDAI-Bus 210, der über die obere und die untere LCV-Schreibassistentschaltung 206 und 208 gespeist wird. Der Einfachheit halber zeigt das dargestellte Beispiel nur zwei Speicherbitzellen 302 in der Spalte 300. Es dürfte jedoch klar sein, dass eine Speicherbitzellenspalte 300 typischerweise viel mehr Speicherbitzellen aufweist, die jeweils mit dem Kernspannungsbus (VDDAI) verbunden sind.
  • Die Speicherbitzellen 302 arbeiten in einer herkömmlichen Weise, um Datenbits zu speichern, wobei der Schreibzugriff auf die Speicherbitzellen 302 unter Verwendung von Wortleitungs(WL)- und Bitleitungs(BL)signalen gesteuert wird, wie dargestellt ist. In dem dargestellten Beispiel sind die Speicherbitzellen 302 Sechs-Transistor(6T)-Zellen, die zwei Durchgang-Gate-Transistoren 304 und 306 und vier Bitzellentransistoren 308 aufweisen, die in einer Latch-Struktur konfiguriert sind (es dürfte jedoch klar sein, dass auch andere Arten von SRAMs/Speichern innerhalb des Schutzumfangs der Erfindung liegen). Der Daten-Latch jeder SRAM-Zelle 302 kann zum Speichern eines Einzelbits verwendet werden. Die Wortleitungs- und Bitleitungssignale dienen zum Steuern der Operationen Lesen und Schreiben eines Bits aus der / in die SRAM-Zelle 302.
  • Während einer Schreiboperation können eine Bitleitung 310 und eine inverse Bitleitung 312 auf entgegengesetzte logische Werte entsprechend den Daten gesetzt werden, die in die SRAM-Zelle 302 geschrieben werden sollen. Wenn die SRAM-Zelle 302 gewählt wird, kann ein logisch hoher Zustand an eine Wortleitung (WL) 212 angelegt werden, sodass der Daten-Latch gewählt wird, um zu der Schreiboperation überzugehen. Auf Grund eines logisch hohen Impulses, der an die Wortleitung 212 angelegt wird, werden Speicherknoten 314 und 316 des Daten-Latchs mit den Bitleitungen 310 und 312 verbunden, und dadurch werden die logischen Werte auf den Bitleitungen 310 und 312 in die jeweiligen Speicherknoten 314 und 316 der Speicherzelle 302 geschrieben.
  • Die obere und die untere LCV-Schreibassistentschaltung 206 und 208 nutzen das gleiche Halbleiter-Layout wie die Speicherzellen 302. Auf diese Weise können die LCV-Schreibassistentschaltungen 206 und 208 in der gleichen SRAM-Matrixspalte 300 wie die Speicherbitzellen 302 enthalten sein. Ein Beispiel für ein gemeinsames Halbleiter-Layout, das von den LCV-Schreibassistentschaltungen 206 und 208 und den Speicherzellen 302 verwendet werden kann, wird nachstehend unter Bezugnahme auf die 7 bis 10 beschrieben.
  • Die Funktionsweise der LCV-Schreibassistentschaltungen 206 und 208 zum Senken der SRAM-Kernspannung (VDDAI) in der Spalte 300 bei Schreiboperationen ist in 3B gezeigt. Die LCV-Schreibassistentschaltungen 206 und 208 sind beide mit dem VDDAI-Bus 210 verbunden und funktionieren als Spannungsteilerschaltungen zum Senken der VDDAI-Spannung bei Schreiboperationen. Das SD-Signal 114 wird bei normalem Betrieb der Vorrichtung tiefgezogen, wie vorstehend unter Bezugnahme auf 1B dargelegt worden ist, wodurch bewirkt wird, dass die oberen SRAM-Transistoren 102 und 104 der LCV-Schreibassistentschaltungen 206 und 208 die Vdd 110 mit dem VDDAI-Bus 210 verbinden. Das LCV-Aktivierungssignal 118 geht bei Schreiboperationen in der SRAM-Spalte 300 zu einem logisch niedrigen Zustand über, wodurch die unteren SRAM-Transistoren 106 und 108 der LCV-Schreibassistentschaltungen 206 und 208 eingeschaltet werden. Dadurch entsteht ein Spannungsteiler zwischen der Vdd 110 und der Vss 116 in jeder der LCV-Schreibassistentschaltungen 206 und 208, und die Spannung auf dem VDDAI-Bus 112 wird um den Spannungsabfall ΔV über den SRAM-Transistoren 102, 104, 106 und 108 gesenkt, wie in 3B gezeigt ist.
  • 4 ist ein beispielhafter Lageplan einer weiteren SRAM-Ausführungsform 400 mit einer LCV-Schreibassistentschaltung. Dieses Beispiel 400 ist der Ausführungsform ähnlich, die vorstehend unter Bezugnahme auf 2 beschrieben worden ist, mit der Ausnahme, dass das LCV-Aktivierungssignal für die LCV-Schreibassistentschaltungen 206 und 208 spaltenweise bereitgestellt wird. Bei dieser Ausführungsform wird eine Bit-Schreiboperation genutzt, sodass das LCV-Aktivierungssignal 214 zu einem gegebenen Zeitpunkt an die gewünschten Spalten angelegt wird und vor den anderen Spalten verborgen wird. Das LCV-Aktivierungssignal 214 kann somit selektiv an eine oder mehrere gewünschte Spalten zu einem gegebenen Zeitpunkt angelegt werden, um die Spannung auf dem VDDAI-Bus 210 zu senken.
  • In jeder Spalte der SRAM-Matrix wird das LCV-Aktivierungssignal 214 mit den beiden LCV-Schreibassistentschaltungen 206 und 208 über eine Maskierungsschaltung (nicht dargestellt) gekoppelt, die so konfiguriert ist, dass sie außer bei gewünschten Schreiboperationen das LCV-Aktivierungssignal 214 maskiert. Ein Beispiel für eine Maskierungsschaltung 500, die mit dem SRAM-Matrix-Layout 400 verwendet werden kann, ist in 5 gezeigt.
  • Die Maskierungsschaltung 500 in 5 ist der Einfachheit halber als eine Schaltung dargestellt, die mit nur einer LCV-Schreibassistentschaltung 510 verbunden ist, aber sie könnte stattdessen mit mehreren LCV-Schreibassistentschaltungen in der gleichen SRAM-Matrixspalte verbunden sein. Die Maskierungsschaltung 500 ist eine logische Schaltung, die so konfiguriert ist, dass sie das LCV-Aktivierungssignal 214 und ein Bit-Schreibaktivierungssignal (BWE) 512 empfängt und in Abhängigkeit von dem logischen Zustand des Bit-Schreibaktivierungssignals 512 das LCV-Aktivierungssignal 214 entweder durchlässt oder blockiert. Insbesondere wird bei der dargestellten Ausführungsform ein NOR-Gate 514 verwendet, das mit einem Logikinverter 516 in Reihe geschaltet ist. Bei Betrieb ist ein Ausgang 518 der dargestellten Maskierungsschaltung 500 nur dann in einem logisch niedrigen Zustand, wenn sowohl das Bit-Schreibaktivierungssignal 512 als auch das LCV-Aktivierungssignal 214 in einem logisch niedrigen Zustand sind. Wenn entweder das Bit-Schreibaktivierungssignal 512 oder das LCV-Aktivierungssignal 214 in einem logisch hohen Zustand ist, ist auch der Maskierungsschaltungsausgang 518 in einem logisch hohen Zustand. Somit verhindert ein logisch hoher Zustand auf dem Bit-Schreibaktivierungssignal 512, dass das LCV-Aktivierungssignal 214 die VDDAI-Busspannung 210 in der LCV-Schreibassistentschaltung 510 senkt.
  • 6 ist ein Diagramm, das eine beispielhafte Funktionsweise der SRAM-Ausführungsform 400 der 4 und 5 zeigt. Wie vorstehend dargelegt worden ist, wird die in 5 gezeigte Maskierungsschaltung 500 verwendet, um eine einzelne Spalte der Matrix 400 für eine Schreiboperation auf Grund eines Bit-Schreibaktivierungssignals (BWE) 512 und eines LCV-Aktivierungssignals 214 auszuwählen. In dem in 6 gezeigten Beispiel wird eine erste Spalte 610 (Spalte[o]) der Matrix für eine Schreiboperation gewählt.
  • Es dürfte klar sein, dass das Beispiel, das in den 4 bis 6 gezeigt, ein MUX-4-Entwurf ist, was bedeutet, dass jedes Bit (Bit[o] bis Bit[n]) aus vier Spalten von Zellen gewählt wird. In dem in 6 gezeigten Beispiel wird die erste Spalte aus jedem Bit mit dem LCV-Aktivierungssignal 214 ausgewählt. Das heißt, die Adresse LCV_Enb <o> wird zum Auswählen der ersten Spalte in jedem Bit verwendet (d. h. Spalte[o] von Bit[o], Spalte[4] von Bit[1] usw.). Das Bit-Schreibaktivierungssignal (BWE) 512 kann zum Schreiben in eine Spalte eines bestimmten Bits verwendet werden, während nicht in andere Bits geschrieben wird. In dem dargestellten Beispiel wird das Bit-Schreibaktivierungssignal (BWE) 512 so gesetzt, dass es eine Schreiboperation für das Bit[o] ausführt, aber das Schreiben in das Bit[1] verhindert. Insbesondere wird BWE[o] auf 1 gesetzt, um das Schreiben in das Bit[o] zu ermöglichen, und BWE[1] wird auf o gesetzt, um das Schreiben in das Bit[1] zu verhindern. Das LCV-Aktivierungssignal 214 kann zum Auswählen einer bestimmten Spalte in dem aktivierten Bit (z. B. Spalte[o] von Bit[o] in dem dargestellten Beispiel) verwendet werden.
  • Die 7 bis 10 zeigen ein Beispiel für ein gemeinsames Halbleiter-Layout, das sowohl von Speicherbitzellen als auch von einer LCV-Schreibassistentschaltung in einer SRAM-Matrix genutzt werden kann. Die 7 und 8 zeigen ein Beispiel dafür, wie die LCV-Schreibassistentschaltung 510, die unter Bezugnahme auf 5 beschrieben worden ist, in einem SRAM-Halbleiter-Layout 700 implementiert werden kann. 9 ist eine erweiterte Darstellung des SRAM-Halbleiter-Layouts 700, die zeigt, wie das Halbleiter-Layout für die Bitzellen und die LCV-Schreibassistentschaltung in der gesamten SRAM-Matrix gemeinsam genutzt werden wird. 10 zeigt ein Beispiel für ein Sechs-Transistor(6T)-SRAM-Speicherbitzellen-Layout zum weiteren Erläutern, wie die Bitzellen und die LCV-Schreibassistentschaltung unter Verwendung eines gemeinsamen SRAM-Transistor-Layouts implementiert werden können.
  • Kommen wir zunächst zu 7. Das beispielhafte Halbleiter-Layout 700 weist eine Mehrzahl von sich kreuzenden Gate-(Poly-)Bereichen 710 und aktiven finnenförmigen Bereichen (Finnenbereichen) 720 auf, die zum Herstellen von SRAM-Finnen-Feldeffekttransistoren (FinFETs) verwendet werden. An Koppelpunkten eines Grenzbereichs 710 und eines aktiven Bereichs 720 sind Transistoren hergestellt. Ein nicht-beschränkendes Beispiel für eine FinFET-Struktur für einen SRAM-Baustein ist in der gemeinsamen US-Patentveröffentlichung Nr. 2013/0292777 offenbart. Es dürfte jedoch klar sein, dass die vorliegende Erfindung nicht auf eine bestimmte Transistorstruktur beschränkt ist.
  • In dem dargestellten Beispiel wird das SRAM-Halbleiter-Layout 700 zum Herstellen der vier Transistoren 102, 104, 106 und 108 der LCV-Schreibassistentschaltung 510 verwendet. Entsprechende Bezugszahlen 102, 104, 106 und 108 dienen zum Erläutern der Koppelpunkte der aktiven Gate-Bereiche in dem SRAM-Halbleiter-Layout 700, in dem jeder der vier Transistoren 102, 104, 106 und 108 der LCV-Schreibassistentschaltung implementiert ist. Wie gezeigt ist, werden Kontaktbereiche zum Verbinden der Transistor-Gate-Bereiche entweder mit dem SD-Signal 114 oder dem LVC_Enb-Signal 118 und zum Verbinden der Source- und Drain-Bereiche entweder mit VDDAI 112, VDD 110 oder VSS 116 verwendet. Wie gezeigt ist, können die Leitungen VDD 110, VSS 116 und VDDAI 112 zum Beispiel durch vertikale Verbindungen mit Metallgitterleitungen 785, 790 bzw. 795 in einer oder mehreren Schichten des Halbleiters bereitgestellt werden. In ähnlicher Weise können das SD-Signal 114 und das LVC_Enb-Signal 118 durch vertikale Verbindungen mit Signalleitungen in einer oder mehreren Schichten des Halbleiters bereitgestellt werden. Als ein Beispiel zeigt 8 Signalleitungen 796 und 798, die auf einer Metall-i-Schicht bzw. einer Metall-o-Schicht des Halbleiters angeordnet sind, um das SD-Signal 114 und das LVC_Enb-Signal 118 bereitzustellen. Die Signalleitungen 796 und 798 können zum Beispiel durch Zwischenschicht-Durchkontaktierungen mit den Transistor-Gate-Bereichen 114 und 118 verbunden sein.
  • 9 zeigt eine erweiterte Darstellung des SRAM-Halbleiter-Layouts 700. Wie in 9 gezeigt ist, wird ein und dasselbe Halbleiter-Layout 700 für eine SRAM-Bitzellenmatrix 800 und für eine Mehrzahl von LCV-Schreibassistentschaltungen 802 verwendet. Das SRAM-Halbleiter-Layout 700 weist eine Wiederholungsstruktur von Gate-(Poly-)Bereichen und aktiven (Finnen-)Bereichen auf, und diese Struktur von Poly- und Finnenbereichen wird von der SRAM-Bitzellenmatrix 800 und den LCV-Schreibassistentschaltungen 802 gemeinsam verwendet. Insbesondere wiederholt sich in dem dargestellten Beispiel die Struktur von Gate-(Poly-) Bereichen und aktiven (Finnen-)Bereichen alle zwei Zeilen in der vertikalen Richtung und alle zwei Spalten in der horizontalen Richtung. Das dargestellte Beispiel zeigt eine Bitzelle 804 in einer Bitzellenspalte 806, die ihre Kernspannung (VDDAI) 112 von einer VDDAI-Gitterleitung 795 empfängt, die von einer LCV-Schreibassistentschaltung 808 in der gleichen SRAM-Bitzellenspalte 806 gesteuert wird. Wie gezeigt ist, nutzt die Bitzelle 804 das gleiche Halbleiter-Layout 700 (d. h. die gleiche Wiederholungsstruktur von Poly- und Bitbereichen), das für die LCV-Schreibassistentschaltung 808 verwendet wird.
  • In dem dargestellten Beispiel hat jede LCV-Schreibassistentschaltung 808 eine Layout-Fläche, die einer Layout-Fläche von drei benachbarten SRAM-Bitzellen 804 in einer Bitzellenspalte 806 entspricht. Zum Beispiel werden für die in 7 gezeigte LCV-Schreibassistentschaltung die vier Transistoren 102, 104, 106 und 108 von PMOS-Bereichen in einer Layout-Fläche gebildet, die drei SRAM-Bitzellen entspricht, die in drei benachbarten Zeilen hergestellt sind. Insbesondere wird der Transistor 102 von einem PMOS-Bereich in der entsprechenden Layout-Fläche einer oberen Bitzelle gebildet, die Transistoren 104 und 106 werden von zwei PMOS-Bereichen in der entsprechenden Layout-Fläche einer mittleren Bitzelle gebildet, und der Transistor 108 wird von einem PMOS-Bereich in der entsprechenden Layout-Fläche einer unteren Bitzelle gebildet.
  • Das in 9 gezeigte Beispiel zeigt der Einfachheit halber nur eine LCV-Schreibassistentschaltung in jeder SRAM-Bitzellenspalte. In anderen Beispielen können jedoch mehrere LCV-Schreibassistentschaltungen in jeder SRAM-Bitzellenspalte verwendet werden. Zum Beispiel können sich LCV-Schreibassistentschaltungen an dem oberen und dem unteren Ende jeder SRAM-Bitzellenspalte befinden, wie in den 2 und 4 gezeigt ist.
  • In 9 wird der Einfachheit halber eine Bitzelle 804 in der Matrix 800 in den Mittelpunkt gestellt. Es dürfte jedoch klar sein, dass eine Bitzellenmatrix 800 mehrere Bitzellen in jeder Spalte aufweist und viel mehr Zeilen und Spalten aufweisen kann, als in 9 gezeigt ist. Es dürfte außerdem klar sein, dass obwohl nur eine Zeile von LCV-Schreibassistentschaltungen 802 in 9 gezeigt, eine SRAM-Matrix mehr als eine Zeile von LCV-Schreibassistentschaltungen aufweisen kann, wie zum Beispiel vorstehend unter Bezugnahme auf die 2 und 4 dargelegt worden ist.
  • 10 zeigt ein Beispiel für ein Sechs-Transistor(6T)-SRAM-Speicherbitzellen-Layout zum näheren Erläutern, wie die Bitzellen und die LCV-Schreibassistentschaltung unter Verwendung eines gemeinsamen SRAM-Transistor-Layouts 700 implementiert werden können. Insbesondere zeigt 10 ein beispielhaftes SRAM-Transistor-Layout für zwei Bitzellen 810 und 812 in einer Spalte der Matrix 800, die in 9 gezeigt ist. Schaltbilder 814 und 816 der zwei 6T-SRAM-Bitzellen 810 und 812 sind rechts von dem beispielhaften Layout 700 gezeigt. Die Funktionsweise der beispielhaften 6T-SRAM-Speicherbitzellen ist vorstehend unter Bezugnahme auf 3A beschrieben worden.
  • Zur Unterstützung der Erläuterung der Transistor-Layouts 810 und 812 für die zwei 6T-SRAM-Speicherbitzellen 814 und 816 werden in 10 entsprechende Bezugszeichen A1 bis F1 und A2 bis F2 für die SRAM-Transistoren in den Schaltbildern 814 und 816 und für die Koppelpunkte der aktiven Gate-Bereiche in den Bitzellen 810 und 812 verwendet, wobei jeder der SRAM-Transistoren in dem SRAM-Halbleiter-Layout 700 implementiert wird. Zum Beispiel zeigt das Schaltbild 814 einen PMOS-Transistor, der mit A1 bezeichnet ist, und das Bitzellen-Layout 810 zeigt, dass dieser Transistor an dem Koppelpunkt zwischen dem Poly- und dem Finnenbereich angeordnet ist, der ebenfalls mit A1 bezeichnet ist.
  • Vergleicht man die 7 und 10, so zeigt sich, dass die LCV-Schreibassistentschaltung 510 in 7 unter Verwendung des gleichen Poly-/Finnenbereich-Layouts implementiert ist, das zum Implementieren der zwei beispielhaften 6T-SRAM-Speicherbitzellen 814 und 816 in 10 verwendet wird. Insbesondere wird die gleiche Anordnung von Gate-(Poly-) und aktiven (Finnen-)Bereichen in dem gesamten SRAM-Halbleiter-Layout 700 verwendet, und zwar für die Matrix von SRAM-Speicherbitzellen und die LCV-Schreibassistentschaltung 510. Wie in 9 gezeigt ist, können außerdem bestimmte aktive (Finnen-) Bereiche über die eine oder die mehreren LCV-Schreibassistentschaltungen und die Speicherbitzellen in einer Spalte des SRAM-Halbleiter-Layouts 700 hinweg gemeinsam genutzt werden.
  • 11 ist ein Ablaufdiagramm eines beispielhaften Verfahrens 900 zur Herstellung und Steuerung eines Halbleiter-Bauelements. Es ist klar, dass das Verfahren von 11 für viele verschiedene Strukturen verwendet werden kann. Zum besseren Verständnis wird hier jedoch das Verfahren für die Strukturen der 1 bis 10 beschrieben. Im Schritt 910 wird eine Matrix von Speicherzellen (z. B. 200, 400) in eine Mehrzahl von Zeilen und Spalten gegliedert, wobei jede Speicherzelle (z. B. 302) eine Mehrzahl von Bitzellentransistoren (z. B. 308) aufweist. Die Matrix von Speicherzellen weist ein gemeinsames Halbleiter-Layout auf, das zum Beispiel vorstehend unter Bezugnahme auf die 7 bis 10 beschrieben worden ist. Im Schritt 920 wird eine Mehrzahl von Schreibassistentschaltungen (z. B. 206, 208) so angeordnet, dass eine oder mehrere Schreibassistentschaltungen in jeder Spalte der Matrix von Speicherzellen enthalten sind, wobei jede Schreibassistentschaltung eine Mehrzahl von Transistoren (z. B. 102, 104, 106, 108) aufweist. Die mehreren Schreibassistentschaltungen nutzen das gleiche gemeinsame Halbleiter-Layout wie die Matrix von Speicherzellen. Zum Beispiel kann jede der Mehrzahl von Schreibassistentschaltungen eine Layout-Fläche des gemeinsamen Halbleiter-Layouts nutzen, die einer Fläche für drei benachbarte Speicherzellen in einer Spalte der Matrix von Speicherzellen entspricht. Bei einer Ausführungsform können die mehreren Schreibassistentschaltungen jeweils vier PMOS-Transistoren aufweisen, die unter Verwendung von vier PMOS-Bereichen in drei Zeilen der Layout-Fläche hergestellt sind, wobei einer der vier PMOS-Transistoren in einer oberen Zeile hergestellt ist, zwei der vier PMOS-Transistoren in einer mittleren Zeile hergestellt sind und ein weiterer der vier PMOS-Transistoren in einer unteren Zeile hergestellt ist. Jede Schreibassistentschaltung (z. B. 206, 208) ist so konfiguriert, dass sie eine Kernspannung (z. B. 210) für Speicherzellen (z. B. 302) in der gleichen Spalte bereitstellt und die Kernspannung (z. B. 210) bei einer Schreiboperation senkt. Im Schritt 930 wird eine Kernspannung (z. B. 210) für Speicherzellen (z. B. 302) in einer Spalte der Matrix von Speicherzellen (z. B. 200, 400) bereitgestellt. Dann senken im Schritt 940 die eine oder die mehreren Schreibassistentschaltungen (z. B. 206, 208) die Kernspannung bei einer Schreiboperation in der Spalte.
  • Bei einer Ausführungsform der Erfindung weist ein Halbleiter-Speicherbauelement eine Matrix von Speicherzellen auf, die in einer Mehrzahl von Zeilen und Spalten angeordnet sind, wobei jede Speicherzelle eine Mehrzahl von Bitzellentransistoren aufweist. Das Halbleiter-Speicherbauelement weist weiterhin eine Mehrzahl von Schreibassistentschaltungen auf, die eine oder mehrere Schreibassistentschaltungen in jeder Spalte der Matrix von Speicherzellen umfasst, wobei jede Schreibassistentschaltung so konfiguriert ist, dass sie eine Kernspannung für Speicherzellen in der gleichen Spalte bereitstellt und die Kernspannung bei einer Schreiboperation senkt. Die Matrix von Speicherzellen und die Mehrzahl von Schreibassistentschaltungen haben ein gemeinsames Halbleiter-Layout, das eine Wiederholungsstruktur von Gate-Bereichen und aktiven Bereichen aufweist, wobei jede der Mehrzahl von Schreibassistentschaltungen eine Layout-Fläche des gemeinsamen Halbleiter-Layouts nutzt, die einer Fläche für drei benachbarte Speicherzellen in einer Spalte der Matrix von Speicherzellen entspricht.
  • Bei einer Ausführungsform der Erfindung weist eine Schreibassistentschaltung für ein Halbleiter-Speicherbauelement einen Kernspannungsbus auf, der so konfiguriert ist, dass er Strom für Speicherzellen in dem Halbleiter-Speicherbauelement bereitstellt. Die Schreibassistentschaltung weist ein erstes Paar Transistoren, die zwischen eine Pull-up-Spannung und den Kernspannungsbus geschaltet sind, und ein zweites Paar Transistoren auf, die zwischen eine Pull-down-Spannung und den Kernspannungsbus geschaltet sind, wobei das zweite Paar Transistoren jeweils einen Gate-Anschluss hat, der ein Aktivierungssignal empfängt, das das zweite Paar Transistoren veranlasst, bei Schreiboperationen den Kernspannungsbus mit der Pull-down-Spannung zu verbinden. Die Schreibassistentschaltung und die Speicherzellen haben ein gemeinsames Halbleiter-Layout, das eine Wiederholungsstruktur von Gate-Bereichen und aktiven Bereichen aufweist, wobei die Schreibassistentschaltung eine Layout-Fläche des gemeinsamen Halbleiter-Layouts nutzt, die einer Fläche für drei benachbarte Speicherzellen entspricht.
  • Bei einer Ausführungsform der Erfindung umfasst ein Verfahren zum Steuern eines Halbleiter-Speicherbauelements, das eine Matrix von Speicherzellen, die in einer Mehrzahl von Zeilen und Spalten angeordnet sind, und eine oder mehrere Schreibassistentschaltungen in jeder Spalte der Matrix von Speicherzellen aufweist, die folgenden Schritte: Bereitstellen einer Kernspannung für Speicherzellen in einer Spalte der Matrix von Speicherzellen; und Veranlassen, dass bei einer Schreiboperation die eine oder die mehreren Schreibassistentschaltungen in der Spalte die Kernspannung senken, wobei die eine oder die mehreren Schreibassistentschaltungen und die Speicherzellen ein gemeinsames SRAM-Halbleiter-Layout (SRAM: statischer Direktzugriffsspeicher) haben, das eine Wiederholungsstruktur von Gate-Bereichen und aktiven Bereichen aufweist, wobei die eine oder die mehreren Schreibassistentschaltungen eine Layout-Fläche des gemeinsamen Halbleiter-Layouts nutzen, die einer Fläche für drei benachbarte Speicherzellen in der Spalte der Matrix von Speicherzellen entspricht.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen. Zum Beispiel umfassen die dargestellten Ausführungsformen Sechs-Transistor(6T)-SRAM-Zellen, aber andere Ausführungsformen könnten andere SRAM-Konfigurationen umfassen.

Claims (20)

  1. Halbleiter-Speichervorrichtung mit: einer Matrix von Speicherzellen, die in einer Mehrzahl von Zeilen und Spalten angeordnet sind, wobei jede Speicherzelle eine Mehrzahl von Bitzellentransistoren aufweist; und einer Mehrzahl von Schreibassistentschaltungen, die eine oder mehrere Schreibassistentschaltungen in jeder Spalte der Matrix von Speicherzellen umfasst, wobei jede Schreibassistentschaltung derart eingerichtet ist, dass sie eine Kernspannung für Speicherzellen in der gleichen Spalte bereitstellt und die Kernspannung bei einer Schreiboperation senkt, wobei die Matrix von Speicherzellen und die Mehrzahl von Schreibassistentschaltungen ein gemeinsames Halbleiter-Layout haben, das eine Wiederholungsstruktur von Gate-Bereichen und aktiven Bereichen aufweist, wobei jede der Mehrzahl von Schreibassistentschaltungen eine Layout-Fläche des gemeinsamen Halbleiter-Layouts nutzt, die einer Fläche für drei benachbarte Speicherzellen in einer Spalte der Matrix von Speicherzellen entspricht.
  2. Halbleiter-Speichervorrichtung nach Anspruch 1, wobei die Mehrzahl von Schreibassistentschaltungen jeweils vier PMOS-Transistoren aufweisen, die unter Verwendung von vier PMOS-Bereichen in drei Zeilen der Layout-Fläche hergestellt sind, wobei einer der vier PMOS-Transistoren in einer oberen Zeile hergestellt ist, zwei der vier PMOS-Transistoren in einer mittleren Zeile hergestellt sind und ein weiterer der vier PMOS-Transistoren in einer unteren Zeile hergestellt ist.
  3. Halbleiter-Speichervorrichtung nach Anspruch 1 oder 2, wobei die Mehrzahl von Bitzellentransistoren und die Mehrzahl von Schreibassistentschaltungen jeweils unter Verwendung von gemeinsamen Entwurfsregeln für SRAM-Transistoren (SRAM: statistischer Direktzugriffsspeicher) hergestellt sind.
  4. Halbleiter-Speichervorrichtung nach einem der vorhergehenden Ansprüche, wobei die Mehrzahl von Schreibassistentschaltungen benachbart zu der Matrix von Speicherzellen angeordnet ist, sodass es keinen Pufferbereich zwischen der Matrix von Speicherzellen und der Mehrzahl von Schreibassistentschaltungen gibt.
  5. Halbleiter-Speichervorrichtung nach einem der vorhergehenden Ansprüche, wobei eine gemeinsame Finnenstruktur über die eine oder die mehreren Schreibassistentschaltungen und die Bitzellentransistoren in jeder Spalte der Matrix von Speicherzellen hinweg gemeinsam genutzt wird.
  6. Halbleiter-Speichervorrichtung nach einem der vorhergehenden Ansprüche, wobei die mehreren Schreibassistentschaltungen jeweils Folgendes aufweisen: ein erstes Paar Transistoren, die zwischen eine Pull-up-Spannung und einen Kernspannungsbus geschaltet sind; und ein zweites Paar Transistoren, die zwischen eine Pull-down-Spannung und den Kernspannungsbus geschaltet sind, wobei das zweite Paar Transistoren jeweils einen Gate-Anschluss hat, der ein Aktivierungssignal empfängt, das das zweite Paar Transistoren veranlasst, bei Schreiboperationen den Kernspannungsbus mit der Pull-down-Spannung zu verbinden.
  7. Halbleiter-Speichervorrichtung nach Anspruch 6, wobei das erste Paar Transistoren jeweils einen Gate-Anschluss aufweist, der ein Abschaltsignal empfängt, wobei das Abschaltsignal das erste Paar Transistoren veranlasst, bei einer Abschaltoperation den Kernspannungsbus von der Pull-up-Spannung zu trennen.
  8. Halbleiter-Speichervorrichtung nach einem der vorhergehenden Ansprüche, wobei die Mehrzahl von Schreibassistentschaltungen von einem Aktivierungssignal gesteuert wird, das bei einer Schreiboperation von einem Multiplexer mit der einen oder den mehreren Schreibassistentschaltungen in einer bestimmten Spalte gekoppelt wird.
  9. Halbleiter-Speichervorrichtung nach einem der vorhergehenden Ansprüche, wobei die Mehrzahl von Schreibassistentschaltungen von einem Aktivierungssignal gesteuert wird, das mit jeder Spalte der Matrix von Speicherzellen über eine Maskierungsschaltung gekoppelt ist, die derart eingerichtet ist, dass sie außer während Schreiboperationen das Aktivierungssignal gegenüber der Spalte maskiert.
  10. Schreibassistentschaltung für eine Halbleiter-Speichervorrichtung mit: einem Kernspannungsbus, der derart eingerichtet ist, dass er Leistung für Speicherzellen in der Halbleiter-Speichervorrichtung bereitstellt; einem ersten Paar Transistoren, die zwischen eine Pull-up-Spannung und den Kernspannungsbus geschaltet sind; und einem zweiten Paar Transistoren, die zwischen eine Pull-down-Spannung und den Kernspannungsbus geschaltet sind, wobei das zweite Paar Transistoren jeweils einen Gate-Anschluss aufweist, der ein Aktivierungssignal empfängt, das das zweite Paar Transistoren veranlasst, bei Schreiboperationen an die Speicherzellen den Kernspannungsbus mit der Pull-down-Spannung zu verbinden, wobei die Schreibassistentschaltung und die Speicherzellen ein gemeinsames Halbleiter-Layout haben, das eine Wiederholungsstruktur von Gate-Bereichen und aktiven Bereichen aufweist, wobei die Schreibassistentschaltung eine Layout-Fläche des gemeinsamen Halbleiter-Layouts nutzt, die einer Fläche für drei benachbarte Speicherzellen entspricht.
  11. Schreibassistentschaltung nach Anspruch 10, wobei die Schreibassistentschaltung vier PMOS-Transistoren aufweist, die unter Verwendung von vier PMOS-Bereichen in drei Zeilen der Layout-Fläche hergestellt sind, wobei einer der vier PMOS-Transistoren in einer oberen Zeile hergestellt ist, zwei der vier PMOS-Transistoren in einer mittleren Zeile hergestellt sind und ein weiterer der vier PMOS-Transistoren in einer unteren Zeile hergestellt ist.
  12. Schreibassistentschaltung nach Anspruch 10 oder 11, wobei die Schreibassistentschaltung benachbart zu einer Spalte von Speicherzellen in der Halbleiter-Speichervorrichtung angeordnet ist, sodass es keinen Pufferbereich zwischen der Schreibassistentschaltung und der Spalte von Speicherzellen gibt.
  13. Schreibassistentschaltung nach einem der Ansprüche 10 bis 12, wobei das erste und das zweite Paar Transistoren in der Schreibassistentschaltung und die Speicherzellen jeweils unter Verwendung von gemeinsamen Entwurfsregeln für SRAM-Transistoren (SRAM: statistischer Direktzugriffsspeicher) hergestellt sind.
  14. Schreibassistentschaltung nach einem der Ansprüche 10 bis 13, wobei eine erste gemeinsame Finnenstruktur über das erste Paar Transistoren und die Speicherzellen hinweg gemeinsam genutzt wird und eine zweite gemeinsame Finnenstruktur über das zweite Paar Transistoren und die Speicherzellen hinweg gemeinsam genutzt wird.
  15. Schreibassistentschaltung nach einem der Ansprüche 10 bis 14, wobei das erste Paar Transistoren jeweils einen Gate-Anschluss aufweist, der ein Abschaltsignal empfängt, wobei das Abschaltsignal das erste Paar Transistoren veranlasst, bei einer Abschaltoperation den Kernspannungsbus von der Pull-up-Spannung zu trennen.
  16. Schreibassistentschaltung nach einem der Ansprüche 10 bis 15, wobei der Kernspannungsbus derart eingerichtet ist, dass er Leistung für eine Spalte von Speicherzellen in einer Matrix von Speicherzellen in der Halbleiter-Speichervorrichtung bereitstellt.
  17. Verfahren zum Steuern einer Halbleitervorrichtung, die eine Matrix von Speicherzellen, die in einer Mehrzahl von Zeilen und Spalten angeordnet sind, und eine oder mehrere Schreibassistentschaltungen in jeder Spalte der Matrix von Speicherzellen aufweist, wobei das Verfahren die folgenden Schritte aufweist: Bereitstellen einer Kernspannung für Speicherzellen in einer Spalte der Matrix von Speicherzellen; und Veranlassen, dass bei einer Schreiboperation die eine oder die mehreren Schreibassistentschaltungen in der Spalte die Kernspannung senken, wobei die eine oder die mehreren Schreibassistentschaltungen und die Speicherzellen ein gemeinsames SRAM-Halbleiter-Layout (SRAM: statischer Direktzugriffsspeicher) haben, das eine Wiederholungsstruktur von Gate-Bereichen und aktiven Bereichen aufweist, und die eine oder die mehreren Schreibassistentschaltungen jeweils eine Layout-Fläche des gemeinsamen SRAM-Halbleiter-Layouts nutzen, die einer Fläche für drei benachbarte Speicherzellen in der Spalte der Matrix von Speicherzellen entspricht.
  18. Verfahren nach Anspruch 17, wobei die eine oder die mehreren Schreibassistentschaltungen jeweils vier PMOS-Transistoren aufweisen, die unter Verwendung von vier PMOS-Bereichen in drei Zeilen der Layout-Fläche hergestellt sind, wobei einer der vier PMOS-Transistoren in einer oberen Zeile hergestellt ist, zwei der vier PMOS-Transistoren in einer mittleren Zeile hergestellt sind und ein weiterer der vier PMOS-Transistoren in einer unteren Zeile hergestellt ist.
  19. Verfahren nach Anspruch 17 oder 18, wobei die eine oder die mehreren Schreibassistentschaltungen und die Matrix von Speicherzellen jeweils unter Verwendung von gemeinsamen Entwurfsregeln für SRAM-Transistoren (SRAM: statistischer Direktzugriffsspeicher) hergestellt werden.
  20. Verfahren nach einem der Ansprüche 17 bis 19, das weiterhin Folgendes umfasst: Bereitstellen eines Aktivierungssignals, das die eine oder die mehreren Schreibassistentschaltungen veranlasst, bei einer Schreiboperation einen Kernspannungsbus mit einer Pull-down-Spannung zu verbinden.
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