DE102016117328A1

DE102016117328A1 - Dual-Port SRAM-Zelle

Info

Publication number: DE102016117328A1
Application number: DE102016117328.2A
Authority: DE
Inventors: Jhon Liaw
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2015-10-19
Filing date: 2016-09-15
Publication date: 2017-04-20

Abstract

Eine SRAM-Zelle enthält einen ersten und zweiten Inverter, die kreuzgekoppelt sind, um einen ersten und zweiten Datenspeicherknoten zu errichten, die komplementär sind. Ein erster Zugriffstransistor enthält eine erste Source/Drain-Region, die an den ersten Datenspeicherknoten gekoppelt ist, eine erste Drain/Source-Region, die an eine erste Bitleitung gekoppelt ist, und eine erste Gate-Region, die an eine Wortleitung gekoppelt ist. Ein zweiter Zugriffstransistor enthält eine zweite Source/Drain-Region, die an den zweiten komplementären Datenspeicherknoten gekoppelt ist, eine zweite Drain/Source-Region, die an eine zweite Bitleitung gekoppelt ist, und eine zweite Gate-Region, die an die Wortleitung gekoppelt ist. Ein erster Dummy-Transistor hat eine erste Dummy-Source/Drain-Region, die an die erste Source/Drain-Region des ersten Zugriffstransistors gekoppelt ist. Ein zweiter Dummy-Transistor hat eine zweite Dummy-Source/Drain-Region, die an die zweite Source/Drain-Region des zweiten Zugriffstransistors gekoppelt ist.

Description

VERWEIS AUF VERWANDTE ANMELDUNG
Diese Anmeldung beansprucht Priorität gegenüber der vorläufigen US Anmeldung Nummer 62/243,242, eingereicht am 19. Oktober 2015, deren Inhalt hiermit in seiner Gesamtheit zum Zwecke der Bezugnahme zitiert wird.
HINTERGRUND
Ein Halbleiterspeicher ist eine elektronische Datenspeichervorrichtung, die auf einer auf Halbleiter basierenden integrierten Schaltung implementiert ist. Ein Halbleiterspeicher wird jedoch auf viele unterschiedliche Arten und mit Hilfe unterschiedlicher Technologien hergestellt. Ein Halbleiterspeicher hat viel schnellere Zugriffszeiten als andere Arten von Datenspeichertechnologien. Zum Beispiel kann häufig ein Byte Daten innerhalb weniger Nanosekunden in den Halbleiterspeicher geschrieben oder aus diesem gelesen werden, während Zugriffszeiten für drehende Speicher, wie Festplatten, im Bereich von Millisekunden liegen. Unter anderem wird aus diesen Gründen ein Halbleiterspeicher als primärer Speichermechanismus für einen Computerspeicher verwendet, um, neben anderen Verwendungszwecken, Daten zu halten, die der Computer aktuell bearbeitet.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Aspekte der vorliegenden Offenbarung werden aus der folgenden ausführlichen Beschreibung am besten verständlich, wenn diese mit den beiliegenden Figuren gelesen wird. Es wird betont, dass gemäß der Standardpraxis in der Industrie verschiedene Merkmale nicht im Maßstab gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale der deutlichen Besprechung wegen beliebig vergrößert oder verkleinert sein.
1 zeigt ein Blockdiagramm einer statischen Dual-Port-Direktzugriffsspeicher-(Static Random Access Memory)(DP SRAM)Vorrichtung.
2 zeigt eine schematische Darstellung einer SRAM-Zelle gemäß einigen Ausführungsformen.
3 zeigt eine schematische Darstellung einer SRAM-Zelle, die zwölf Transistoren gemäß einigen Ausführungsformen zeigt.
4A–4D zeigen einige Ausführungsformen einer SRAM-Zelle in Übereinstimmung mit einigen Beispielen von 3.
5A zeigt einige Ausführungsformen einer perspektivischen Ansicht eines SRAM-Zugriffstransistors, der gemäß einigen Ausführungsformen als FinFET implementiert ist.
5B zeigt einige Ausführungsformen einer Querschnittsansicht entlang Linie B-B von 4D.
6A–6D zeigen einige alternative Ausführungsformen einer Layout-Ansicht einer SRAM-Zelle in Übereinstimmung mit einigen Beispielen von 3.
7A–7D zeigen einige Ausführungsformen einer Layout-Ansicht einer SRAM-Zelle in Übereinstimmung mit einigen Beispielen von 3.
8A–8D zeigen einige alternative Ausführungsformen einer Layout-Ansicht einer SRAM-Zelle in Übereinstimmung mit einigen Beispielen von 3.
AUSFÜHRLICHE BESCHREIBUNG
Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele zur Implementierung verschiedener Merkmale des vorgesehenen Gegenstands vor. Spezielle Beispiele von Komponenten und Anordnungen sind in der Folge zur Vereinfachung der vorliegenden Offenbarung beschrieben. Diese sind natürlich lediglich Beispiele und nicht als Einschränkung gedacht. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen enthalten, in welchen das erste und zweite Merkmal in direktem Kontakt gebildet sind, und kann auch Ausführungsformen enthalten, in welchen zusätzliche Merkmale zwischen den ersten und zweiten Merkmalen gebildet sein können, so dass die ersten und zweiten Merkmale nicht in direktem Kontakt sein mögen. Zusätzlich kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und legt selbst kein Verhältnis zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen fest.
Ferner können raumbezogene Begriffe, wie ”unterhalb”, ”unter”, ”niedriger”, ”oberhalb”, ”oberer” und dergleichen hier zur einfachen Beschreibung verwendet werden, um ein Verhältnis eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmal(en) zu beschreiben, die in den Figuren dargestellt sind. Die raumbezogenen Begriffe sollen unterschiedliche Orientierungen der Vorrichtung in Verwendung oder Betrieb zusätzlich zu der in den Figuren dargestellten Orientierung beinhalten. Die Vorrichtung kann anders orientiert (90 Grad oder in anderen Orientierungen gedreht) sein und die raumbezogenen Deskriptoren, die hier verwendet werden, können ebenso dementsprechend interpretiert werden.
1 zeigt ein Blockdiagramm einer statischen Dual-Port-Direktzugriffsspeicher-(DP SRAM)Vorrichtung 100. Die DP-SRAM-Vorrichtung 100 enthält eine Anordnung 102, die aus einer Reihe von Speicherzellen 104 besteht, die in L Spalten und M Reihen angeordnet sind, wobei L und M ganze Zahlen sein können und dieselben oder unterschiedlich sein können. Der Deutlichkeit wegen sind die einzelnen Speicherzellen 104 in 1 mit C_SPALTE-REIHE bezeichnet.
Wie in der Folge ausführlicher erklärt wird, können in der DP-SRAM-Vorrichtung 100 Lese- und Schreiboperationen durch zwei ”Ports” durchgeführt werden, die mit tiefgestellten Zeichen ”A” und ”B” angegeben sind. Jeder Port hat seinen eigenen Satz von Wortleitungen und seinen eigenen Satz von Bitleitungen, die von jenen des anderen Ports getrennt sind. Zum Beispiel enthält Port A entlang den Reihen der Anordnung Wortleitungen WL1A, WL2A, ..., WLMA, während Port B Wortleitungen WL1B, WL2B, ..., WLMB enthält. Entlang der Spalten der Anordnung enthält Port A komplementäre Bitleitungspaare BL_1A/BL_1A', BL_2A/BL_2A', ..., BL_LA/BL_LA'; während Port B komplementäre Bitleitungspaare BL_1B/BL_1B', BL_2B/BL_2B', ..., BL_LB/BL_LB' enthält. Für jede Spalte ist jedes Paar von Bitleitungen für einen Port komplementär, indem eine Bitleitung in jedem Paar vorgespannt ist, sodass sie einen ersten Spannungspegel führt, der einem logischen Zustand ”1” entspricht, während die andere Bitleitung des Paares vorgespannt ist, um einen zweiten Spannungspegel zu führen, der einem logischen Zustand ”0” entspricht.
Jede Speicherzelle 104 liegt an einem Schnittpunkt einer Reihe und Spalte und auf sie kann durch die zwei Ports zugegriffen werden. Aufgrund des Dual-Port-Designs können Daten zugleich oder zur selben Zeit in zwei verschiedene Reihen der Anordnung geschrieben und aus diesen ausgelesen werden. Zum Beispiel kann auf eine erste Reihe von Speicherzellen (z. B. Zellen C_1,1 bis C_L,1 von Reihe 1) durch eine Port A Wortleitung (z. B. durch WL1A) zugegriffen werden, während zugleich auf eine zweite Reihe von Speicherzellen (z. B. Zellen C_1,2 bis C_L,2 von Reihe 2) durch die Port B Wortleitung (z. B. durch WL2B) zugegriffen werden kann. Während die Wortleitungen auf diese Zellen zugreifen, können die Bitleitungen von Port A verwendet werden, um aus der ersten Reihe zugegriffener Speicherzellen zu lesen oder in diese zu schreiben, während die Bitleitungen von Port B zugleich verwendet werden können, um aus der zweiten Reihe zugegriffener Speicherzellen zu lesen oder in diese zu schreiben. Eine beispielhafte Schreiboperation in Port A und eine beispielhafte Leseoperation in Port B, die zugleich mit der Schreiboperation in Port A erfolgt, werden nun in den folgenden zwei Absätzen beschrieben. Jeder Port kann typischerweise Lese- und Schreiboperationen ausführen, die zugleich mit Operationen am anderen Port erfolgen können.
Zum Schreiben von Daten durch Port A in eine erste Reihe von Zellen (z. B. Speicherzellen C_1,1 bis C_L,1) wird ein Port A Lese/Schreibsignal (RWB_A 122) der Speichervorrichtung 100 in einem ersten Zustand (z. B. logische ”0”, die anzeigt, dass eine Schreiboperation stattfinden wird), gemeinsam mit einer Adresse, die im Port A ADR_A-Signal 120 spezifiziert ist, und gemeinsam mit Port A Schreibdatenwerten 124 bereitgestellt. Beim Empfang dieser Signale können der Adressdecodierer 112 und die Steuerung 114 gemeinsam eine Port A Wortleitung freigeben, die im ADR-Signal 120 spezifiziert ist (in diesem Beispiel WL1A). Wenn daher das ADR_A-Signal 120 Reihe 1 entspricht, kann WL1A geltend gemacht werden, um auf Speicherzellen C_1,1 bis C_L,1 zuzugreifen. Die Steuerung 114 kann dann einen Schreibschaltkreis 116 freigeben, um entsprechende unterschiedliche Vorspannungen an entsprechende Paare von Port A komplementären Bitleitungen (BL_1A, BL_1A', BL_2A, BL_2A', ..., BL_LA, BL_LA') anzulegen, um die Port A Schreibdatenwerte 124 an der spezifizierten Adresse in die zugegriffenen Speicherzellen zu schreiben.
Zu demselben Zeitpunkt, zu dem diese Daten in die erste Reihe durch Port A geschrieben werden, können zugleich Daten aus einer zweiten Reihe von Zellen (z. B. Zellen C_1,2 bis C_L,2) gelesen werden. Für diese Leseoperation wird das Lese/Schreibsignal (RWB_B 126) der Speichervorrichtung 100 in einem zweiten Zustand (z. B. logische ”1”, die anzeigt, dass eine Leseoperation stattfinden soll) bereitgestellt. Die entsprechenden komplementären Bitleitungen von Port B (BL_1B, BL_1B', ..., BL_LB, BL_LB') werden für die Leseoperation gefloated, wobei sie häufig auf einen Spannungspegel vorgeladen werden, der zwischen einem logischen ”0” Zustand und einem logischen ”1” Zustand liegt. Der Adressdecodierer 112 und die Steuerung 114 machen dann die Port B Wortleitung (z. B. WL2B) für eine Reihe geltend, die der Adresse entspricht, die im Port B ADR-Signal 130 spezifiziert ist. Die zugegriffenen Zellen (z. B. C_1,2 bis C_L,2) entlang der Reihe treiben dann eine Differenzialvorspannung auf ihren entsprechenden Paaren von komplementären Bitleitungen von Port B (BL_1B, BL_1B', BL_2B, BL_2B', ..., bis BL_LB, BL_LB') an, wodurch Differenzialvorspannungen verursacht werden, die Datenzuständen entsprechen, die in den entsprechenden Zellen gespeichert sind, um auf den entsprechenden komplementären Bitleitungspaaren eingerichtet zu werden. Wenn zum Beispiel Zelle C_1-2 einen logischen Wert ”1” speichert und C_2-2 einen logischen Wert ”0” speichert, kann das Geltendmachen von Wortleitung WL2B zu einer ersten Differenzialvorspannung auf BL_1B/BL_1B' führen (entsprechend einer logischen ”1”, die durch die Leseschaltung von Spalte 1 in 118 erfasst werden kann) und kann zugleich zu einer zweiten, anderen Differenzialvorspannung auf BL_2B/BL_2B' führen (entsprechend einer logischen ”0”, die durch die Leseschaltung von Spalte 2 in 118 erfasst werden kann). Die vorgespannten Bitleitungen werden dann an den Leseschaltkreis 118 gekoppelt, der typischerweise einen Leseverstärker für jede Spalte enthält. Sobald die Leseverstärker die entsprechenden Differenzialvorspannungen erfassen, speichern die Leseverstärker dann vorübergehend die entsprechenden Datenwerte und geben die gelesenen Daten an die Speicherschnittelle als Port B Lesedatenwerte 128 ab.
Mit Verbesserungen in der Technologie solcher SRAM-Vorrichtungen werden Merkmalsgrößen kleiner, was zur Verwendung sogenannter ”FinFET” Transistoren für die Speicherzellen führt. FinFET Transistoren helfen, die Datenspeicherdichte zu optimieren, erschweren aber in vielen Hinsichten Layouts. Daher stellen einige Ausführungsformen der vorliegenden Offenbarung verbesserte Layouts für DP-SRAM-Vorrichtungen bereit, wenn FinFETs verwendet werden.
2 zeigt eine schematische Darstellung einer SRAM-Zelle 104 der DP-SRAM-Vorrichtung 100 von 1 gemäß einigen Ausführungsformen. Die SRAM-Zelle 104 enthält ein Datenspeicherelement 202, das aus einem ersten und zweiten Inverter 204, 206 besteht, die miteinander kreuzgekoppelt sind, um einen ersten und zweiten Datenspeicherknoten, SN, SN', zu errichten. Der erste und zweite Datenspeicherknoten SN, SN' sind dahingehend komplementär, dass ein Datenspeicherknoten einen ersten Spannungspegel entsprechend einem logischen Zustand ”1” aufrechterhält, während der andere Datenspeicherknoten vorgespannt ist, um einen zweiten Spannungspegel entsprechend einem logischen Zustand ”0” zu führen. Somit speichern die Inverter 204, 206 ein Bit Daten in wechselseitig verstärkender Weise.
Mehrere Zugriffstransistoren (208, 210, 212, 214) koppeln selektiv den ersten und zweiten Datenspeicherknoten SN, SN' an Bitleitungen (BLA, BLA', BLB bzw. BLB') basierend darauf, ob Wortleitungen WLA, WLB geltend gemacht werden, wodurch Daten selektiv aus dem Datenspeicherelement 202 gelesen und in dieses geschrieben werden können. Mehrere ”Dummy”-Transistoren 216, 218, 220, 222 sind auch an den ersten und zweiten Datenspeicherknoten SN, SN' gekoppelt.
In Bezug auf Port A ist ein erster Zugriffstransistor (AT-1) 208 an den ersten Datenspeicherknoten SN gekoppelt und ein zweiter Zugriffstransistor (AT-2) 210 ist an den zweiten Datenspeicherknoten SN' gekoppelt. Der erste Zugriffstransistor (AT-1) 208 koppelt den ersten Datenspeicherknoten SN selektiv an Bitleitung BLA, basierend auf einem Spannungspegel der ersten Wortleitung WLA; während der zweite Zugriffstransistor (AT-2) 210 den zweiten Datenspeicherknoten SN' selektiv an die zweite Bitleitung BLA' koppelt, basierend auf dem Spannungspegel der ersten Wortleitung WLA. Bitleitungen BLA, BLA' sind komplementär und bilden somit ein erstes komplementäres Bitleitungspaar. Der erste Zugriffstransistor (AT-1) 208 hat eine erste Source/Drain-Region, die an den ersten Datenspeicherknoten SN gekoppelt ist, eine erste Drain/Source-Region, die an die erste Bitleitung BLA gekoppelt ist, und eine erste Gate-Region, die an die erste Wortleitung WLA gekoppelt ist. Der zweite Zugriffstransistor (AT-2) 210 hat eine zweite Source/Drain-Region, die an den zweiten Datenspeicherknoten SN' gekoppelt ist, eine zweite Drain/Source-Region, die an eine zweite Bitleitung BLA' gekoppelt ist, und eine zweite Gate-Region, die an die erste Wortleitung WLA gekoppelt ist.
In Bezug auf Port B ist ein dritter Zugriffstransistor (AT-3) 212 an den ersten Datenspeicherknoten SN gekoppelt und ein vierter Zugriffstransistor 214 ist an den zweiten Datenspeicherknoten SN' gekoppelt. Der dritte Zugriffstransistor (AT-3) 212 koppelt den ersten Datenspeicherknoten SN selektiv an Bitleitung BLB, basierend auf einem Spannungspegel der zweiten Wortleitung WLB; während der vierte Zugriffstransistor (AT-4) 214 den zweiten Datenspeicherknoten SN' selektiv an die vierte Bitleitung BLB' koppelt, basierend auf dem Spannungspegel der zweiten Wortleitung WLB. Die Bitleitungen BLB, BLB' sind komplementär und bilden somit ein zweites komplementäres Bitleitungspaar. Der dritte Zugriffstransistor (AT-3) 212 hat eine dritte Source/Drain-Region, die an den ersten Datenspeicherknoten SN gekoppelt ist, eine dritte Drain/Source-Region, die an eine dritte Bitleitung BLB gekoppelt ist, und eine dritte Gate-Region, die an die zweiten Wortleitung WLB gekoppelt ist. Der vierte Zugriffstransistor (AT-4) 214 hat eine vierte Source/Drain-Region, die an den zweiten Datenspeicherknoten SN' gekoppelt ist, eine vierte Drain/Source-Region, die an eine vierte Bitleitung BLB' gekoppelt ist, und eine vierte Gate-Region, die an die zweite Wortleitung WLB gekoppelt ist. Da die Zugriffstransistoren 208–214 einen zweiseitig gerichteten Stromfluss bereitstellen, ist klar, dass die Begriffe ”Source/Drain” und ”Drain/Source” hier etwas beliebig sind und getauscht werden können.
Die SRAM-Zelle 104 enthält auch mehrere Dummy-Transistoren, die sich als p-Typ Vorrichtungen und n-Typ Vorrichtungen in 2 manifestieren. Ein erster Dummy-Transistor (DP-1) 216 hat eine erste Dummy-Source/Drain-Region, die an den ersten Datenspeicherknoten SN gekoppelt ist; und ein zweiter Dummy-Transistor (DP-2) 218 hat eine zweite Dummy-Source/Drain-Region, die an den zweiten Datenspeicherknoten SN' gekoppelt ist. In einigen Ausführungsformen ist der erste Dummy-Transistor (DP-1) 216 ein p-Typ Transistor mit einem Gate und einer ersten Dummy-Source/Drain-Region, die an den ersten Datenspeicherknoten SN gekoppelt sind, und einer ersten Dummy Drain/Source-Region, die floatet oder an eine erste vorgegebene Vorspannung gekoppelt ist. Der zweite Dummy-Transistor (DP-2) 218 ist ein p-Typ Transistor mit einem Gate und einer zweiten Dummy-Source/Drain-Region, die an den zweiten Datenspeicherknoten SN' gekoppelt sind, und einer zweiten Dummy Drain/Source-Region, die floatet oder an eine zweite vorgegebene Vorspannung gekoppelt ist, die entweder dieselbe wie oder eine andere als die erste vorgegebene Vorspannung sein kann.
Ein dritter Dummy-Transistor (DN-1) 220 hat eine dritte Dummy-Source/Drain-Region, die an den zweiten Datenspeicherknoten SN' gekoppelt ist, und hat eine dritte Dummy-Drain/Source-Region, die floaten kann oder an eine dritte vorgegebene Spannung gekoppelt sein kann. Ein vierter Dummy-Transistor (DN-2) 222 hat eine vierte Dummy-Source/Drain-Region, die an den ersten Datenspeicherknoten SN gekoppelt ist, und hat eine vierte Dummy Drain/Source-Region, die floaten kann oder an eine vierte vorgegebene Vorspannung gekoppelt sein kann, die entweder dieselbe wie oder eine andere als die dritte vorgegebene Vorspannung sein kann. Die Gates des dritten und vierten Dummy-Transistors können in verschiedenen Konfigurationen verbunden sein. Zum Beispiel haben in einigen Ausführungsformen der dritte und vierte Dummy-Transistor (DN-1, DN-2) 220, 222 ihre Gates direkt an die erste bzw. zweite Wortleitung WLA, WLB gekoppelt. Siehe z. B. die hier näher besprochenen 4A–4D. In anderen Ausführungsformen hat jeder dritte und vierte Dummy-Transistor (DN-1, DN-2) 220, 222 ein Gate, das floatet. Siehe z. B. die hier näher besprochenen 6A–6D. In weiteren Ausführungsformen hat jeder von dem dritten und vierten Dummy-Transistor (DN-1, DN-2) 220, 222 ein Gate, das an die Masse gekoppelt ist. Siehe z. B. die hier näher besprochenen 7A–7D und 8A–8D.
Es ist klar, dass die Begriffe ”erster”, ”zweiter”, ”dritter”, ”vierter” und dergleichen nur allgemeine Angaben sind und als solche in verschiedenen Ausführungsformen getauscht werden können. Obwohl somit Dummy-Transistor 216 in Bezug auf 2 als ”erster” Dummy-Transistor bezeichnet ist, kann in anderen Ausführungsformen der Dummy-Transistor 218, Dummy-Transistor 220 oder Dummy-Transistor 222 als ein ”erster” Dummy-Transistor interpretiert werden. Ebenso, obwohl Dummy-Transistor 218 in Bezug auf 2 als ”zweiter” Dummy-Transistor bezeichnet wird, kann in anderen Ausführungsformen der Dummy-Transistor 216, Dummy-Transistor 220 oder Dummy-Transistor 222 als ”zweiter” Dummy-Transistor interpretiert werden. Dasselbe gilt für den ”dritten” Dummy-Transistor, ”vierten” Dummy-Transistor, Zugriffstransistoren und so weiter.
3 zeigt einige Ausführungsformen einer schematischen Transistordarstellung einer SRAM-Zelle 104' in Übereinstimmung mit der schematischen Darstellung von 2. Die SRAM-Zelle 104' enthält ein Datenspeicherelement 202', das aus einem ersten und zweiten Inverter 204', 206' besteht, die kreuzgekoppelt sind, um einen ersten und zweiten Datenspeicherknoten SN, SN' zu errichten. Der erste Inverter 204' enthält einen ersten Pull-Up-Transistor (PU-1) 302 und einen ersten Pull-Down-Transistor (PD-1) 304. Der zweite Inverter 206' enthält einen zweiten Pull-Up-Transistor (PU-2) 306 und einen zweiten Pull-Down-Transistor (PD-2) 308.
Mehrere Zugriffstransistoren koppeln den ersten und zweiten Datenspeicherknoten SN, SN' selektiv an Bitleitungen (BLA, BLA', BLB, BLB'), wodurch Daten selektiv aus dem Datenspeicherelement 202' ausgelesen und in dieses eingeschrieben werden können. In Bezug auf Port A ist ein erster Zugriffstransistor 208 an den ersten Datenspeicherknoten SN gekoppelt und ein zweiter Zugriffstransistor 210 ist an den zweiten Datenspeicherknoten SN' gekoppelt. Der erste Zugriffstransistor (AT-1) 208 hat eine erste Source/Drain-Region, die an den ersten Datenspeicherknoten SN gekoppelt ist, eine erste Drain/Source-Region, die an eine erste Bitleitung BLA gekoppelt ist, und eine erste Gate-Region, die an eine erste Wortleitung WLA gekoppelt ist. Der zweite Zugriffstransistor (AT-2) 210 hat eine zweite Source/Drain-Region, die an den zweiten Datenspeicherknoten SN' gekoppelt ist, eine zweite Drain/Source-Region, die an eine zweite Bitleitung BLA' gekoppelt ist, und eine zweite Gate-Region, die an die erste Wortleitung WLA gekoppelt ist. In Bezug auf Port B ist ein dritter Zugriffstransistor (AT-3) 212 an den ersten Datenspeicherknoten SN gekoppelt und ein vierter Zugriffstransistor 214 ist an den zweiten Datenspeicherknoten SN' gekoppelt. Der dritte Zugriffstransistor (AT-3) 212 hat eine dritte Source/Drain-Region, die an den ersten Datenspeicherknoten SN gekoppelt ist, eine dritte Drain/Source-Region, die an eine dritte Bitleitung BLB gekoppelt ist, und eine dritte Gate-Region, die an eine zweite Wortleitung WLB gekoppelt ist. Der vierte Zugriffstransistor (AT-4) 214 hat eine vierte Source/Drain-Region, die an den zweiten Datenspeicherknoten SN' gekoppelt ist, eine vierte Drain/Source-Region, die an eine vierte Bitleitung BLB' gekoppelt ist, und eine vierte Gate-Region, die an die zweite Wortleitung WLB gekoppelt ist.
Ein erster Dummy-Transistor (DP-1) 216 hat eine erste Dummy-Source/Drain-Region, die an den ersten Datenspeicherknoten SN gekoppelt ist; und ein zweiter Dummy-Transistor (DP-2) 218 hat eine zweite Dummy-Source/Drain-Region, die an den zweiten Datenspeicherknoten SN' gekoppelt ist. Ein dritter Dummy-Transistor (DN-1) hat eine dritte Dummy-Source/Drain-Region, die an den ersten Datenspeicherknoten SN gekoppelt ist; und ein vierter Dummy-Transistor (DN-2) hat eine vierte Dummy-Source/Drain-Region, die an den zweiten Datenspeicherknoten SN' gekoppelt ist.
4A zeigt eine schematische Darstellung einer SRAM-Zelle 400, wo Gates von Dummy-Transistoren DN-1 und DN-2 an WLA bzw. WLB, gekoppelt sind. 4B–4D zeigen einige Ausführungsformen eines SRAM-Zellen-Layouts in Übereinstimmung mit der SRAM-Zelle 400 von 4A. 4B zeigt untere Schichten des Layouts (z. B. Grate, Gate-Elektrode, Gate-Kontakte und Kontakte), 4C zeigt obere Schichten des Layouts (z. B. Kontakte, Gate-Kontakte, Metall 1-, Metall 2- und Durchkontaktierung 1-Schichten), und 4D zeigt die Überlagerung von 4B–4C. Der Deutlichkeit wegen wurden in 4A bis 4D die Transistoren des SRAM-Zellen-Layouts mit PU-1, PU-2, PD-1, PD-2, AT-1, AT-2, AT-3, AT-4, DP-1, DP-2, DN-1 und DN-2 in Übereinstimmung mit der schematischen Transistordarstellung für die SRAM-Zelle 104' 3' bezeichnet. Zur Darstellung, wie die Schichten des Layouts für die SRAM-Zelle 400 gestapelt sind, haben 4B–4D jeweils eine untere Querschnittsansicht entlang Linie A-A in der entsprechenden oberen Layout-Ansicht.
Unter Bezugnahme nun auf die Layout-Ansicht von 4B erstrecken sich Grate (z. B. 402a, 402b) über einem Substrat in einer ersten Richtung (z. B. y-Richtung). Die Grate bestehen aus einem Halbleitermaterial und sind häufig in regelmäßigem Abstand oder in regelmäßiger Teilung relativ zueinander angeordnet. Gate-Elektroden (z. B. 406, 416, 428) queren die Grate in einer zweiten Richtung (z. B. x-Richtung, die senkrecht zur ersten Richtung liegt) und können zum Beispiel aus dotiertem Polysilizium oder Metall bestehen. Dielektrisches Gate-Material 407 trennt die Grate von den Gate-Elektroden. Die Gate-Elektroden liegen über zumindest einem Halbleitergrat, um jeden Fin-Feldeffekttransistor (FinFET) einzurichten. Pull-up-Transistoren (PU-1, PU-2) und p-Typ Dummy-Transistoren (DP-1, DP2) entsprechen den n-Typ Graten und haben p-Typ Source/Drain-Regionen an gegenüberliegenden Seiten ihrer Gate-Elektroden; während Zugriffstransistoren (AT-1, AT-2, AT-3, AT-4), Pull-Down-Transistoren (PD-1, PD-2) und n-Typ Dummy-Transistoren (DN-1, DN-2) p-Typ Graten entsprechen und n-Typ Source/Drain-Regionen an gegenüberliegenden Seiten ihrer Gates haben. Somit haben Drain-Anschlüsse beider Pull-Down-und Pull-Up-Transistoren einzelne danebenliegende Dummy-Gates. Zum Beispiel hat der Drain von PD-1 einen danebenliegenden Dummy-Transistor DN-2 und der Drain von PU-1 hat zum Beispiel einen danebenliegenden Dummy-Transistor DP-1. Die Grate der Pull-Down-Transistoren und Pull-Up-Transistoren erstecken sich teilweise unter dem Boden des Dummy-Gates. Zum Beispiel erstreckt sich Grat 412a von PD-1 teilweise unter der Gate-Elektrode von Dummy-Gate DN-2.
Die Gate-Elektroden sind auch häufig in einem regelmäßigen Intervall oder einer regelmäßigen Teilung relativ zueinander beabstandet, welches dasselbe oder ein anderes Intervall oder dieselbe oder eine andere Teilung wie bei den Graten sein kann. Für einige der Transistoren, wie Transistoren PU-1 und PU-2, liegt die Gate-Elektrode nur über einem einzigen Grat; während für andere Transistoren, wie Transistoren AT-1, PD-1, DN-2 und AT-2 zum Beispiel die Gate-Elektrode über mehreren Halbleiter Graten liegt. Ferner geben in einigen Ausführungsformen die Zugriffstransistoren (AT-1, AT-2, AT-3, AT-4) jeweils einen größeren Strom als einer von PU-1 und PU-2 ab, um einen ausreichenden Schreibspielraum zu haben. Deshalb haben die Zugriffstransistoren (AT-1, AT-2, AT-3, AT-4) jeweils 2 Grate, während die Pull-Up-Transistoren (PU-1, PU-2) jeweils nur einen einzigen Grat haben, und die Pull-Down-Transistoren haben vier Grate oder mehr, um die Ströme für gute Lesespielräume passend auszugleichen.
Die Source/Drain-Regionen können in einigen Ausführungsformen dotierte Regionen des Grats sein, sind aber häufig epitaxial gewachsene Source/Drain-Regionen, die ein rautenförmiges Querschnittsprofil aufweisen. Die Bitleitung A (BLA) ist an Grate 402a, 402b, die als Source-Region von Transistor AT-1 dienen, durch BLA-Kontakt 404 gekoppelt. Die Grate 402a, 402b von Transistor AT-1 erstrecken sich unter der Gate-Elektrode 406 von AT-1. Die Drain-Region von AT-1 ist an den Kontakt 408 des ersten Datenspeicherknotens SN gekoppelt und ist durch Grate 402a, 402b an die Drain-Region von Transistor AT-3 gekoppelt. Die Bitleitung B (BLB) ist an die Source-Region von Transistor AT-3 durch Kontakt 410 gekoppelt. Der Kontakt 408 des ersten Datenspeicherknotens SN ist an Grate 412a–412d am Drain von Transistor PD-1 und an der Source von Transistor DN-2 gekoppelt. Die Source von Transistor PD-1 ist durch VSS Kontakt 414 an Vss gekoppelt, während der Drain von Transistor DN-2 floatet. Die Gate-Elektrode 416 erstreckt sich auch über Grat 418 und Grat 420, um Transistoren PU-1 und DP-2 einzurichten. Die Source von Transistor PU-1 ist an VDD gekoppelt, während der Drain von PU-1 an den ersten Datenspeicherknoten SN und Stoßkontakt 422 gekoppelt ist. In einigen Ausführungsformen können längliche Kontakte 408 die Source/Drain-Knoten von PU-1, PD-1, AT-1 und AT-3 verbinden. Der Stoßkontakt 422 ist in die y-Richtung des Layouts länglich, wodurch ein verbindungsfreundliches Zellen-Layout entsteht.
An der anderen Seite des Layouts 400 ist die BLA' an Grate 424a, 424b, die als Source-Region von Transistor AT-2 dienen, durch den Kontakt 426 der BLA' gekoppelt. Die Grate 424a, 424b von Transistor AT-2 erstrecken sich unter dem Gate 428 von AT-2. Die Drain-Region von AT-2 ist an den Kontakt 430 des zweiten Datenspeicherknotens SN' gekoppelt und ist durch Grate 424a, 424b an die Drain-Region von Transistor AT-4 gekoppelt. Die BLB' ist durch den Kontakt 432 der BLB' an die Source-Region von Transistor AT-4 gekoppelt. Der Kontakt 430 des zweiten Datenspeicherknotens SN' ist an den Drain von Transistor PD-2 und die Source von Transistor DN-1 gekoppelt. Die Source von Transistor PD-2 ist an Vss gekoppelt, während der Drain von Transistor DN-1 floatet. Die Gate-Elektrode 434 von PD-2 erstreckt sich auch über die Grate 420, 418, um Transistor PU-2 bzw. DP-1 einzurichten. Die Source von Transistor PU-2 ist an VDD gekoppelt, während der Drain von PU-2 an die Source von DP-2 gekoppelt ist.
Wie dargestellt, entsprechen in einigen Ausführungsformen ein Pull-Down-Transistor (z. B. PD-1) und ein Dummy-Transistor (z. B. DN-2) demselben Grat (oder denselben Graten), der sich vom Halbleitersubstrat vertikal nach oben erstreckt. Die Grate der Dummy-Transistoren in 4B stoppen unter ihren Gate-Elektroden und erstrecken sich somit nur über einen Rand der Gate-Elektrode hinaus. Wenn epitaxial gewachsene Source Drain-Regionen für die Source/Drain-Regionen des Pull-Down-Transistors und/oder Dummy-Transistors verwendet werden, können diese epitaxial gewachsenen Source/Drain-Regionen in Spalten oder Vertiefungen des Grats (der Grate) gebildet werden, aber der Pull-Down-Transistor und Dummy-Transistor werden weiterhin in einem Grat oder mehreren Graten gebildet, die kollinear sind und sich entlang einer gemeinsamen Achse erstrecken. Die p-Typ Vorrichtungen (z. B. PU-1, PU-2, DP-1 und DP-2) können in einer aktiven p-Typ Region 411 gebildet sein, während die n-Typ Vorrichtungen (z. B. PD-1, PD-2, AT-1, AT-2, AT-3, AT-4, DN-1 und DN2) in einer n-Typ Region 413 gebildet sein können. Die p-Typ Region 411 und n-Typ Regionen 413 können in einigen Ausführungsformen über die Anordnung von Speicherzellen kontinuierlich sein. In der FinFET Technologie wird die Transistorleistung durch einen Abstand zwischen dem FinFET und einem am nächsten liegenden Rand der aktiven Region beeinflusst, in welcher der FinFET gebildet ist – was als ”Layout-Effekt” bezeichnet wird. Das dargestellte Layout mit kontinuierlicher aktiver Fläche, wo die aktiven Flächen in langen Linien angeordnet sind, die sich kontinuierlich über die Anordnung erstrecken, kann den Layout-Effekt verringern, um eine Vorrichtungsvariation einzuschränken. Daher sind die Vorrichtungen in einigen Ausführungsformen in Bezug auf die aktive Fläche angeordnet, um das Layout auszugleichen und die Zellenstabilität zu verbessern.
4C zeigt, wie Metall 1-, Metall 2- und Durchkontaktierung 1-Schichten verwendet werden können, um die Transistoren von SRAM-Zellen-Layout 400 elektrisch zu koppeln. Metall-1-Leitungen 440 bzw. 444, die einer ersten Wortleitung (WLA) bzw. einer zweiten Wortleitung (WLB) entsprechen, erstrecken sich über das SRAM-Zellen-Layout in der zweiten Richtung. Die Metall 1-Leitungen sind über den Gate-Elektroden gestapelt. Metall 2-Leitungen 442, die Bitleitungen (BLA, BLB, BLA' und BLB') und Stromleitungen (VSS, VDD) entsprechen, sind über den Metall 1-Leitungen 440, 444 angeordnet und erstrecken sich in der ersten Richtung. Gate Kontakte erstrecken sich von den Metall 1-Leitungen und/oder Metall 2-Leitungen nach unten, um eine elektrische Verbindung mit den Gate-Elektroden herzustellen. Durchkontaktierungen 1 erstrecken sich von den Metall 2-Leitungen nach unten, um eine elektrische Verbindung mit den Metall 1-Leitungen herzustellen.
In 4D ist eine Überlagerung von 4B–4C dargestellt. Es ist klar, dass die Gate-Elektrode 428 des Dummy-Transistors DN-1 durch den Kontakt 446 an die Wortleitung A 440 gekoppelt ist. Ferner ist die Gate-Elektrode 448 des Dummy-Transistors DN-2 durch den Kontakt 452 an die Wortleitung B 444 gekoppelt. Somit können die Gate-Elektroden der Dummy-Transistoren DN-1, DN2 an WLA bzw. WLB gekoppelt sein, wie in 4A dargestellt. Obwohl das SRAM-Zellen-Layout 400 nur eine einzige SRAM-Zelle zeigt, kann eine Reihe solcher SRAM-Zellen-Layouts 400 in einer integrierten Schaltung enthalten sein, sodass benachbarte SRAM-Zellen kachelartig zusammenpassen. In vielen Ausführungsformen werden benachbarte SRAM-Zellen direkt darüber und darunter vertikal umgedreht, während benachbarte SRAM-Zellen direkt links und rechts horizontal umgedreht werden, um eine effiziente Packung der SRAM-Zellen zu erreichen.
Wie in der Draufsicht 400 von 4D dargestellt, umfasst das Zellen-Layout ein einseitig gerichtetes Routing für einige Schichten. Zum Beispiel folgen die aktiven Regionen (411, 413), Grate (z. B. 412a) und Metall 2-Leitungen (enthaltend BLA, BLB, Vss und Vdd) der y-Richtung, während die Gate-Elektroden (z. B. 406), Kontakte (z. B. 404) und Metall 1-Leitungen (WLA, WLB) der x-Richtung folgen.
In einigen Ausführungsformen sind die Layout-Formen von den aktiven Schichten nach oben durch die Metall 1- und Metall 2-Schichten gerade Leitungen, die mit selbstausgerichteten, doppelt strukturierenden Lithografietechniken für ein Back-End-of-Line (BEOL) und Front-End-of-Line (FEOL) Routing kompatibel sind. In selbstausgerichteten, doppelt strukturierenden Lithografietechniken wird eine erste Schicht durch Bilden einer lithografischen Maske über der ersten Schicht, dann Ätzen der Schicht zur Entfernung eines freiliegenden Abschnitts der ersten Schicht, während ein Dorn in einer Region verbliebt, der von der lithografischen Maske bedeckt ist, strukturiert. Dann werden Abstandhalter an gegenüberliegenden Seitenwänden des Dorns gebildet, zum Beispiel durch Durchführen einer gleichförmigen Abscheidung, gefolgt von einem Rückätzprozess. Aufgrund der Art, in der sie gebildet sind, können die Abstandhalter (die Merkmalen wie M1-Leitungen, M2-Leitungen, usw. in der Schicht entsprechen können) die Strukturdichte von Merkmalen im Layout verdoppeln (oder die Teilung äquivalent halbieren), um Lithografiewerkzeuge bei der Verringerung von Merkmalgrößen zu unterstützen. Diese selbstausgerichteten Doppelstrukturierungstechniken sind bei geraden Merkmalen anwendbar und somit sind die Schichtformen, die in 4D dargestellt sind, gerade Linien, so dass selbstausgerichtete Doppelstrukturierungstechniken verwendet werden können, wodurch eine erhöhte Speicherdichte bereitgestellt wird.
5A zeigt eine perspektivische Ansicht 500 des ersten Zugriffstransistors AT-1 (siehe 4B) gemäß einigen Ausführungsformen. Der erste Zugriffstransistor AT-1 enthält ein Paar Halbleiter Grate 402a, 402b, die parallel zueinander über ein Halbleitersubstrat 502 laufen. In einigen Ausführungsformen kann das Halbleitersubstrat 502 ein Bulk-Siliziumsubstrat oder ein Halbleiter-auf-Isolator-(SOI)Substrat (z. B. Silizium-auf-Isolatorsubstrat) sein. Die Grate 402a, 402b erstrecken sich vom Halbleiter Substrat 502 durch Öffnungen in einer Isolationsregion 504, wie Siliziumdioxid oder eine dielektrische Schicht niedriger k-Zahl (z. B. vergrabene Oxid-(BOX)Schicht), nach oben. Eine leitfähige Gate-Elektrode 406 überbrückt beide Halbleiter Grate 402a, 402b und ein Gate-Dielektrikum 506, wie ein SiO2 oder Dielektrikum hoher k-Zahl, trennt die Gate-Elektrode 406 von den Halbleiter Graten 402a, 402b. Kontakte 404, 408, die in einigen Ausführungsformen auch als lokale Zwischenverbindungsleitungen bezeichnet werden können, erstrecken sich über den Graten 402a, 402b und koppeln die Grate 402a, 402b aneinander. Der Gate-Kontakt 508 koppelt die Gate-Elektrode 406 an eine Metall 1-Schicht (nicht dargestellt).
5B zeigt eine Querschnittsansicht des Layouts von 4D entlang Grat 412a, wie durch die Querschnittslinie B-B in 4D angegeben. Wie in 5B dargestellt, erstreckt sich Grat 412a, der aus monokristallinem p-Typ Silizium besteht, über das Halbleitersubstrat 502 und erstreckt sich vom Substrat 502 durch eine Öffnung in einer Isolationsregion 504 nach oben. Ein Gate-Dielektrikum 506 trennt die Gate-Elektroden 416, 448vom Grat 412a; und epitaxial gewachsene N-Typ Source/Drain-Regionen 520, 522 sind in Vertiefungen im Grat 412a gebildet. Da der dargestellte Abschnitt der Gate-Elektrode 416 in 5B Transistor PD1 entspricht, erstreckt sich der Grat 412a vollständig unter dem Gate 416. Da jedoch der dargestellte Abschnitt der Gate-Elektrode 448 in 5B dem Dummy-Transistor DN2 entspricht, endet der Grat 412a unter der Gate-Elektrode 448, ohne sich über beide Ränder der Gate-Elektrode 448 hinaus zu erstrecken. Es ist festzuhalten, dass das Vorhandensein der Dummy Gates, zum Beispiel der Gate-Elektrode 448 des Dummy-Transistors DN2, die Form der Source/Drain-Region 522 verbessert, die epitaxial gebildet ist. Wenn zum Beispiel, zum Vergleich, die Gate-Elektrode 448 nicht vorhanden wäre, könnte ein Außenrand der Source/Drain-Region 522 ”zusammensacken”, wie zum Beispiel durch Linie 524 dargestellt, was zu Problemen bei der Herstellung führen könnte. Somit trägt die Gate-Elektrode 448 des Dummy-Transistors DN2 dazu bei, die Source/Drain-Region 522 zu stützen und verbessert die Herstellung. Die anderen Dummy-Transistoren DN1, DP1, DP2 können auch ähnliche Verbesserungen in der Herstellung bereitstellen, indem sie ein Zusammensacken der Außenränder der Source/Drain-Regionen verhindern (wie z. B. durch Linie 524 dargestellt) und dadurch die Gleichförmigkeit der Source/Drain-Regionen über die gesamte SRAM-Vorrichtung verbessern.
6A–6D zeigen eine andere Ausführungsform einer SRAM DP-Zelle 600 gemäß einigen Ausführungsformen. Verglichen mit der Ausführungsform von 4A unterscheidet sich die SRAM DP-Zelle 600 von 6A–6D dadurch, dass die n-Typ Dummy-Transistoren (DN-1, DN2) Gate-Elektroden (602 bzw. 604) haben, die in 6A–6D floaten, während die Gate-Elektroden von DN-1, DN2 an die erste und zweite Wortleitung WLA, WLB in 4A–4D gekoppelt sind. 6A zeigt eine schematische Ansicht der SRAM DP-Zelle 600, während 6B–6D eine Layout-Ansicht der SRAM DP-Zelle 600 zeigen. 6B zeigt untere Schichten des Layouts 600 (z. B. Grate, Gate-Elektroden, Gate-Kontakte, und Kontakte), 6C zeigt obere Schichten des Layouts 600 (z. B. Kontakte, Gate-Kontakte, Metall 1-, Metall 2- und Durchkontaktierung 1-Schichten), und 6D zeigt die Überlagerung von 6B–6D.
In 6A erstrecken sich Grate (z. B. 402a, 402ba) über ein Substrat in einer ersten Richtung (z. B. y-Richtung). Gate-Elektroden (z. B. 406, 416, 602, 428, 43) queren über den Graten in einer zweiten Richtung (z. B. x-Richtung, die senkrecht zur ersten Richtung liegt) und können zum Beispiel aus dotiertem Polysilizium oder Metall bestehen. Die Gate-Elektroden liegen über zumindest einem Halbleitergrat, um jeden Fin-Feldeffekttransistor (FinFET) einzurichten. Transistoren PU-1, PU-2, DP-1 und DP2 entsprechen p-Typ Graten und haben n-Typ Source/Drain-Regionen an gegenüberliegenden Seiten ihrer Gate-Elektroden; während Transistoren AT-1, PD-2, DN-1, AT-2, AT-3, DN-1, PD-2 und AT-4 n-Typ Graten entsprechen und p-Typ Source/Drain-Regionen an gegenüberliegenden Seiten ihrer Gates haben. Die Source/Drain-Regionen können in einigen Ausführungsformen dotierte Regionen des Grats sein, sind aber häufig epitaxial gewachsene Source/Drain-Regionen, die ein rautenförmiges Querschnittsprofil aufweisen.
BLA ist an Grate 402a, 402b, die als Source-Region von Transistor AT-1 dienen, durch Kontakt 404 gekoppelt. Grate 402a, 402b von Transistor AT-1 erstrecken sich unter der Gate-Elektrode 406 von AT-1. Die Drain-Region von AT-1 ist an den Kontakt 408 des ersten Datenspeicherknotens SN gekoppelt und ist an die Drain-Region von Transistor AT-3 durch Grate 402a, 402b gekoppelt. BLB ist durch Kontakt 410 an die Source-Region von Transistor AT-3 gekoppelt. Der Kontakt 408 des ersten Datenspeicherknotens SN ist am Drain von Transistor PD-1 und an der Source von Transistor DN-2 an Grate 412a–412d gekoppelt. Die Source von Transistor PD-1 ist durch Kontakt 414 an Vss gekoppelt, während der Drain von Transistor DN-2 floatet. Die Gate-Elektrode 416 erstreckt sich auch über Grat 418 und Grat 420, um Transistoren PU-1 und DP-2 einzurichten. Die Source von Transistor PU-1 ist an VDD gekoppelt, während der Drain von PU-1 an den ersten Datenspeicherknoten SN und Stoßkontakt 422 gekoppelt ist. An der anderen Seite des Layouts 400 ist BLA' an Grate 424a, 424b, die als Source-Region von Transistor AT-2 dienen, durch Kontakt 426 gekoppelt. Grate 424a, 424b von Transistor AT-2 erstrecken sich unter dem Gate 428 von AT-2. Die Drain-Region von AT-2 ist an den Kontakt 430 des zweiten Datenspeicherknotens SN' gekoppelt und ist durch Grate 424a, 424b an die Drain-Region von Transistor AT-4 gekoppelt. BLB' ist durch Kontakt 432 an die Source-Region von Transistor AT-4 gekoppelt. Der Kontakt 430 des zweiten Datenspeicherknotens SN' ist an den Drain von Transistor PD-2 und die Source von Transistor DN-1 gekoppelt. Die Source von Transistor PD-2 ist an Vss gekoppelt, während der Drain von Transistor DN-1 floatet. Die Gate-Elektrode 434 von PD-2 erstreckt sich auch über Grate 420, 418, um Transistor PU-2 bzw. DP-1 einzurichten. Die Source von Transistor PU-2 ist an VDD gekoppelt, während der Drain von PU-2 an die Source von DP-2 gekoppelt ist.
6C–6D zeigt, wie Metall 1-, Metall 2- und Durchkontaktierung 1-Schichten über dem in 6B dargestellten Layout gestapelt werden können, um die Transistoren des SRAM-Zellen-Layouts 600 elektrisch zu verbinden, Metall 1-Leitungen 440, 444, die einer ersten Wortleitung (WLA) bzw. einer zweiten Wortleitung (WLB) entsprechen, erstrecken sich über dem SRAM-Zellen-Layout in der zweiten Richtung. Die Metall 1-Leitungen 440, 444 sind über den Gate-Elektroden gestapelt. Metall 2-Leitungen 442, die Bitleitungen (BLA, BLB, BLA', und BLB') und Stromleitungen (VSS, VDD) entsprechen, sind über den Metall 1-Leitungen angeordnet und erstrecken sich in der ersten Richtung. Gate Kontakte erstrecken sich von den Metall 1-Leitungen und/oder Metall 2-Leitungen nach unten, um eine elektrische Verbindung mit den Gate-Elektroden herzustellen. Durchkontaktierungen 1 erstrecken sich von den Metall 2-Leitungen nach unten, um eine elektrische Verbindung mit den Metall 1-Leitungen herzustellen.
7A–7D zeigen eine andere Ausführungsform eines SRAM DP-Zellen-Layouts 700 gemäß einigen Ausführungsformen. Verglichen mit dem Layout von 6A–6D unterscheidet sich das Layout 700 von 7A–7D darin, dass die n-Typ Dummy-Transistoren (DN-1, DN2) Gate-Elektroden (602 bzw. 604) haben, die in 7A–7D an VSS (Masse) gebunden sind. Zum Beispiel koppeln in 7B–7D die Kontakte 702 bzw. 704, die Gate-Elektroden 602 bzw. 604 an VSS. Im Gegensatz dazu sind in 4A die Gate-Elektroden von DN-1, DN-2 an die erste und zweite Wortleitungen WLA, WLB gekoppelt; und in 6A verbleiben die Gate-Elektroden von DN-1, DN-2 floatierend. Ein Koppeln der Gate-Elektroden von DN-1, DN-2 an die Masse stellt sicher, dass diese Transistoren ”aus” sind, was dazu beiträgt, ein unbeabsichtigtes Lecken zu verhindern.
In 7B erstrecken sich Grate (z. B. 402a, 402ba) in einer ersten Richtung (z. B. y-Richtung) über einem Substrat. Gate-Elektroden (z. B. 404) queren die Grate in einer zweiten Richtung (z. B. x-Richtung, die senkrecht zur ersten Richtung liegt) und können zum Beispiel aus dotiertem Polysilizium oder Metall bestehen. Die Gate-Elektroden liegen über zumindest einem Halbleitergrat, um jeden Fin-Feldeffekttransistor (FinFET) einzurichten. Transistoren PU-1, PU-2, DP-1 und DP2 entsprechen p-Typ Graten und haben n-Typ Source/Drain-Regionen an gegenüberliegenden Seiten ihrer Gate-Elektroden; während Transistoren AT-1, PD-2, DN-1, AT-2, AT-3, DN-1, PD-2 und AT-4 n-Typ Graten entsprechen und p-Typ Source/Drain-Regionen an gegenüberliegenden Seiten ihrer Gates haben. Die Source/Drain-Regionen können in einigen Ausführungsformen dotierte Regionen des Grats sein, sind aber häufig epitaxial gewachsene Source/Drain-Regionen, die ein rautenförmiges Querschnittsprofil aufweisen.
Die BLA ist an Grate 402a, 402b, die als Source-Region von Transistor AT-1 dienen, durch Kontakt 404 gekoppelt. Die Grate 402a, 402b von Transistor AT-1 erstrecken sich unter der Gate-Elektrode 406 von AT-1. Die Drain-Region von AT-1 ist an den Kontakt 408 des ersten Datenspeicherknotens SN gekoppelt und ist an die Drain-Region von Transistor AT-3 durch Grate 402a, 402b gekoppelt. Die BLB ist durch Kontakt 410 an die Source-Region von Transistor AT-3 gekoppelt. Der Kontakt 408 des ersten Datenspeicherknotens SN ist an Grate 412a–412d am Drain von Transistor PD-1 und an der Source von Transistor DN-2 gekoppelt. Die Source von Transistor PD-1 ist durch Kontakt 414 an Vss gekoppelt, während der Drain von Transistor DN-2 floatet. Die Gate-Elektrode 416 erstreckt sich auch über Grat 418 und Grat 420, um Transistoren PU-1 und DP-2 einzurichten. Die Source von Transistor PU-1 ist an VDD gekoppelt, während der Drain von PU-1 an den ersten Datenspeicherknoten SN und Stoßkontakt 422 gekoppelt ist. An der anderen Seite des Layouts 400 ist BLA' an Grate 424a, 424b, die als Source-Region von Transistor AT-2 dienen, durch Kontakt 426 gekoppelt. Die Grate 424a, 424b von Transistor AT-2 erstrecken sich unter dem Gate 428 von AT-2. Die Drain-Region von AT-2 ist an den Kontakt 430 des zweiten Datenspeicherknotens SN' gekoppelt und ist durch Grate 424a, 424b an die Drain-Region von Transistor AT-4 gekoppelt. Die BLB' ist durch Kontakt 432 an die Source-Region von Transistor AT-4 gekoppelt. Der Kontakt 430 des zweiten Datenspeicherknotens SN' ist an den Drain von Transistor PD-2 und die Source von Transistor DN-1 gekoppelt. Die Source von Transistor PD-2 ist an Vss gekoppelt, während der Drain von Transistor DN-1 floatet. Die Gate-Elektrode 434 von PD-2 erstreckt sich auch über Grate 420, 418, um Transistor PU-2 bzw. DP-1 einzurichten. Die Source von Transistor PU-2 ist an VDD gekoppelt, während der Drain von PU-2 an die Source von DP-2 gekoppelt ist.
7C–7D zeigen, wie Metall 1-, Metall 2- und Durchkontaktierung 1-Schichten über dem in 7B dargestellten Layout gestapelt werden können, um die Transistoren des SRAM-Zellen-Layouts 700 elektrisch zu koppeln. Metall 1-Leitungen 440, die einer ersten Wortleitung (WLA) und einer zweiten Wortleitung (WLB) entsprechen, erstrecken sich über dem SRAM-Zellen-Layout in der zweiten Richtung. Die Metall 1-Leitungen sind über den Gate-Elektroden gestapelt. Metall 2-Leitungen 442, die Bitleitungen (BLA, BLB, BLA' und BLB') und Stromleitungen (VSS, VDD) entsprechen, sind über den Metall 1-Leitungen angeordnet und erstrecken sich in der ersten Richtung. Gate Kontakte erstrecken sich von den Metall 1-Leitungen und/oder Metall 2-Leitungen nach unten, um eine elektrische Verbindung mit den Gate-Elektroden herzustellen. Durchkontaktierungen 1 erstrecken sich von den Metall 2-Leitungen nach unten, um eine elektrische Verbindung mit den Metall 1-Leitungen herzustellen.
8A–8D zeigen eine andere Ausführungsform eines SRAM DP-Zellen-Layouts 800 gemäß einigen Ausführungsformen. Verglichen mit dem Layout von 7B–7D unterscheidet sich das Layout 800 von 8B–8D darin, dass 8B–8D Isolationstransistoren IT-1, IT-2 anstelle der Dummy-Transistoren DN-1, DN-2 von 7B–7D enthalten. Die Isolationstransistoren IT-1, IT-2 haben Grate, die sich über beide Seiten ihrer entsprechenden Gate-Elektroden (602 bzw. 604) nach außen erstrecken, während die Dummy-Transistoren DN-1, DN-2 von 7B–7D unter ihren Gate-Elektroden enden, ohne sich über beide Seiten ihrer entsprechenden Gate-Elektroden nach außen zu erstrecken. Die Isolationstransistoren IT-1, IT-2 haben Gate-Elektroden, die an VSS gebunden sind um sicherzustellen, dass diese Transistoren ”aus” sind, was dazu beiträgt, ein unbeabsichtigtes Lecken zu verhindern.
In 8B erstrecken sich Grate (z. B. 402a, 402ba) über einem Substrat in einer ersten Richtung (z. B. y-Richtung). Gate-Elektroden (z. B. 404) queren die Grate in einer zweiten Richtung (z. B. x-Richtung, die senkrecht zur ersten Richtung liegt) und können zum Beispiel aus dotiertem Polysilizium oder Metall bestehen. Die Gate-Elektroden liegen über zumindest einem Halbleitergrat, um jeden Fin-Feldeffekttransistor (FinFET) einzurichten. Die Transistoren PU-1, PU-2, DP-1 und DP-2 entsprechen p-Typ Graten und haben n-Typ Source/Drain-Regionen an gegenüberliegenden Seiten ihrer Gate-Elektroden; während Transistoren AT-1, PD-2, IT-1, AT-2, AT-3, IT-2, PD-2 und AT-4 n-Typ Graten entsprechen und p-Typ Source/Drain-Regionen an gegenüberliegenden Seiten ihrer Gates haben. Die Source/Drain-Regionen können in einigen Ausführungsformen dotierte Regionen des Grats sein, sind aber häufig epitaxial gewachsene Source/Drain-Regionen, die ein rautenförmiges Querschnittsprofil aufweisen.
Die BLA ist an Grate 402a, 402b, die als Source-Region von Transistor AT-1 dienen, durch Kontakt 404 gekoppelt. Die Grate 402a, 402b von Transistor AT-1 erstrecken sich unter der Gate-Elektrode 406 von AT-1. Die Drain-Region von AT-1 ist an den Kontakt 408 des ersten Datenspeicherknotens SN gekoppelt und ist durch Grate 402a, 402b an die Drain-Region von Transistor AT-3 gekoppelt. Die BLB ist durch Kontakt 410 an die Source-Region von Transistor AT-3 gekoppelt. Der Kontakt 408 des ersten Datenspeicherknotens SN ist am Drain von Transistor PD-1 und an der Source von Transistor IT-2 an die Grate 412a–412d gekoppelt. Die Source von Transistor PD-1 ist durch Kontakt 414 an Vss gekoppelt, während der Drain von Transistor IT-2 floatet. Die Gate-Elektrode 416 erstreckt sich auch über Grat 418 und Grat 420, um Transistoren PU-1 und DP-2 einzurichten. Die Source von Transistor PU-1 ist an VDD gekoppelt, während der Drain von PU-1 an den ersten Datenspeicherknoten SN und Stoßkontakt 422 gekoppelt ist. An der anderen Seite des Layouts 400 ist BLA' an Grate 424a, 424b, die als Source-Region von Transistor AT-2 dienen, durch Kontakt 426 gekoppelt. Die Grate 424a, 424b von Transistor AT-2 erstrecken sich unter dem Gate 428 von AT-2. Die Drain-Region von AT-2 ist an den Kontakt 430 des zweiten Datenspeicherknotens SN' gekoppelt und ist durch Grate 424a, 424b an die Drain-Region von Transistor AT-4 gekoppelt. Die BLB' ist durch Kontakt 432 an die Source-Region von Transistor AT-4 gekoppelt. Der Kontakt 430 des zweiten Datenspeicherknotens SN' ist an den Drain von Transistor PD-2 und die Source von Transistor IT-1 gekoppelt. Die Source von Transistor PD-2 ist an Vss gekoppelt, während der Drain von Transistor IT-1 floatet. Die Gate-Elektrode 434 von PD-2 erstreckt sich auch über Grate 420, 418, um Transistor PU-2 bzw. DP-1 einzurichten. Die Source von Transistor PU-2 ist an VDD gekoppelt, während der Drain von PU-2 an die Source von DP-2 gekoppelt ist.
7C–7D zeigen, wie Metall 1-, Metall 2- und Durchkontaktierung 1-Schichten über dem in 7B dargestellten Layout gestapelt werden können, um die Transistoren des SRAM-Zellen-Layouts 700 elektrisch zu koppeln. Metall 1-Leitungen 440, die einer ersten Wortleitung (WLA) und einer zweiten Wortleitung (WLB) entsprechen, erstrecken sich über das SRAM-Zellen-Layout in der zweiten Richtung. Die Metall 1-Leitungen sind über den Gate-Elektroden gestapelt. Metall-2-Leitungen 442, die Bitleitungen (BLA, BLB, BLA', und BLB') und Stromleitungen (VSS, VDD) entsprechen, sind über den Metall 1-Leitungen angeordnet und erstrecken sich in der ersten Richtung. Gate Kontakte erstrecken sich von den Metall 1-Leitungen und/oder Metall 2-Leitungen nach unten, um eine elektrische Verbindung mit den Gate-Elektroden herzustellen. Durchkontaktierungen 1 erstrecken sich von den Metall 2-Leitungen nach unten, um eine elektrische Verbindung mit den Metall 1-Leitungen herzustellen.
Obwohl die vorliegende Offenbarung zuvor im Zusammenhang mit DP-SRAM-Vorrichtungen dargestellt und beschrieben wurde, ist klar, dass die Offenbarung auch bei anderen Arten von SRAM Speichervorrichtungen anwendbar ist, wie Einzel-Port SRAM-Vorrichtungen oder SRAM-Vorrichtungen mit mehr als zwei Ports. Während ferner SRAM-Vorrichtungen Daten in kreuzgekoppelten Invertern speichern, können einige Ausführungsformen der vorliegenden Offenbarung auch bei anderen Arten von Speicher angewendet werden, wo Daten in anderen Arten von Datenspeicherelementen, wie, unter anderen, magneto-resistiven Speicherelementen (z. B. in MRAM Vorrichtungen), kapazitiven Speicherelementen (z. B. in DRAM Vorrichtungen), Phasenänderungsspeicherelementen (in PCRAM-Vorrichtungen), ferroelekrtischen Speicherelementen (z. B. in FeRAM Vorrichtungen) und variablen resistiven Speicherelementen (z. B. in RRAM Vorrichtungen) gespeichert werden können. Obwohl einige Aspekte der vorliegenden Offenbarung in Bezug auf FinFET-Vorrichtungen gezeigt wurden, ist ferner die vorliegende Offenbarung zum Beispiel auch bei planaren Feldeffekttransistorvorrichtungen, wie Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFETs) anwendbar.
Obwohl die vorliegende Offenbarung zuvor im Zusammenhang mit SRAM-Zellen beschrieben wurde, die jeweils aus acht Transistoren bestehen – sogenannte ”8T” SRAM-Zellen – ist die vorliegende Offenbarung zusätzlich auch bei Einzel-Port SRAM-Zellen anwendbar, die aus sechs Transistoren bestehen – sogenannte ”6T” SRAM-Zellen. Typischerweise enthalten 6T SRAM-Zellen zwei kreuzgekoppelte Inverter, wie Inverter 204, 206 in 2, und enthalten auch zwei Zugriffstransistoren anstelle der vier Zugriffstransistoren, die in 2 dargestellt sind. Einer dieser zwei Zugriffstransistoren, der analog AT-1 208 in 2 sein kann, hat einen ersten Source/Drain, der an einen Speicherknoten (SN) gekoppelt ist, einen zweiten Source/Drain, der an eine BL gekoppelt ist, und ein Gate, das an eine Wortleitung gekoppelt ist; während die anderen dieser zwei Zugriffstransistoren, die analog AT-2 210 in 2 sein können, einen ersten Source/Drain haben, der an einen komplementären Speicherknoten (SN') gekoppelt ist, einen zweiten Source/Drain, der an eine komplementäre BL' gekoppelt ist, und ein Gate, das an die Wortleitung gekoppelt ist. Die 6T und 8T SRAM-Zellen können alle dasselbe Metallroutingschema verwenden, um das SRAM-Peripheriedesign und Stromnetzdesign zu vereinfachen. Zum Beispiel haben die 6T und 8T SRAM-Zellen in einigen Ausführungsformen Wortleitungen, die in Metall 1-Leitungen geführt sind (siehe z. B. WLA, WLB in 4C), und können Bitleitungen, komplementäre Bitleitungen, VSS- und VDD-Leitungen, die in Metall 2-Leitungen geführt sind, haben (siehe z. B. BLA, BLB, VSS, VDD in 4C). Die 6T und 8T SRAM-Zellen können eine Zellhöhe in der y-Richtung haben und in einigen Ausführungsformen kann diese Höhe das Zweifache der Gate-Elektrodenteilung sein. Zum Beispiel zeigt 4D SRAM-Zelle mit einer Zellhöhe h in der y-Richtung (wobei h zwischen oberstem und unterstem Rand der SRAM-Zelle gemessen wird) und einer Gate-Elektrodenteilung p (wobei die Gate-Elektrodenteilung zwischen Mittellinien benachbarter Gate-Elektroden gemessen wird), wobei die Zellhöhe h gleich dem Zweifachen der Gate-Teilung p sein kann (z. B. h = 2p).
Somit betreffen einige Ausführungsformen der vorliegenden Offenbarung eine statische Direktzugriffsspeicher-(SRAM)Vorrichtung, die mehrere SRAM-Zellen enthält. Eine SRAM-Zelle enthält einen ersten und zweiten Inverter, die miteinander kreuzgekoppelt sind, um einen ersten und zweiten Datenspeicherknoten zu errichten, die komplementär sind. Ein erster Zugriffstransistor enthält eine erste Source/Drain-Region, die an den ersten Datenspeicherknoten gekoppelt ist, eine erste Drain/Source-Region, die an eine erste Bitleitung gekoppelt ist, und eine erste Gate-Region, die an eine Wortleitung gekoppelt ist. Ein zweiter Zugriffstransistor enthält eine zweite Source/Drain-Region, die an den zweiten komplementären Datenspeicherknoten gekoppelt ist, eine zweite Drain/Source-Region, die an eine zweite Bitleitung gekoppelt ist, und eine zweite Gate-Region, die an die Wortleitung gekoppelt ist. Ein erster Dummy-Transistor hat eine erste Dummy-Source/Drain-Region, die an die erste Source/Drain-Region des ersten Zugriffstransistors gekoppelt ist. Ein zweiter Dummy-Transistor hat eine zweite Dummy-Source/Drain-Region, die an die zweite Source/Drain-Region des zweiten Zugriffstransistors gekoppelt ist.
In anderen Ausführungsformen enthält eine Speichervorrichtung einen ersten Inverter und einen zweiten Inverter, die kreuzgekoppelt sind, um ein Datenspeicherelement einzurichten. Die Speichervorrichtung enthält mehrere Halbleiter Grate, die sich parallel zueinander in einer ersten Richtung über einem Halbleitersubstrat erstrecken. Ein erster Grat der mehreren Halbleitergrate entspricht einem ersten Pull-Up-Transistor des ersten Inverters und ein zweiter Grat der mehreren Halbleitergrate entspricht einem ersten Pull-Down-Transistor des ersten Inverters. Eine erste Gate-Elektrode erstreckt sich in einer zweiten Richtung, die senkrecht zur ersten Richtung liegt, um den ersten Grat an einer Kanalregion des ersten Pull-Up-Transistors zu überbrücken. Die erste Gate-Elektrode setzt sich linear in der zweiten Richtung fort, um den zweiten Grat an einer Kanalregion des ersten Pull-Down-Transistors zu überbrücken. Eine zweite Gate-Elektrode erstreckt sich parallel zur ersten Gate-Elektrode in der zweiten Richtung, ist aber von der ersten Gate-Elektrode in der ersten Richtung beabstandet, um eine erste Dummy-Transistorstruktur für den ersten Grat zu errichten. Eine Verlängerung des ersten Grats in der ersten Richtung endet so, dass eine Endfläche des ersten Grats unter der zweiten Gate-Elektrode und innerhalb äußerer Seitenwände der zweiten Gate-Elektrode liegt.
In weiteren Ausführungsformen betrifft die vorliegende Offenbarung eine Speichervorrichtung, die mehrere Speicherzellen enthält. Eine Speicherzelle enthält ein Datenspeicherelement, das einen ersten und zweiten komplementären Datenspeicherknoten hat.
Ein erster Zugriffstransistor hat ein Gate, das an eine erste Wortleitung gekoppelt ist, eine erste Source/Drain-Region, die an den ersten Datenspeicherknoten gekoppelt ist, und eine erste Drain/Source-Region, die an eine erste Bitleitung gekoppelt ist. Ein zweiter Zugriffstransistor hat ein Gate, das an eine zweite Wortleitung gekoppelt ist, eine zweite Source/Drain-Region, die an den zweiten Datenspeicherknoten gekoppelt ist, und eine zweite Drain/Source-Region, die an eine zweite Bitleitung gekoppelt ist. Ein erster Dummy-Transistor hat ein Gate und eine erste Dummy-Source/Drain-Region, die an den ersten Datenspeicherknoten gekoppelt sind. Ein zweiter Dummy-Transistor hat eine zweite Dummy-Source/Drain-Region, die an den zweiten Datenspeicherknoten gekoppelt ist. Der zweite Dummy-Transistor hat ein Gate, das floatet, an VSS gekoppelt ist oder an die zweite Wortleitung gekoppelt ist.
Zuvor wurden Merkmale von mehreren Ausführungsformen angeführt, so dass Fachleute auf dem Gebiet die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute auf dem Gebiet sollten zu schätzen wissen, dass sie die vorliegende Offenbarung leicht als Basis zur Gestaltung oder Modifizierung anderer Prozesse und Strukturen zur Ausführung derselben Zwecke und/oder zum Erreichen derselben Vorteile der hier vorgestellten Ausführungsformen verwenden können. Fachleute auf dem Gebiet sollten auch erkennen, dass solche äquivalenten Konstruktionen nicht vom Wesen und Umfang der vorliegenden Offenbarung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abänderungen vornehmen können, ohne vom Wesen und Umfang der vorliegenden Offenbarung abzuweichen.

Claims

Statische Direktzugriffsspeicher-(SRAM)Vorrichtung, enthaltend mehrere SRAM-Zellen, wobei eine SRAM-Zelle umfasst: einen ersten und zweiten Inverter, die miteinander kreuzgekoppelt sind, um einen ersten und zweiten Datenspeicherknoten, die komplementär sind, für die SRAM-Zelle zu errichten; einen ersten Zugriffstransistor, umfassend: eine erste Source/Drain-Region, die an den ersten Datenspeicherknoten gekoppelt ist, eine erste Drain/Source-Region, die an eine erste Bitleitung gekoppelt ist, und eine erste Gate-Region, die an eine erste Wortleitung gekoppelt ist; einen zweiten Zugriffstransistor, umfassend: eine zweite Source/Drain-Region, die an den zweiten Datenspeicherknoten gekoppelt ist, eine zweite Drain/Source-Region, die an eine zweite Bitleitung gekoppelt ist, und eine zweite Gate-Region, die an die erste Wortleitung gekoppelt ist; einen ersten Dummy-Transistor mit einer ersten Dummy-Source/Drain-Region, die an die erste Source/Drain-Region des ersten Zugriffstransistors gekoppelt ist; und einen zweiten Dummy-Transistor mit einer zweiten Dummy-Source/Drain-Region, die an die zweite Source/Drain-Region des zweiten Zugriffstransistors gekoppelt ist.
SRAM Vorrichtung nach Anspruch 1, wobei zumindest einer des ersten und zweiten Dummy-Transistors ein Gate hat, das an den ersten Datenspeicherknoten gekoppelt ist.
SRAM Vorrichtung nach Anspruch 1 oder 2, wobei zumindest einer des ersten und zweiten Dummy-Transistors ein Gate hat, das an die erste Wortleitung gekoppelt ist.
SRAM Vorrichtung nach einem der vorangehenden Ansprüche, wobei zumindest einer des ersten und zweiten Dummy-Transistors ein Gate hat, das an Masse gekoppelt ist.
SRAM Vorrichtung nach einem der vorangehenden Ansprüche, wobei zumindest einer des ersten und zweiten Dummy-Transistors ein Gate hat, das floatet.
SRAM Vorrichtung nach einem der vorangehenden Ansprüche, ferner umfassend: einen dritten Dummy-Transistor mit einer dritten Dummy-Source/Drain-Region, die an die erste Source/Drain-Region des ersten Zugriffstransistors gekoppelt ist; und einen vierten Dummy-Transistor mit einer vierten Dummy-Source/Drain-Region, die an die zweite Source/Drain-Region des zweiten Zugriffstransistors gekoppelt ist.
SRAM Vorrichtung nach Anspruch 6: wobei der erste und zweite Dummy-Transistor p-Typ Transistoren sind und ein erstes bzw. zweiten Dummy-Gate haben, die an den ersten bzw. zweiten Datenspeicherknoten gekoppelt sind; und wobei der dritte und vierte Dummy-Transistor n-Typ Transistoren sind und ein drittes bzw. viertes Dummy Gate haben, die an die Masse gekoppelt sind.
SRAM Vorrichtung nach einem der vorangehenden Ansprüche, wobei der erste Inverter einen ersten Pull-Down-Transistor und einen ersten Pull-Up-Transistor enthält und wobei der erste Pull-Down-Transistor und der erste oder zweite Dummy-Transistor in einem oder mehreren Grat(en) angeordnet sind, die sich von einem Halbleitersubstrat vertikal nach oben erstrecken und die kollinear zueinander sind.
SRAM Vorrichtung nach einem der vorangehenden Ansprüche, ferner umfassend: einen dritten Zugriffstransistor mit einem Gate, das an eine zweite Wortleitung gekoppelt ist, einer dritten Source/Drain-Region, die an den ersten Datenspeicherknoten gekoppelt ist, und einer dritten Drain/Source-Region, die an eine dritte Bitleitung gekoppelt ist; und einen vierten Zugriffstransistor mit einem Gate, das an die zweite Wortleitung gekoppelt ist, einer vierten Source/Drain-Region, die an den zweiten Datenspeicherknoten gekoppelt ist, und einer vierten Drain/Source-Region, die an eine vierte Bitleitung gekoppelt ist, wobei die vierte Bitleitung zur dritten Bitleitung komplementär ist.
SRAM Vorrichtung nach Anspruch 9, wobei der erste Dummy-Transistor vom p-Typ ist und der zweite Dummy-Transistor vom n-Typ ist.
SRAM Vorrichtung nach Anspruch 9 oder 10, ferner umfassend: einen dritten Dummy-Transistor mit einer dritten Dummy-Source/Drain-Region, die an den ersten Datenspeicherknoten gekoppelt ist; und einen vierten Dummy-Transistor mit einer vierten Dummy-Source/Drain-Region, die an den zweiten Datenspeicherknoten gekoppelt ist.
SRAM Vorrichtung nach Anspruch 11, wobei der erste Dummy-Transistor ein Gate hat, das an den ersten Datenspeicherknoten gekoppelt ist, der vierte Dummy-Transistor ein Gate hat, das an den zweiten Datenspeicherknoten gekoppelt ist, und der zweite und dritte Dummy-Transistoren Gates haben, die floaten, an VSS gekoppelt sind oder an die erste bzw. zweite Wortleitung gekoppelt sind.
SRAM Vorrichtung nach einem der Ansprüche 9 bis 12, wobei der erste Inverter einen ersten Pull-Down-Transistor und einen ersten Pull-Up-Transistor enthält und wobei der erste Pull-Down-Transistor und der erste oder zweite Dummy-Transistor in einem oder mehreren Grat(en) angeordnet sind, die sich von einem Halbleitersubstrat vertikal nach oben erstrecken und die kollinear zueinander sind.
Speichervorrichtung, die einen ersten Inverter und einen zweiten Inverter enthält, die kreuzgekoppelt sind, um ein Datenspeicherelement einzurichten, wobei die Speichervorrichtung umfasst: mehrere Halbleitergrate, die sich parallel zueinander in einer ersten Richtung über einem Halbleitersubstrat erstrecken, wobei ein erster Grat der mehreren Halbleitergrate einem ersten Pull-Up-Transistor des ersten Inverters entspricht und ein zweiter Grat der mehreren Halbleitergrate einem ersten Pull-Down-Transistor des ersten Inverters entspricht; eine erste Gate-Elektrode, die sich in einer zweiten Richtung erstreckt, die senkrecht zur ersten Richtung liegt, um den ersten Grat an einer Kanalregion des ersten Pull-Up-Transistors zu überbrücken, und sich linear in der zweiten Richtung fortsetzt, um den zweiten Grat an einer Kanalregion des ersten Pull-Down-Transistors zu überbrücken; und eine zweite Gate-Elektrode, die sich parallel zur ersten Gate-Elektrode in der zweiten Richtung, aber mit Abstand zur ersten Gate-Elektrode in der ersten Richtung, erstreckt, um eine erste Dummy-Transistorstruktur für den ersten Grat einzurichten, wobei eine Verlängerung des ersten Grats in der ersten Richtung so endet, dass eine Endfläche des ersten Grats unter der zweiten Gate-Elektrode und innerhalb äußerer Seitenwände der zweiten Gate-Elektrode liegt.
Speichervorrichtung nach Anspruch 14, wobei ein dritter Grat der mehreren Halbleitergrate einem zweiten Pull-Up-Transistor des zweiten Inverters entspricht; wobei ein vierter Grat der mehreren Halbleitergrate einem zweiten Pull-Down-Transistor des zweiten Inverters entspricht; und wobei sich die zweite Gate-Elektrode linear von der ersten Dummy-Transistorstruktur fortsetzt, um den dritten Grat an einer Kanalregion des zweiten Pull-Up-Transistors zu überbrücken und den vierten Grat an einer Kanalregion des zweiten Pull-Down-Transistors zu überbrücken.
Speichervorrichtung nach Anspruch 15, wobei eine Verlängerung des dritten Grats in der ersten Richtung so endet, dass eine Endfläche des dritten Grats unter der ersten Gate-Elektrode und innerhalb äußerer Seitenwände der ersten Gate-Elektrode liegt, um einen zweiten Dummy-Transistor zu einzurichten.
Speichervorrichtung nach Anspruch 15 oder 16, ferner umfassend: einen fünften Grat der mehreren Halbleitergrate, der einem ersten Zugriffstransistor entspricht, wobei der erste Zugriffstransistor eine Source/Drain-Region hat, die sowohl an eine Source/Drain-Region des ersten Pull-Up-Transistors als auch eine Source/Drain-Region des ersten Pull-Down-Transistors gekoppelt ist; und eine erste Wortleitung, die sich in der zweiten Richtung und über der zweiten Gate-Elektrode erstreckt, wobei die erste Wortleitung an eine Gate-Elektrode des ersten Zugriffstransistors gekoppelt ist.
Speichervorrichtung nach Anspruch 17, wobei eine Verlängerung des zweiten Grats in der ersten Richtung so endet, dass eine Endfläche des zweiten Grats unter der zweiten Gate-Elektrode und innerhalb äußerer Seitenwände der zweiten Gate-Elektrode liegt, um einen dritten Dummy-Transistor einzurichten, wobei eine Gate-Elektrode des dritten Dummy-Transistors an die erste Wortleitung gekoppelt ist, floatet oder an VSS gekoppelt ist.
Speichervorrichtung, die mehrere Speicherzellen enthält, wobei eine Speicherzelle, umfasst: ein Datenspeicherelement, das einen ersten und zweiten Datenspeicherknoten hat, wobei der erste und zweite Datenspeicherknoten komplementär sind; einen ersten Zugriffstransistor mit einem Gate, das an eine erste Wortleitung gekoppelt ist, einer ersten Source/Drain-Region, die an den ersten Datenspeicherknoten gekoppelt ist, und einer ersten Drain/Source-Region, die an eine erste Bitleitung gekoppelt ist; einen zweiten Zugriffstransistor mit einem Gate, das an eine zweite Wortleitung gekoppelt ist, einer zweiten Source/Drain-Region, die an den zweiten Datenspeicherknoten gekoppelt ist, und einer zweiten Drain/Source-Region, die an eine zweite Bitleitung gekoppelt ist; einen ersten Dummy-Transistor mit einem Gate und einer ersten Dummy-Source/Drain-Region, die an den ersten Datenspeicherknoten gekoppelt sind; und einen zweiten Dummy-Transistor mit einer zweiten Dummy-Source/Drain-Region, die an den zweiten Datenspeicherknoten gekoppelt ist, und mit einem Gate, das floatet, an VSS gekoppelt ist oder an die zweite Wortleitung gekoppelt ist.
Speichervorrichtung nach Anspruch 19, wobei das Datenspeicherelement umfasst: einen ersten und zweiten Inverter, die kreuzgekoppelt sind, um den ersten und zweiten Datenspeicherknoten zu errichten.