DE102012217578B4

DE102012217578B4 - Feingranulares Power-Gating

Info

Publication number: DE102012217578B4
Application number: DE102012217578.4A
Authority: DE
Inventors: Robert M. Houle; Steven H. Lamphier; Harold Pilo
Original assignee: GlobalFoundries Inc
Current assignee: Marvell Asia Pte Ltd
Priority date: 2011-12-09
Filing date: 2012-09-27
Publication date: 2016-07-28
Anticipated expiration: 2032-09-28
Also published as: JP2013122808A; CN103165178A; CN103165178B; US8611169B2; US20130148455A1; DE102012217578A1

Abstract

Eine Einheit, aufweisend: – ein Speicher-Array (100), das eine Mehrzahl von Zellen (105), die in Zeilen und Spalten angeordnet sind, – eine Mehrzahl von wahren Bitleitungen BLT), die jeweils mit einer Spalte des Speicher-Array (100) verbunden sind, und eine Mehrzahl von komplementären Bitleitungen BTC), die in der gleichen Spalte wie die Mehrzahl von wahren Bitleitungen mit diesen ein differenzielles Paar bilden, – eine Mehrzahl von Wortleitungen (WL), die jeweils mit einer Zeile des Speicher-Array (100) verbunden sind, – eine Mehrzahl von Stromversorgungsleitungen, die in einer horizontalen Erstreckung des Speicher-Array (100) parallel zu der Mehrzahl von Wortleitungen (WL) angeordnet sind, aufweist, – wobei jede von der Mehrzahl von Stromversorgungsleitungen durch benachbarte Zellen (105) in dem Speicher-Array (100) gemeinsam verwendet wird, wobei die Stromversorgungsleitungen, die eine Zeile (105) aktivieren, die durch eine aus der Mehrzahl von Wortleitungen (WL) aktiviert wird, auf einem vollen Spannungswert liegen und Stromversorgungsleitungen, die Zeilen aktivieren, die zu der ausgewählten Zeile (105) benachbart sind, auf einem halben Spannungswert liegen, während Zellen in anderen Zeilen und Spalten in dem Speicher-Array auf einem durch Power-Gating gesteuerten verminderten Spannungswert liegen, der ausreichend ist, um vorhandene Daten zu halten.

Description

HINTERGRUND
Die vorliegende Erfindung bezieht sich im Allgemeinen auf Speichereinheiten mit integrierten Schaltungen und insbesondere auf das Bereitstellen eines feingranularen Power-Gating einer Speichereinheit.
Power-Gating einer Speichereinheit mit integrierten Schaltungen betrifft im Allgemeinen das Verringern von Stromverluste in der Speichereinheit während des Betriebs. Ein statischer Arbeitsspeicher (SRAM) ist ein Beispiel einer Speichereinheit mit integrierten Schaltungen, bei der Power-Gating zum Verringern der Stromverluste verwendet wird. Eine typische SRAM-Einheit enthält ein Array aus einzelnen SRAM-Zellen, wovon jede einen binären Spannungswert speichern kann, der ein logisches Datenbit (z.B. "0" oder "1") repräsentiert. Power-Gating einer SRAM-Einheit bedeutet im Allgemeinen das vorübergehende Abschalten von nicht genutzten Zellenblöcken in dem Array, um die Gesamtstromverluste der integrierten Schaltung zu verringern. Während dieses zeitweiligen Abschaltens von Blöcken der SRAM-Zellen in dem Speicher-Array werden diese Blöcke in einer Betriebsart mit geringer Leistungsaufnahme oder einer Betriebsart mit Power-Gating betrieben, indem sie mit einer verminderten Spannung versorgt werden, die ausreichend ist, um die Daten zu halten. Wenn die Blöcke der SRAM-Zellen für den Betrieb benötigt werden, werden sie aktiviert, um in einer Betriebsart mit voller Spannung oder in einer aktiven Betriebsart betrieben zu werden, indem sie eine volle Spannung empfangen. Diese beiden Betriebsarten (d.h. aktive Betriebsart und Betriebsart mit Power-Gating) werden zu einem geeigneten Zeitpunkt und in einer geeigneten Weise geschaltet, um die Leistungsausbeute zu maximieren, während der Einfluss auf die Leistungsfähigkeit minimal gemacht wird. Durch Power-Gating von Zellenblöcken in einer SRAM-Einheit kann das Ziel, die Stromverluste durch vorübergehendes Abschalten der Stromversorgung für ausgewählte Blöcke, die in der aktiven Betriebsart nicht benötigt werden, so weit wie möglich abzusenken, erreicht werden.
Dokumente des Standes der Technik umfassen:
Das Dokument US 2003/0189849 A1 beschreibt einen Power-management-Vorrichtung und eine SRAM-Architektur mit dynamischen spannunsreduziertem aktiven Power-Leakage. Wenn eine Zelle inaktiv ist, wird eine niedrige Spannung an eine versorgungsleitung gelegt, die mit der Zelle verbunden ist, um daten, die in der Zelle gespeichert sind zu aufrecht zu halten.
Das Dokument US 7 643 357 B2 offenbart ein System zur Integration von dynamischer Power-Leakage-Reduktion mit einer schreibunterstützten SRAM-Architektur. Das System weist eine Stromversorgungsleitungs-Auswahlschaltkreis auf, die jedem der Spalten von einem oder mehreren Sub-Arrays von SRAMs zugeordnet ist. Ein Select-Signal wählt das zugeordnete Sub-Array aus. Ein Spaltenschreibsignal wählt eine der Spalten für eine Lese- oder Schreiboperation aus.
ZUSAMMENFASSUNG
In einer Ausführungsform gibt es eine Einheit, die ein Speicher-Array umfasst, das eine Vielzahl bzw. Mehrzahl von Zellen, die in Zeilen und Spalten angeordnet sind, eine Vielzahl bzw. Mehrzahl von wahren Bitleitungen, die jeweils mit einer Spalte des Speicher-Array verbunden sind, und eine Vielzahl bzw. Mehrzahl von komplementären Bitleitungen, die in der gleichen Spalte wie eine aus der Vielzahl bzw. Mehrzahl von wahren Bitleitungen mit dieser jeweils ein Differenzialpaar bilden, umfasst. Die Die Einheit umfasst ferner eine Vielzahl bzw. Mehrzahl von Wortleitungen, die jeweils mit einer Zeile des Speicher-Array verbunden sind, und eine Vielzahl bzw. Mehrzahl von Stromversorgungsleitungen, die in einer horizontalen Erstreckung des Speicher-Array parallel zu der Vielzahl bzw. Mehrzahl von Wortleitungen angeordnet sind. Jede von der Vielzahl bzw. Mehrzahl von Stromversorgungsleitungen wird durch benachbarte Zellen in dem Speicher-Array gemeinsam verwendet, wobei auf Stromversorgungsleitungen, die eine Zeile aktivieren, die durch eine aus der Vielzahl bzw. Mehrzahl von Wortleitungen ausgewählt ist, der volle Spannungswert anliegt und auf Stromversorgungsleitungen, die Zeilen aktivieren, die zu der ausgewählten Zeile benachbart sind, der halbe Spannungswert anliegt. Zellen in anderen Zeilen und Spalten in dem Speicher-Array sind auf einem durch Power-Gating gesteuerten verminderten Spannungswert, der ausreichend ist, um vorhandene Daten zu halten.
In einer zweiten Ausführungsform gibt es eine Schaltung, die ein Speicher-Array umfasst, das eine Vielzahl von Zellen, die in Zeilen und Spalten angeordnet sind, eine Vielzahl von wahren Bitleitungen, die jeweils mit einer Spalte des Speicher-Array verbunden sind, und eine Vielzahl von komplementären Bitleitungen, die jeweils in der gleichen Spalte wie eine von der Vielzahl von wahren Bitleitungen mit dieser ein Differenzialpaar bilden, umfasst. Das Speicher-Array umfasst ferner eine Vielzahl von Wortleitungen, die jeweils mit einer Zeile des Speicher-Array verbunden sind, und eine Vielzahl von Stromversorgungsleitungen, die in einer horizontalen Erstreckung des Speicher-Array parallel zu der Vielzahl von Wortleitungen angeordnet sind. Jede von der Vielzahl von Stromversorgungsleitungen wird durch benachbarte Zellen in dem Speicher-Array gemeinsam verwendet. Die Schaltung enthält ferner eine Einheit zum feingranularen Power-Gating, die eine Stromversorgung steuert, die an die Vielzahl von Stromversorgungsleitungen, die in dem Speicher-Array angeordnet sind, bereitgestellt wird. Die Einheit zum feingranularen Power-Gating liefert einen vollen Spannungswert an Stromversorgungsleitungen, um eine Zeile zu aktivieren, die durch eine aus der Vielzahl von Wortleitungen ausgewählt wird, und eine halbe Spannung an Stromversorgungsleitungen für Zeilen, die zu der ausgewählten Zeile benachbart sind, und einen durch Power-Gating gesteuerten verminderten Spannungswert, der ausreichend ist, die vorhandenen Date zu halten, an Stromversorgungsleitungen, die den anderen Zeilen in dem Speicher-Array zugehörig sind.
KURZBESCHREIBUNG DER ZEICHNUNGEN
1 zeigt eine schematische Ansicht eines Speicher-Array, bei dem Stromversorgungsleitungen, die Zellen in Bänken des Array zugehörig sind, in der horizontalen Erstreckung angeordnet sind, und Masseversorgungsleitungen in der vertikalen Erstreckung verlaufen, gemäß einer Ausführungsform der vorliegenden Erfindung;
2 zeigt eine schematische Ansicht eines Speicher-Array, bei dem benachbarte Zellen in einer Bank des Array in der in 1 gezeigten Weise konfiguriert sind und gemäß einer Ausführungsform der vorliegenden Erfindung durch Power-Gating gesteuert werden;
3 zeigt eine schematische Darstellung, die die Verminderung von Stromverlusten in einer Bank eines Speicher-Array veranschaulicht, die durch die Verwendung des Ansatzes des Power-Gating, der gemäß einer der zahlreichen Ausführungsformen der vorliegenden Erfindung beschrieben wird, erreicht werden;
4 zeigt eine schematische Darstellung, die ein Decodierschema einer einzelnen Zeile zum Power-Gating eines Speicher-Array gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht;
5 veranschaulicht ein Stromversorgungsleitungs-Pufferschema, das eine Stromversorgungsansteuerung für das ferne Ende an fernen Enden der Stromversorgungsleitungen, die in 4 dargestellt sind, gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht;
6 zeigt eine schematische Darstellung, die ein Decodierschema zum Power-Gating eines Zeilenpaars in einem Speicher-Array gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht; und
7 ist die Darstellung des Schaltplans einer Ansteuerung der Stromversorgungsleitung, die in 6 dargestellt ist, gemäß einer Ausführungsform der vorliegenden Erfindung.
GENAUE BESCHREIBUNG
Wie oben erwähnt werden beim Power-Gating einer Speichereinheit mit integriertem Schaltkreis wie etwa z.B. ein statischer Arbeitsspeicher (SRAM) im Allgemeinen Zellenblöcke in dem Array, die nicht gebraucht werden, zeitweilig abgeschaltet, um die Gesamtstromverluste der integrierten Schaltung zu verringern. Das typische Power-Gating eines SRAM erfolgt auf Bankebene des Speichers. Zum Beispiel wird für eine 512-KBit-Einheit, die aus einem Array von kleinen Bänken mit jeweils 128 Zeilen × 512 Bits/Zeile, die eine Gesamtzahl von 64 KBit speichern, aufgebaut ist, Power-Gating über 8 Bänke partitioniert, sodass eine Bank einen vollen Wert empfängt, während die anderen Bänke einen geringeren Spannungswert oder einen durch Power-Gating gesteuerten Spannungswert empfangen. Bei einer derartigen Operation des Power-Gating aktiviert eine Decodieradresse eine dieser acht Bänke zum Lesen oder Schreiben von Daten über eine Bankadresse. Vor dem Aktivieren einer Wortleitung einer ausgewählten Bank wird die Versorgungsspannung an diese Bank hochgefahren, sodass sie sich auf ihrem vollen Spannungswert (z.B. 1,0 Volt) befindet, der die ausgewählte Bank in eine aktive Betriebsart versetzt. Die Stromversorgungsleitungen zu den restlichen anderen sieben nicht ausgewählten Bänken bleiben auf der Spannung mit Power-Gating (z.B. 0,7 Volt), die diese Bänke in eine Betriebsart mit Power-Gating versetzt, die ausreichend ist, um Daten zu halten. Wenn eine andere Decodieradresse eintrifft, die eine der anderen Bänke aktiviert, wird die Spannung für die Stromversorgung der zuvor ausgewählten Bank z.B. auf 0,7 Volt verringert, wodurch diese Bank in die Betriebsart mit Power-Gating versetzt wird, während die Versorgungsspannung für die neu ausgewählte Bank z.B. auf 1,0 Volt erhöht wird, wodurch diese Bank in die aktive Betriebsart versetzt wird. Ein Power-Gating einer SRAM-Einheit, das auf diese Weise erfolgt, kann zu Verminderungen der Stromverluste von bis zu 25 % führen.
Trotz der Verminderungen der Stromverluste von 25 % gibt es einige technische Probleme, die mit dem Ansatz des Power-Gating verbunden sind. Es gibt z.B. jedes Mal, wenn eine Decodieradresse eintrifft, die eine neue Bank zur Aktivierung auswählt, einen gewissen Wechselstrom-(AC-)Leistungsverlust, der mit dem Aufwachen dieser Bank verbunden ist, wenn auf ihrer Stromversorgungsleitung die Spannung von 0,7 auf 1,0 Volt erhöht wird. Die AC-Leistung, die mit dem Aufwachen einer Bank und ihrem Aufladen von der Betriebsart mit Power-Gating in die aktive Betriebsart verbunden ist, kann trotz der Verminderungen der Stromverluste von 25 % nicht vernachlässigt werden. Außerdem ist die Zeit, die zum Aufladen der neu ausgewählten Bank benötigt wird, nicht unbedeutend; es dauert eine bestimmte Zeit, um die Stromversorgung, die durch ihre Stromversorgungsleitung bereitgestellt wird, von 0,7 auf 1,0 Volt hochzufahren. Insbesondere wird die ausgewählte Bank über Transistoren aufgeladen, die die Spannung an der Bank von 0,7 auf 1,0 Volt bringen müssen, und der zum Laden der Bank benötigte Strom wird nicht sofort erzeugt. Es dauert eine bestimmte Zeit, um Strom von einer Spannungsversorgungseinheit, die sich außerhalb der Speichereinheit befindet, zu übertragen, um die ausgewählte Bank über die Transistoren aufzuladen. Außerdem werden häufig Entkopplungskondensatoren bei der Speichereinheit verwendet, um einen Ladungsvorrat zu bilden, der verwendet werden kann, um die Bänke von SRAM-Zellen immer dann aufzuladen, wenn eine neue Decodieradresse, die eine neue Bank zur Aktivierung auswählt, eintrifft. Die Verwendung von Entkopplungskondensatoren, um ein schnelleres Auswachen von Bänken zu gewährleisten, ist nicht erwünscht, da sie eine Flächeneinbuße für derartige integrierte Schaltungen, die diese Speichereinheiten enthalten, zur Folge hat.
Die verschiedenen Ausführungsformen der vorliegenden Erfindung stellen einen feingranularen Ansatz des Power-Gating bereit, bei dem die oben erwähnten technischen Probleme vermieden und Verminderungen der Stromverluste von bis zu 55 % erzielt werden, wobei sich zusätzliche Verminderungen der Stromverluste ergeben, die mit dem oben erwähnten Ansatz des Power-Gating nicht erreicht werden können. Die verschiedenen Ausführungsformen der vorliegenden Erfindung können die zuvor erwähnten technischen Probleme vermeiden und Verminderungen der Stromverluste von bis zu 55 % bereitstellen, indem Stromversorgungsleitungen, die allen Bitzellen (Zellen) in den Bänken zugehörig sind, in einer horizontalen Erstreckung des Speicher-Array der Bänke angeordnet sind, sodass diese Stromversorgungsleitungen parallel zu den Wortleitungen, die zum Auswählen der Zellen verwendet werden, verlaufen. Außerdem sind Masseleitungen, die allen Zellen zugehörig sind, in einer vertikalen Erstreckung des Speicher-Array parallel zu den wahren Bitleitungen und den komplementären Bitleitungen, die jeweils mit einer Spalte des Array verbunden sind, angeordnet. Durch das Anordnen von Stromversorgungsleitungen, die in der Technik als V_CS-Leitungen bekannt sind, in einer horizontalen Erstreckung der Bänke des Speicher-Array parallel zu den Wortleitungen wird jede dieser Stromversorgungsleitungen durch benachbarte Zellen in dem Speicher gemeinsam verwendet. Folglich liegen Stromversorgungsleitungen, die eine Zeile aktivieren, die durch eine der Wortleitungen ausgewählt ist, auf einem vollen Spannungswert und Stromversorgungsleitungen, die Zeilen aktivieren, die zu der ausgewählten Zeile benachbart sind, liegen auf einem halben Spannungswert, während Zellen in anderen Zeilen und Spalten in dem Speicher-Array auf einem durch Power-Gating gesteuerten verminderten Spannungswert liegen, der ausreichend ist, um vorhandene Daten zu halten.
Bei dem Ansatz mit Power-Gating, mit dem die verschiedenen Ausführungsformen der vorliegenden Erfindung verbessert wurden, sind die Stromversorgungsleitungen V_CS, die allen Zellen in dem Speicher-Array zugehörig sind, in der vertikalen Erstreckung angeordnet, während Masseversorgungsleitungen, die in der Technik als V_SS-Masseversorgungsleitungen bekannt sind, in einer horizontalen Erstreckung des Speicher-Array parallel zu den Wortleitungen angeordnet sind. Außerdem werden die V_SS-Masseversorgungsleitungen durch benachbarte Zellen in dem Speicher-Array gemeinsam verwendet. Bei dieser Konfiguration wird jedes Mal, wenn eine Wortleitung ausgewählt wird, eine vollständige Zellenzeile (z.B. 512 Zellen) in der Bank des Speicher-Array, die mit der Wortleitung verbunden ist, aktiviert. Als Ergebnis der Aktivierung liefert jede der V_CS-Stromversorgungsleitungen, die mit den Zellen in der Zeile verbunden sind, einen vollen Spannungswert an die Zellen in der Bank des Speicher-Array. Wenn die V_CS-Stromversorgungsleitungen keinen vollen Spannungswert an die Zellen liefern würden, würden die Zellen instabil werden und könnten nicht gelesen werden. Da die V_CS-Stromversorgungsleitungen, die den Zellen zugehörig sind, in der gesamten Bank des Speicher-Array vertikal angeordnet sind, empfangen alle anderen Zellen in den anderen Zeilen dieser Bank einen vollen Spannungswert. Demzufolge wird diese gesamte Bank oder dieses gesamte Teil-Array des Speicher-Array voll angesteuert, auch wenn die Wortleitung eine Zeile auswählt (es wird angemerkt, dass die anderen Bänke in dem Speicher-Array mittels Power-Gating angesteuert werden). Wie oben erwähnt kann ein auf diese Weise ausgeführtes Power-Gating Verminderungen der Stromverluste von bis zu 25 % bereitstellen.
Durch das Anordnen der V_CS-Stromversorgungsleitungen, die den Zellen zugehörig sind, in der horizontalen Erstreckung und der V_SS-Masseversorgungsleitungen in der vertikalen Erstreckung können die verschiedenen Ausführungsformen der vorliegenden Erfindung einen Ansatz mit feingranularem Power-Gating bereitstellen, bei dem die volle Spannung lediglich an eine ausgewählte Zeile in der Bank oder dem Teilarray des Speicher-Array und nicht an alle Zeilen in der gesamten Bank bereitstellt wird. 1 zeigt eine schematische Ansicht eines Speicher-Array 100, bei dem die V_CS-Stromversorgungsleitungen, die den Zellen zugehörig sind, in der horizontalen Erstreckung angeordnet sind und die V_SS-Masseversorgungsleitungen in der vertikalen Erstreckung liegen. 1 zeigt insbesondere eine Zelle 105 in einer Bank des Speicher-Array 100. Zur einfachen Erläuterung der Ausführungsformen der vorliegenden Erfindung ist lediglich eine Zelle 105 in einer Bank des Speicher-Array 100 gezeigt. Ein Fachmann wird erkennen, dass die Darstellung des Speicher-Array 100 in 1 eine viel größere Anzahl von Zellen 105 aufweisen würde, die in jeder der Zeilen und Spalten in allen Bänken des Array angeordnet sind. Obwohl sich die Beschreibung, die für diese Figur und andere hier beschriebene Figuren folgt, auf ein Speicher-Array bezieht, das aus SRAM-Zellen gebildet ist, wird ein Fachmann erkennen, dass Ausführungsformen, die im Folgenden beschrieben werden, ebenfalls für eine Verwendung mit anderen statischen Speichereinheiten geeignet sind.
Jede Zelle 105 enthält wie eine typische SRAM-Zelle ein abgestimmtes Paar von kreuzgekoppelten Invertern, die ein einzelnes Datenbit speichern. Das abgestimmte Paar von kreuzgekoppelten Invertern ist in 1 als Pullup-Transistoren PU1 und PU2 und Pulldown-Transistoren PD1 und PD2 dargestellt. Die Zelle 105 enthält ferner ein Paar von Passgate-Transistoren PG1 und PG2, die die komplementären Ausgänge der kreuzgekoppelten Inverter, die aus Pullup-Transistoren PU1 und PU2 und Pulldown-Transistoren PD1 und PD2 gebildet sind, mit einem entsprechenden komplementären oder differenziellen Paar von Bitleitungen (d.h. Bitleitung wahr (BLT) und Bitleitung komplementär (BLC)) selektiv verbindet. Eine Wortleitung WL, die mit den Gates der Passgate-Transistoren PG1 und PG2 verbunden ist, wählt die Zelle 105 zu dem entsprechenden komplementären Paar von Bitleitungen (BLT und BLC) zum Ausführen einer Operation, die eine Lese- oder eine Schreiboperation enthalten kann. Die V_CS-Stromversorgungsleitungen sind in der horizontalen Erstreckung parallel zu der Wortleitung WL und an deren beiden Seiten angeordnet. Wie in 1 gezeigt verbindet die Wortleitung WL durch Kontakte 110 mit Passgate-Transistoren PG1 und PG2, während die obere V_CS-Stromversorgungsleitung durch den Kontakt 110 mit dem Pullup-Transistor PU2 verbindet und die untere V_CS-Stromversorgungsleitung durch einen weiteren Kontakt 110 mit dem Pullup-Transistor PU1 verbindet. 1 veranschaulicht des Weiteren, dass die V_SS-Masseversorgungsleitungen in der vertikalen Erstreckung parallel zu dem Paar von Bitleitungen BLT und BLC angeordnet sind. Die Bitleitungen BLT und BLC verbinden außerdem über Kontakte 110 mit Passgate-Transistoren PG1 und PG2. Es wird angemerkt, dass die V_CS-Stromversorgungsleitungen und die Wortleitung WL in der in 1 dargestellten Ausführungsform als ein Beispiel in einer Metalllage 3 (M3) des Speicher-Array angeordnet sind, während die V_SS-Masseversorgungsleitungen und das Paar von Bitleitungen BLT und BLC in einer Metalllage 2 (M2) des Array angeordnet sind.
Ein Fachmann wird erkennen, dass die Zelle 105 andere Elemente enthalten kann als jene, die in 1 dargestellt sind. Die Zelle 105 kann z.B. einen Leseverstärker zum Ermöglichen von Leseoperationen und einen Schreibtreiber zum Ermöglichen von Schreiboperationen enthalten.
2 zeigt eine schematische Ansicht eines Speicher-Array 200, bei dem benachbarte Zellen in einer Bank in der in 1 dargestellten Weise konfiguriert sind und gemäß einer Ausführungsform der vorliegenden Erfindung mit Power-Gating betrieben werden. Die rechte Seite von 2 zeigt drei Zellen 205 in einer Bank des Speicher-Array 200. Jede Zelle 205 ist mit dem abgestimmten Paar von kreuzgekoppelten Invertern dargestellt, die aus Pullup-Transistoren PU1 und PU2 sowie Pulldown-Transistoren PD1 und PD2 gebildet sind. Jede Zelle 205 enthält ferner ein Paar von Passgate-Transistoren PG1 und PG2, die selektiv die komplementären Ausgänge der kreuzgekoppelten Inverter, die aus Pullup-Transistoren PU1 und PU2 sowie Pulldown-Transistoren PD1 und PD2 gebildet sind, verbinden. Eine Wortleitung WL ist mit den Gates der Passgate-Transistoren PG1 und PG2 für jede Zelle 205 verbunden. Wie in 2 gezeigt wird die Wortleitung WL0 verwendet, um die untere Zelle 205 in dieser Zeile des Array zur Aktivierung auszuwählen, die Wortleitung WL1 wird verwendet, um die mittlere Zelle 205 in dieser Zeile des Array zur Aktivierung auszuwählen, und die Wortleitung WL2 wird verwendet, um die obere Zelle 205 in dieser Zeile des Array zur Aktivierung auszuwählen.
Die V_CS-Stromversorgungsleitungen für jede Zelle 205 sind in der horizontalen Erstreckung parallel zu den Wortleitungen angeordnet. Wie in 2 gezeigt liefert die V_CS0-Stromversorgungsleitung Strom an die untere Zelle 205, die V_CS1-Stromversorgungsleitung liefert Strom an die mittlere Zelle 205, die V_CS2-Stromversorgungsleitung liefert Strom an die obere Zelle 205 und die V_CS3-Stromversorgungsleitung liefert Strom an eine weitere Zelle (in 2 nicht dargestellt), benachbart zur oberen Zelle 205. 2 zeigt, dass jede der Stromversorgungsleitungen für eine vorgegebene Zelle 205 durch benachbarte Zellen im Speicher 205 gemeinsam verwendet wird. Insbesondere wird die V_CS0-Stromversorgungsleitung von der unteren Zelle 205 und einer weiteren Zelle (in 2 nicht dargestellt), die sich unterhalb und benachbart zur unteren Zelle befindet, gemeinsam verwendet, die V_CS1-Stromversorgungsleitung wird von der mittleren Zelle 205 und der unteren Zelle 205 gemeinsam verwendet, die V_CS2-Stromversorgungsleitung wird von der oberen Zelle 205 und der mittleren Zelle 205 gemeinsam verwendet, und die V_CS3-Stromversorgungsleitung wird von der oberen Zelle 205 und einer weiteren Zelle (in 2 nicht dargestellt), die sich benachbart und oberhalb der oberen Zelle befindet, gemeinsam verwendet.
Die rechte Seite von 2 zeigt, dass die mittlere Zelle 205 in einer Bank des Speicher-Array 200 ausgewählt wurde, wie durch das Vorhandensein der Pfeile, die auf die Wortleitung WL1 gerichtet sind, angegeben ist. Die Stromversorgungsleitungen V_CS1 und V_CS2 sind aktiviert, wie durch das Vorhandensein der darauf gerichteten Pfeile angegeben ist, da diese Leitungen verwendet werden, um Strom an die ausgewählte mittlere Zelle 205 zu liefern. Folglich liefern die Stromversorgungsleitungen V_CS1 und V_CS2 einen vollen Spannungswert an die Zeile in der Bank des Speichers, die der Wortleitung WL1 entspricht. Die Wortleitungen WL0 und WL2 sind jedoch nicht ausgewählt, da eine ihrer Stromversorgungsleitungen von einer Leitung gemeinsam verwendet wird, die zum Aktivieren einer benachbarten Zelle verwendet wird, die durch die Wortleitung WL1 ausgewählt wird, wobei die Zellen, die jeweils den Wortleitungen WL0 und WL2 entsprechen, einen halben Spannungswert empfangen. Insbesondere entsprechen die Stromversorgungsleitungen V_CS1 und V_CS0 der Wortleitung WL0, und die Stromversorgungsleitungen V_CS3 und V_CS2 entsprechen der Wortleitung WL2. Da die Stromversorgungsleitungen V_CS1 und V_CS2 aktiv sind und einen vollen Spannungswert bereitstellen, während das bei den Stromversorgungsleitungen V_CS0 und V_CS3 nicht der Fall ist, empfangen die Zeilen, die diese benachbarten Zellen enthalten, einen halben Spannungswert. Es wird angemerkt, dass in diesem Szenario die Zeilen, die Zellen oberhalb der oberen Zelle 205 enthalten, und die Zeilen, die Zellen unterhalb der unteren Zelle 205 enthalten, dem Power-Gating unterzogen werden, um eine durch Power-Gating gesteuerte verminderte Spannung zu empfangen.
Der obere Abschnitt und der untere Abschnitt auf der linken Seite von 2 veranschaulichen, was in der Schaltung der Zellen, die auf der rechten Seite der Figur dargestellt ist, passiert. Insbesondere veranschaulicht der obere Abschnitt auf der linken Seite von 2 die Operation der mittleren Zelle 205 in der Schaltung, wenn sie ausgewählt ist. Wie in dem oberen Abschnitt auf der linken Seite von 2 gezeigt, empfängt die Wortleitung WL1, wenn sie ausgewählt ist, einen vollen Spannungswert, der gleich einer Spannung V_CS ist. Die Stromversorgungsleitungen V_CS1 und V_CS2 sind außerdem in der Weise gezeigt, dass sie wegen ihrer Zuordnung zur Wortleitung WL1 auf der Spannung V_CS liegen. Im Betrieb wird WL1 mit den Passgate-Transistoren PG1 und PG2 verbunden, um wahlweise die komplementären Ausgänge der kreuzgekoppelten Inverter zu verbinden, die aus Pullup-Transistoren PU1 und PU2, die mit den Stromversorgungsleitungen V_CS1 und V_CS2 verbunden sind, und aus Pulldown-Transistoren PD1 und PD2, die mit der Masseversorgungsleitung VSS verbunden ist, gebildet sind.
Der untere Abschnitt der linken Seite von 2 veranschaulicht die Operation der unteren Zelle 205 in der Schaltung, wenn die mittlere Zelle 205 ausgewählt ist. In dem in 2 dargestellten Szenario ist die Wortleitung WL0 nicht ausgewählt, sie empfängt jedoch einen halben Spannungswert, da sie zu der mittleren Zelle 205, die ausgewählt wurde, benachbart ist. Da die Wortleitung WL0 nicht ausgewählt ist, liefert sie eine Spannung V_SS von der Masseversorgungsleitung. Wie in dem unteren Abschnitt der linken Seite von 2 gezeigt, liegt die Stromversorgungsleitung V_CS1 auf der Spannung V_CS, da sie versorgt wird, um die benachbarte Zelle, die durch die Wortleitung WL1 ausgewählt ist, zu aktivieren. Die Stromversorgungsleitung V_CS0 liegt auf der Spannung V_CS, vermindert um X, die gleich einer durch Power-Gating gesteuerten verminderte Spannung (z.B. 0,7 Volt) ist, da sie in der Betriebsart mit Power-Gating ist. Obwohl nicht dargestellt wäre ein Schaltungsschema der oberen Zelle 205 dem Schaltungsschema ähnlich, das in dem Szenario für die untere Zelle dargestellt ist, wenn die mittlere Zelle 205 aktiviert ist.
3 zeigt ein schematisches Schaubild, das die Verminderungen von Stromverlusten in einer Bank 300 eines Speicher-Array veranschaulicht, die durch die Verwendung des in 2 dargestellten Ansatzes mit Power-Gating erreicht werden. Insbesondere zeigt 3, dass lediglich eine Zeile 305 in der Bank mit voller Spannung angesteuert wird, während alle anderen Zeilen in den Bänken nicht mit voller Spannung angesteuert werden, sondern auf einer durch Power-Gating gesteuerten verminderte Spannung liegen. Zur Klarheit wird angemerkt, dass die einzige Zeile in der Bank 300, die deutlich dargestellt ist, die Zeile 305 ist, da sie auf voller Spannung liegt. Die anderen Zeilen, die den verbleibenden Raum in der Bank 300 einnehmen würden, sind in dieser Figur nicht dargestellt. In 3 ist die Bank 300 in der Weise gezeigt, dass sie 128 Zeilen × 256 Bits/Zeile enthält, die eine Gesamtzahl von 32 KBit speichern. Ein Fachmann wird erkennen, dass für eine Bank, die 128 Zeilen × 512 Bits/Zeile enthält, die eine Gesamtzahl von 64 KBit speichern, die in 3 dargestellte Bank als eine Halbbank lediglich teilweise wiedergegeben ist. Tatsächlich wäre ein Spiegelbild der Bank vorhanden, das sich von der linken Seite der Bank 300 erstreckt. In jedem Fall ist für dieses Beispiel, das in 3 dargestellt ist, lediglich die Zeile 305, die auf voller Spannung liegt, hervorgehoben. Von den anderen verbleibenden Zeilen würden 125 Zeilen auf einer durch Power-Gating gesteuerten verminderte Spannung und die beiden Zeilen, die zur Zeile 305 benachbart sind, auf dem halben Spannungswert liegen.
Wenn die Stromversorgungsleitungen V_CS, die den Zellen zugeordnet sind, wie oben erwähnt in der gesamten Bank vertikal angeordnet wären wie in dem Ansatz, der durch die verschiedenen Ausführungsformen der vorliegenden Erfindung verbessert werden soll, wären alle Spalten dieser Bank als eine Spannung mit vollem Wert empfangend hervorgehoben. Der Ansatz des feingranularen Power-Gating, der durch die verschiedenen Ausführungsformen der vorliegenden Erfindung bereitgestellt wird und bei dem im Gegensatz zu sämtlichen Spalten in der Bank lediglich eine ausgewählte Zeile in der Bank mit voller Spannung angesteuert wird, kann eine Verbesserung von bis zu 30 % bei den Verminderungen der Stromverluste gegenüber dem zuvor beschriebenen Ansatz des Power-Gating, der durch die Ausführungsformen der vorliegenden Erfindung verbessert werden soll, bereitstellen.
4 zeigt eine schematische Darstellung, die ein Decodierschema einer einzelnen Zeile zum Power-Gating eines Speicher-Array 400 gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht. Zur Klarheit repräsentiert das Speicher-Array 400 lediglich einen Teil einer Bank in dem Array. Ein Fachmann wird erkennen, dass die Bank mehr Zellen als jene, die in 4 dargestellt sind, aufweisen würde sowie mehr Bänke als jene, die in dieser Figur dargestellt sind, vorhanden wären.
Wie in 4 gezeigt enthält das Speicher-Array 400 fünf Zellen 405, 410, 415, 420 und 425, die sich in unterschiedlichen Zeilen der Bank befinden. Jede Zelle wird zur Aktivierung durch eine entsprechende Wortleitung ausgewählt. Insbesondere wählt die Wortleitung WL0 die Zelle 425 zur Aktivierung aus, die Wortleitung WL1 wählt die Zelle 420 zur Aktivierung aus, die Wortleitung WL2 wählt die Zelle 415 zur Aktivierung aus, die Wortleitung WL3 wählt die Zelle 410 zur Aktivierung aus und die Wortleitung WL4 wählt die Zelle 405 zur Aktivierung aus. Jede Zelle enthält Stromversorgungsleitungen V_CS zum Bereitstellen einer Spannung an ihre entsprechenden Zeilen. Insbesondere stellen die Stromversorgungsleitungen V_CS0 und V_CS1 Spannung an die Zelle 425 bereit, die Stromversorgungsleitungen V_CS1 und V_CS2 stellen Spannung an die Zelle 420 bereit, die Stromversorgungsleitungen V_CS2 und V_CS3 stellen Spannung an die Zelle 415 bereit, die Stromversorgungsleitungen V_CS3 und V_CS4 stellen Spannung an die Zelle 410 bereit und die Stromversorgungsleitungen V_CS4 und V_CS5 stellen Spannung an die Zelle 405 bereit.
Wie in 4 dargestellt wurde die Zelle 410 durch die Wortleitung WL3 zur Aktivierung ausgewählt. Demzufolge liefern die Stromversorgungsleitungen V_CS3 und V_CS4 einen vollen Spannungswert an die Zelle 410. Da die Zellen 405 und 415 zur Zelle 410 benachbart sind, weisen diese Zellen einen Zustand mit halber Spannung auf infolge der Tatsache, dass sie jeweils eine Stromversorgungsleitung, die aktiv ist (d.h. die Stromversorgungsleitungen V_CS3 und V_CS4) und eine Stromversorgungsleitung, die nicht aktiv ist (d.h. die Stromversorgungsleitungen V_CS2 und V_CS5) aufweisen. In diesem Beispiel würden die Stromversorgungsleitungen für die Zellen 420 und 425 diese Zellen mit einer durch Power-Gating gesteuerte verminderte Spannung versorgen, da ihre entsprechenden Wortleitungen WL0 und WL1 nicht ausgewählt wurden.
In 4 ist ein Wortleitungsdecodierer (WL-Decodierer) 430 mit jeder der Wortleitungen (d.h. WL0, WL1, WL2, WL4 und WL5) über einen Wortleitungstreiber (WL-Treiber) 435 verbunden. Die Wortleitungsdecodierer 430 repräsentieren eine Logik, die verwendet wird, um eine bestimmte Wortleitung zur Aktivierung einer Zeile im Speicher-Array 400 auszuwählen. Wie in 4 gezeigt befinden sich lediglich ein Wortleitungsdecodierer 430 und Wortleitungstreiber 435 in einem ausgewählten Zustand (repräsentiert durch eine "1"), der eine Zelle (d.h. Zelle 410) aktiviert. Die anderen Wortleitungsdecodierer 430 und Wortleitungstreiber 435 sind in einem inaktiven Zustand (repräsentiert durch eine "0") und wählen somit keine der anderen Zellen (d.h. die Zellen 405, 415, 420 und 425) aus.
Zusätzlich zum Auswählen von Wortleitungen enthalten die Wortleitungsdecodierer 430 eine Logik, die die verschiedenen Stromversorgungsleitungen (d.h. V_CS0, V_CS1, V_CS2, V_CS3, V_CS4 und V_CS5) über Stromversorgungsleitungstreiber (V_CS-Treiber) 440 aktivieren. Wie in 4 gezeigt umfasst jeder Stromversorgungsleitungstreiber 440 eine Vorsatzeinheit, die aus Feldeffekttransistoren (FETs) gebildet ist. In einer Ausführungsform kann jede Vorsatzeinheit einen P-Typ-Feldeffekttransistor-(PFET-)Vorsatz (PH) enthalten, der mit einer der V_CS-Stromversorgungsleitungen verbunden ist, und ein Paar von N-Typ-Feldeffekttransistor-(NFET-)-Auswahlvorsätzen (NS), das mit einem Gate des PH verbunden ist. In dieser Konfiguration ist ein erster NFET im NS mit einem Wortleitungsdecodierer 430, der eine Zeile aktiviert, die durch die Stromversorgungsleitung gespeist wird, verbunden, und ein zweiter NFET im NS ist mit einem benachbarten Wortleitungsdecodierer verbunden. Es wird z.B. der Stromversorgungsleitungstreiber 440 betrachtet, der die Stromversorgungsleitungen versorgt, die der Wortleitung WL3 zugehörig sind (d.h. die Stromversorgungsleitungen V_CS3 und V_CS4). Um die Wortleitung WL3 zur Aktivierung auszuwählen, liegt das Gate von PH auf Masse, um diesen Transistor zu aktivieren. Das Gate von PH kann entweder durch den Wortleitungsdecodierer 430, der die Wortleitung WL3 auswählt, oder durch einen benachbarten Wortleitungsdecodierer (z.B. den Decodierer, der die Wortleitung WL2 zur Aktivierung auswählt) auf Masse gelegt werden. Dadurch stellt die Konfiguration von 4 die Struktur bereit, die die Auswahl von jeder Stromversorgungsleitung V_CS durch einen Wortleitungsdecodierer 430, der dieser Stromversorgungsleitung für eine vorgegebene Zeile zugehörig ist, sowie eine Auswahl durch einen benachbarten Wortleitungsdecodierer, der einer benachbarten Zeile zugehörig ist, ermöglicht. Folglich wählt jedes Mal, wenn eine Zeile ausgewählt werden soll, ein Wortleitungsdecodierer 430 für diese Zeile einen PH für diese Zeile und einen PH für eine angrenzende Nachbarzeile aus.
Bei dieser Ausführungsform wirken die Wortleitungsdecodierer 430, die Wortleitungstreiber 435 und die Stromversorgungsleitungstreiber 440 zusammen, um eine Einheit mit feingranularem Power-Gating bereitzustellen, die Verminderungen der Stromverluste von 55 % erbringen kann.
Wie in 3 aufgezeigt kann die Erstreckung einer vorgegebenen Zeile in der Speicherbank recht lang sein. Folglich kann die Erstreckung einer vorgegebenen Zeile eine Laufzeitverzögerung beim Aufladen einer Stromversorgungsleitung V_CS erzeugen. Die in 4 dargestellten Stromversorgungsleitungstreiber 440, die am Ende der Stromversorgungsleitungen V_CS angeordnet sind, sind wegen des ohmschen Widerstands der Leitungen gegebenenfalls nicht ausreichend, um die Leitungen an ihren fernen Enden – d.h., dem Wortleitungsdecodern abgewandten Ende des Speicher-Arrays – aufzuladen. Der ohmsche Widerstand der Stromversorgungsleitungen V_CS kann zur Folge haben, dass das Aufladen des Zellenknotens eine beträchtliche Abweichung vom Sollwert am fernen Ende der Leitungen bewirkt. Demzufolge können die auf halber Spannung liegenden Zellen, wie sie während des in 4 beschriebenen Power-Gating vorhanden sein können, durch diese Abweichung vom Sollwert gestört werden. 5 beschreibt ein Pufferschema der Stromversorgungsleitung V_CS, das einen Stromversorgungstreiber des fernen Endes (V_CS-Treiber des fernen Endes) 500 an den fernen Enden der Stromversorgungsleitungen V_CS, der das Aufladen der Leitungen unterstützt, bereitstellt. Wie in 5 gezeigt ist der Stromversorgungstreiber des fernen Endes 500 an einem Ende, das der Verbindung der Leitungen mit den Stromversorgungsleitungstreibern (VCS-Treiber des nahen Endes, bzw. dem Wortleitungsdecodern zugewandten Ende des Speicher-Arrays) 440 gegenüberliegt, mit den Stromversorgungsleitungen verbunden. Wie in 5 gezeigt umfasst in einer Ausführungsform jeder Stromversorgungstreiber des fernen Endes 500 – d.h., dem Wortleitungsdecodern abgewandten Ende des Speicher-Arrays – einen PH-Transistor, der den PH-Transistor spiegelt, der an dem nahen Ende der Stromversorgungsleitungen angeordnet ist. Zur Klarheit zeigt 5 lediglich PH-Transistoren, die der ausgewählten Zelle 410 und einer der auf der halben Spannung liegenden Zellen 415 zugeordnet sind. Ein Fachmann wird erkennen, dass die anderen in 4 dargestellten Zellen, obwohl sie in 5 nicht dargestellt sind, ähnliche PH-Transistoren aufweisen würden wie der Stromversorgungstreiber des fernen Endes 500 (d.h., den Wortleitungsdecodern abgewandten Ende des Speicher-Arrays).
6 zeigt eine schematische Darstellung, die ein Decodierschema zum Power-Gating eines Zeilenpaars in einem Speicher-Array 600 gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht. Zur Klarheit repräsentiert das Speicher-Array 600 lediglich einen Teil einer Bank in dem Array. Für den Fachmann ist klar, dass die Bank mehr Zellen aufweisen würde als jene, die in 6 dargestellt sind, sowie mehr Bänke vorhanden wären als jene, die in dieser Figur dargestellt sind. Wie in 6 gezeigt enthält das Speicher-Array 600 fünf Zellen 605, 610, 615, 620 und 625, die in unterschiedlichen Zeilen der Bank angeordnet sind. Jede Zelle wird zur Aktivierung durch eine entsprechende Wortleitung ausgewählt. Insbesondere wählt die Wortleitung WL0 die Zelle 625 zur Aktivierung, die Wortleitung WL1 wählt die Zelle 620 zur Aktivierung, die Wortleitung WL2 wählt die Zelle 615 zur Aktivierung, die Wortleitung WL3 wählt die Zelle 610 zur Aktivierung, und die Wortleitung WL4 wählt die Zelle 605 zur Aktivierung. Jede Zelle enthält Stromversorgungsleitungen V_CS zum Liefern von Spannung an ihre entsprechenden Zeilen. Insbesondere liefern die Stromversorgungsleitungen V_CS0 und V_CS1 Spannung an die Zelle 625, die Stromversorgungsleitungen V_CS1 und V_CS2 liefern Spannung an die Zelle 620, die Stromversorgungsleitungen V_CS2 und V_CS3 liefern Spannung an die Zelle 615, die Stromversorgungsleitungen V_CS3 und V_CS4 liefern Spannung an die Zelle 610 und die Stromversorgungsleitungen V_CS4 und V_CS5 liefern Spannung an die Zelle 605.
In 6 ist ein Wortleitungspaar-Vordecodierer 630 mit einem Paar Wortleitungen zur Auswahl eines Zellenpaars in den Zeilen des Speicher-Array 600 verbunden. Für jedes Paar von Wortleitungen, das ausgewählt werden kann, ist der Wortleitungspaar-Vordecodierer 630 außerdem mit den Stromversorgungsleitungen verbunden, die dem Paar von Wortleitungen zugehörig sind. In 6 ist der Vordecodierer 630 des unteren Wortleitungspaars mit der Wortleitung WL0 der Zelle 625 und der Wortleitung WL1 der Zelle 620 verbunden, der Vordecodierer 630 des mittleren Wortleitungspaars ist mit der Wortleitung WL3 der Zelle 610 und der Wortleitung WL2 der Zelle 615 verbunden und der Vordecodierer 630 des oberen Wortleitungspaars ist mit der Wortleitung WL4 der Zelle 605 und der Wortleitung WL5 einer weiteren Zelle verbunden, die zu der Zelle 605 benachbart und in dieser Figur nicht dargestellt ist.
Der Wortleitungspaar-Vordecodierer 630 enthält ferner eine Logik, die mit den Stromversorgungsleitungen V_CS, die jedem Paar von Wortleitungen, das es auswählt, zugehörig ist, verbunden werden kann. In 6 ist der Vordecodierer 630 des unteren Wortleitungspaars mit den Stromversorgungsleitungen V_CS0, V_CS1 und V_CS2 verbunden, der Vordecodierer 630 des mittleren Wortleitungspaars ist mit den Stromversorgungsleitungen V_CS2, V_CS3 und V_CS4 verbunden, und der Vordecodierer 630 des oberen Wortleitungspaars ist mit den Stromversorgungsleitungen V_CS4 und V_CS5 und einer weiteren Stromversorgungsleitung V_CS verbunden, die über der und benachbart zur Zelle 605 zugehörig ist, die bei einer Auswahl der Wortleitung WL5 ausgewählt ist. In dieser Konfiguration ist jeder Wortleitungspaar-Vordecodierer 630 so konfiguriert, dass er Stromversorgungsleitungen auswählen kann, die Spannung an das Paar von Wortleitungen bereitstellen, die durch diesen Vordecodierer ausgewählt sind. Zusätzlich ist jeder Wortleitungs-Vordecodierer 630 so konfiguriert, dass er eine Stromversorgungsleitung auswählen kann, die einer Wortleitung zugehörig ist, die sich benachbart zu einer Wortleitung des Wortleitungspaars befindet, das durch einen benachbarten Vordecodierer ausgewählt ist. Insbesondere ist der Vordecodierer 630 des unteren Wortleitungspaars mit der Stromversorgungsleitung V_CS2 verbunden, die die Zelle 615 und die Zelle 620, die durch den Vordecodierer 630 des mittleren Wortleitungspaars ausgewählt sind, versorgt. Der Vordecodierer 630 des mittleren Wortleitungspaars ist mit der Stromversorgungsleitung V_CS4 verbunden, die die Zelle 610 und die Zelle 605, die durch den Vordecodierer 630 des oberen Wortleitungspaars ausgewählt sind, versorgt.
Jeder Wortleitungspaar-Vordecodierer 630 ist mit einem Paar von Wortleitungen zur Auswahl und Aktivierung über ein Paar von Wortleitungstreibern (WL-Treiber) 635 verbunden. Wie in 6 gezeigt sind lediglich ein Wortleitungspaar-Vordecodierer 630 (d.h. der Vordecodierer 630 des mittleren Wortleitungspaars) und ein Wortleitungstreiber 635 in einem Auswahlzustand (repräsentiert durch eine "1"), der eine Zelle (z.B. die Zelle 615) aktiviert. Die anderen Wortleitungspaar-Vordecodierer 630 und die Wortleitungstreiber 635 sind in einem nichtaktiven Zustand (repräsentiert durch eine "0") und wählen deswegen keine der anderen Zellen (d.h. die Zellen 605, 610, 620 und 625) aus.
Zusätzlich zum Vorhandensein einer Logik zum Auswählen von Wortleitungen enthalten Wortleitungspaar-Vordecodierer 630 eine Logik, die die verschiedenen Stromversorgungsleitungen (d.h. V_CS0, V_CS1, V_CS2, V_CS3, V_CS4 und V_CS5) über Stromversorgungsleitungstreiber (V_CS-Treiber) 640 aktivieren. Jeder Stromversorgungsleitungstreiber 640 ermöglicht, dass die Wortleitungspaar-Vordecodierer 630 ihre entsprechenden Stromversorgungsleitungen V_CS in der oben beschriebenen Weise auswählen. Insbesondere sind der Vordecodierer 630 des unteren Wortleitungspaars mit den Stromversorgungsleitungen V_CS0, V_CS1 und V_CS2 über einen Stromversorgungsleitungstreiber 640 verbunden, der Vordecodierer 630 des mittleren Wortleitungspaars ist mit den Stromversorgungsleitungen V_CS2, V_CS3 und V_CS4 über einen Stromversorgungsleitungstreiber 640 verbunden, und der Vordecodierer 630 des oberen Wortleitungspaars ist mit den Stromversorgungsleitungen V_CS4, V_CS5 über einen Stromversorgungsleitungstreiber 640 und mit einer weiteren Stromversorgungsleitung V_CS verbunden, die oberhalb und benachbart der Zelle 605, die bei einer Auswahl der Wortleitung WL5 ausgewählt wird, zugehörig ist.
In der in 6 dargestellten Ausführungsform wurde die Zelle 615 durch die Wortleitung WL2 zur Aktivierung durch den Vordecodierer 630 des mittleren Wortleitungspaars über einen Stromversorgungsleitungstreiber 640 ausgewählt. Demzufolge werden die Stromversorgungsleitungen V_CS2 und V_CS3 ausgewählt, um einen vollen Spannungswert an die Zelle 615 bereitzustellen. Da jeder Wortleitungspaar-Vordecodierer so konfiguriert ist, dass er ein Paar Wortleitungen auswählen kann, wählt der Vordecodierer 630 des mittleren Wortleitungspaars die Stromversorgungsleitungen aus, die der Zelle 610 zugehörig sind (d.h. die Stromversorgungsleitungen V_CS3 und V_CS4), auch wenn die Wortleitung WL3 nicht ausgewählt wurde. Da die Zellen 605 und 620 zu den Zellen 610 und 615 benachbart sind, empfangen diese Zellen einen halben Spannungswert, weil sie jeweils eine aktive Stromversorgungsleitung (d.h. die Stromversorgungsleitungen V_CS2 und V_CS4) und eine nichtaktive Stromversorgungsleitung (d.h. die Stromversorgungsleitungen V_CS1 und V_CS5) aufweisen. Die Stromversorgungsleitungen für die Zelle 625 und die Zelle oberhalb und benachbart zur Zelle 605 würden diese Zellen mit einer durch Power-Gating gesteuerten verminderte Spannung versorgen, da ihre entsprechenden Wortleitungen WL0 und WL5 nicht ausgewählt wurden.
Die Verwendung jedes Wortleitungspaar-Vordecodierers 630, um ein Paar von Wortleitungen und ihre entsprechenden Stromversorgungsleitungen V_CS zu verbinden, ermöglicht, dass diese Ausführungsform flächeneffizienter als die in 4 dargestellte Ausführungsform ist. Insbesondere gibt es weniger Komponenten, die den in 6 gezeigten Stromversorgungsleitungstreibern 640 zugeordnet sind, im Unterschied zu den in 4 gezeigten Stromversorgungsleitungstreibern 440. Wie in 6 gezeigt umfasst jeder Stromversorgungsleitungstreiber 640 eine Vorsatzeinheit, die aus FETs gebildet ist. In einer Ausführungsform kann jede Vorsatzeinheit einen PFET-Vorsatz (PH), der mit einer der Stromversorgungsleitungen V_CS verbunden ist, und wenigstens einen NFET-Vorsatz (NS), der mit einem Gate des PH verbunden ist, enthalten. Wie in 6 gezeigt enthält in einer Ausführungsform der Stromversorgungsleitungstreiber 640, der geradzahlig nummerierten Stromversorgungsleitungen V_CS (d.h. V_CS0, V_CS2, V_CS4) zugehörig ist, mehr NS-Transistoren als die Stromversorgungsleitungstreiber 640, die ungeradzahlig nummerierten Stromversorgungsleitungen V_CS (d.h. V_CS1, V_CS3, V_CS5) zugehörig sind.
Wie in 6 gezeigt enthalten die Stromversorgungsleitungstreiber 640, die geradzahlig nummerierten Stromversorgungsleitungen V_CS (d.h. V_CS0, V_CS2, V_CS4) zugeordnet sind, zwei NFETs. Ein erster NFET im NS ist mit einem Wortleitungspaar-Vordecodierer 630 verbunden, der verwendet wird, um eine Zeile zu aktivieren, die durch diese geradzahlig nummerierte Stromversorgungsleitung versorgt wird, und ein zweiter NFET im NS ist mit einem benachbarten Wortleitungspaar-Vordecodierer verbunden. Es wird z.B. der Stromversorgungsleitungstreiber 640 betrachtet, der die Stromversorgungsleitung V_CS2 versorgt, die der Wortleitung WL2 zugeordnet ist. Einer der NFETs in diesem Stromversorgungsleitungstreiber 640 wird in Verbindung mit dem PH in diesem Treiber verwendet, um die Stromversorgungsleitung V_CS2 zur Aktivierung in Reaktion auf den Empfang von Befehlen von dem Vordecodierer 630 des mittleren Wortleitungspaars auszuwählen. Der andere NFET in diesem Stromversorgungsleitungstreiber 640 wird in Verbindung mit dem PH in diesem Treiber verwendet, um die Stromversorgungsleitung V_CS2 zur Aktivierung in Reaktion auf den Empfang von Befehlen von dem Vordecodierer 630 des unteren Wortleitungspaars auszuwählen.
Stromversorgungsleitungstreiber 640, die ungeradzahlig nummerierten Stromversorgungsleitungen V_CS (d.h. V_CS1, V_CS3 und V_CS5) zugehörig sind, enthalten einen NFET. Dieser NFET ist mit dem Wortleitungspaar-Vordecodierer 630 verbunden, der verwendet wird, um eine Zeile zu aktivieren, die durch diese ungeradzahlig nummerierte Stromversorgungsleitung versorgt wird. Es wird z.B. der Stromversorgungsleitungstreiber 640 betrachtet, der die Stromversorgungsleitung V_CS3 versorgt, die den Wortleitungen WL2 und WL3 zugehörig ist. Dieser NFET in diesem Stromversorgungsleitungstreiber 640 wird in Verbindung mit dem PH in diesem Treiber verwendet, um die Stromversorgungsleitung V_CS3 zur Aktivierung in Reaktion auf den Empfang von Befehlen von dem Vordecodierer 630 des mittleren Wortleitungspaars und keinen weiteren Decodierer auszuwählen. Somit können bei dieser Konfiguration geradzahlig und ungeradzahlig nummerierte Stromversorgungsleitungen V_CS durch einen entsprechenden Wortleitungspaar-Vordecodierer 630, der diesem Paar von Wortleitungen zugeordnet ist, ausgewählt werden, und die geradzahlig nummerierten Stromversorgungsleitungen V_CS können weiterhin durch einen Vordecodierer einer benachbarten Wortleitung ausgewählt werden.
Als ein Beispiel, das die Operation des in 6 gezeigten Schemas veranschaulicht, werden die Stromversorgungsleitungstreiber 640 betrachtet, die die Stromversorgungsleitungen (Stromversorgungsleitungen V_CS2 und V_CS3), die der Wortleitung WL2 zugehörig sind, versorgen. Um die Wortleitung WL2 zur Aktivierung auszuwählen, liegen die Gates der PH-Transistoren für diese Stromversorgungsleitungstreiber auf Masse, um diese Transistoren zu aktivieren. Das Gate des PH-Transistors für die geradzahlig nummerierte Stromversorgungsleitungen V_CS (Stromversorgungsleitung V_CS2) kann entweder durch den Wortleitungspaar-Vordecodierer 630, der die Wortleitung WL2 auswählt, oder einen benachbarten Wortleitungspaar-Vordecodierer (d.h. den Vordecodierer des unteren Wortleitungspaars, der die Wortleitung WL1 zur Aktivierung auswählt) auf Masse gelegt werden. Andererseits kann das Gate des PH-Transistors für die ungeradzahlig nummerierte Stromversorgungsleitung V_CS (Stromversorgungsleitung V_CS3) durch den Wortleitungspaar-Vordecodierer 630, der die Wortleitung WL2 zur Aktivierung auswählt (d.h. den Vordecodierer des mittleren Wortleitungspaars), auf Masse gelegt werden.
Die andere Wortleitung (d.h. die Wortleitung WL3), die durch den Vordecodierer 630 des mittleren Wortleitungspaars und seine entsprechenden Stromversorgungsleitungen V_CS (V_CS3 und V_CS4) würden in einer ähnlichen Weise, jedoch mit dem Vordecodierer 630 des oberen Wortleitungspaars aktiviert. Insbesondere werden zum Auswählen der Wortleitung WL3 zur Aktivierung die Gates der PH-Transistoren für diese Stromversorgungsleitungstreiber auf Masse gelegt, um diese Transistoren zu aktivieren. Das Gate des PH-Transistors für die geradzahlig nummerierte Stromversorgungsleitung V_CS (Stromversorgungsleitung V_CS4) kann entweder durch den Vordecodierer 630 des mittleren Wortleitungspaars, der die Wortleitung WL3 auswählt, oder einen Vordecodierer eines benachbarten Wortleitungspaars (d.h. den Vordecodierer des oberen Wortleitungspaars, der die Wortleitung WL4 zur Aktivierung auswählt) auf Masse gelegt werden. Andererseits kann das Gate des PH-Transistors für die geradzahlig nummerierte Stromversorgungsleitung V_CS (Stromversorgungsleitung V_CS3) durch den Wortleitungspaar-Vordecodierer 630, der die Wortleitung WL2 zur Aktivierung auswählt (d.h. den Vordecodierer des mittleren Wortleitungspaars), auf Masse gelegt werden.
Ein Fachmann wird erkennen, dass die Verwendung von zwei NFETs für geradzahlig nummerierte Stromversorgungsleitungen V_CS und eines NFET für ungeradzahlig nummerierte Stromversorgungsleitungen V_CS ein Beispiel veranschaulicht, wie man die Anzahl von Transistoren, die in den Stromversorgungsleitungstreibern 640 verwendet werden, verringern könnte, und nicht einschränkend gemeint ist. Es ist z.B. möglich, dass die Stromversorgungsleitungstreiber 640 für ungeradzahlig nummerierte Stromversorgungsleitungen V_CS mehr Transistoren aufweisen könnten als die Stromversorgungsleitungstreiber, die geradzahlig nummerierten Stromversorgungsleitungen V_CS zugehörig sind. Des Weiteren stellt die Anzahl von Transistoren in jedem der Stromversorgungsleitungstreiber 640 sowohl für die geradzahlig als auch die ungeradzahlig nummerierten Stromversorgungsleitungen V_CS lediglich ein Beispiel dar und ist nicht einschränkend gemeint.
Außerdem wird ein Fachmann erkennen, dass die Wortleitungspaar-Vordecodierer 630 nicht darauf beschränkt sind, verwendet zu werden, um lediglich ein Paar Wortleitungen auszuwählen und zu aktivieren, wie in 6 dargestellt. Stattdessen können Wortleitungspaar-Vordecodierer 630 so konfiguriert sein, dass sie mehr als ein Paar Wortleitungen auswählen und aktivieren können. Die Wortleitungspaar-Vordecodierer 630 können z.B. verwendet werden, um Paare auszuwählen, die 4 Zeilen, 8 Zeilen usw. aktivieren. Die größere Anzahl von Zeilen, die durch einen Wortleitungspaar-Vordecodierer 630 ausgewählt und aktiviert werden, hat Stromversorgungsleitungstreiber 640 zur Folge, die im Gebrauch weniger Transistoren aufweisen (z.B. weniger NFETs, die mit PFET-Vorsätzen verbunden sind), was eine weitere Flächenverringerung ergibt.
In dieser Ausführungsform wirken die Wortleitungspaar-Vordecodierer 630, die Wortleitungstreiber 635 und die Stromversorgungsleitungstreiber 640 zusammen, um eine Einheit mit feingranularem Power-Gating bereitzustellen, die Verminderungen der Stromverluste von 55 % bereitstellen kann.
7 ist eine genauere Ansicht eines Stromversorgungsleitungstreibers 640, der in 6 dargestellt ist, als Schaltplan gemäß einer Ausführungsform der vorliegenden Erfindung. Insbesondere zeigt 7 einen Schaltplan der Vorsätze (PHs und PSs), die den Stromversorgungsleitungstreibern zugehörig sind, die die in 6 dargestellten Stromversorgungsleitungen V_C2 und V_C3 versorgen, sowie andere FETs, die bei der Auswahl der Wortleitungen WL2 und WL3 gemäß den verschiedenen Ausführungsformen der vorliegenden Erfindung verwendet werden. PFET T30 ist der PH, der verwendet wird, um die Stromversorgungsleitung V_C3 auszuwählen, während PFET T0 der PH ist, der verwendet wird, um die Stromversorgungsleitung V_C2 auszuwählen. NFET T20 ist die NS, die verwendet wird, um PFET T30 auszuwählen, während NFETs T10 und T15 die NSs sind, die verwendet werden, um PFET T0 auszuwählen. Zur Einfachheit der Interpretation wurden diese Komponenten bei ihrer Bezugnahme in den relevanten Stromversorgungsleitungstreibern 640 von 6 in Klammern bezeichnet.
Wenn es im Betrieb erwünscht ist, T30 zu aktivieren, um Spannung an die Stromversorgungsleitung V_C3 bereitzustellen, muss die Gate-Spannung GVCS<3> über ein Wortleitungs-Decodiersignal WLDEC und ein Powergate-Sperrsignal PGN (d.h. ein Signal, das kein Power-Gating ermöglicht) auf Masse gehen. Das ermöglicht, dass die VCS_ROW<3>-Leitung auf eine volle Spannung ansteigt (z.B. 1,0 Volt). Wenn es nicht erwünscht ist, die Stromversorgungsleitung V_C3 zu aktivieren, wird T20 über ein WLDEC-Signal deaktiviert, das auf Masse liegt, PG liegt auf VCS und PGN auf Masse. Wenn T20 deaktiviert wird, ist der Drain von T30 mit seinem Gate verbunden, wodurch ein Kurzschluss zwischen ihren erzeugt wird. Das Kurzschließen des Drain mit dem Gate spannt T30 in einer Konfiguration mit Diodenschaltung vor. Wenn z.B. die VCS_ROW<3>-Leitung auf einem vollen Spannungswert (z.B. 1,0 Volt) liegt und T20 aktiviert wurde, liegt das Gate von T30 auf Masse. Da die VCS_ROW<3>-Leitung auf eine Spannung mit Power-Gating (z.B. 0,7 Volt) abfällt, wird T28 aktiviert, und es erfolgt ein Kurzschluss zwischen dem Drain und dem Gate von T30. Es wird angemerkt, dass PFET T21, NFET T16 und PFET T25 außerdem die Aktivierung und Deaktivierung von T30 zum Freigeben oder Unterdrücken des Power-Gating ermöglichen.
Das Schaltungsschema von 7 erläutert ferner, wie zusätzlich zum Power-Gating von Zeilen andere Operationen durch die Stromversorgungsleitungstreiber 640 ausgeführt werden können. Jeder Stromversorgungsleitungstreiber 640 kann z.B. verwendet werden, um eine Betriebsart „Tiefschlaf“ freizugeben, die die Vorsatz-Einheit vollständig abschaltet, um ein maximales Power-Gating zu erreichen (es wird angemerkt, dass in diesem Fall Daten verloren gehen). Insbesondere kann ein Tiefschlaf-Signal DS (d.h. ein Signal, das eine Betriebsart Tiefschlaf freigibt) oder ein Tiefschlaf-Sperrsignal DSN (d.h. ein Signal, das eine Betriebsart Tiefschlaf nicht freigibt) in Verbindung mit PHs T30 und T0 verwendet werden. Wie in 7 gezeigt wird das Tiefschlaf-Signal DS an T20 und T10 angelegt, wobei T15 in Verbindung mit T30 bzw. T0 zum Power-Gating arbeitet. Wenn es nicht erwünscht ist, über ein Tiefschlaf-Sperrsignal DSN in einer Betriebsart Tiefschlaf zu sein, werden PFET T27 und PFET T26 verwendet, um zu verhindern, dass die PHs T30 bzw. T0 in einen Tiefschlaf eintreten.
Wenn es im Betrieb erwünscht ist, in einer aktiven Betriebsart, einer Betriebsart Power-Gating oder einer Betriebsart Tiefschlaf zu arbeiten, werden die verschiedenen Einstellungen des Signals Power-Gating PG, des Power-Gating-Sperrsignals PGN, des Tiefschlaf-Signals DS und des Tiefschlaf-Sperrsignals DSN verwendet, um die gewünschte Betriebsart zu erreichen. Wenn es z.B. in einer Ausführungsform erwünscht ist, dass der Stromversorgungsleitungstreiber von einer aktiven Betriebsart in eine Betriebsart mit Power-Gating umsteuert, muss das Signal Power-Gating PG auf V_CS liegen, und das Power-Gating-Sperrsignal PGN muss auf Masse (V_SS) liegen, während das Tiefschlaf-Signal DS auf Masse (V_SS) liegen und das Tiefschlaf-Sperrsignal DSN auf V_CS sein muss. Wenn eine Betriebsart Tiefschlaf erwünscht ist, muss das Signal Power-Gating PG auf Masse (V_SS) liegen, und das Power-Gating-Sperrsignal PGN muss auf (V_CS) sein, während das Tiefschlaf-Signal DS auf V_CS liegen und das Tiefschlaf-Sperrsignal DSN auf Masse (V_SS) sein muss.
In einigen Fällen kann es erwünscht sein zu verhindern, dass die Power-Gating-Funktion eintritt. Es kann z.B. verschiedene Prüfungen geben, die an dem Speicher-Array ausgeführt werden müssen, und deshalb sind die Verminderungen der Stromverluste, die durch die hier beschriebenen Funktionen des Power-Gating erreicht werden, nicht erforderlich. In diesem Fall muss dann das Signal Power-Gating PG auf Masse (V_SS) liegen, das Power-Gating-Sperrsignal PGN muss auf V_CS liegen, während das Tiefschlaf-Signal DS auf Masse (V_SS) liegen und das Tiefschlaf-Sperrsignal DSN auf V_CS sein muss.
In Ergänzung zu den oben erwähnten Ausführungsbeispielen sind auch folgende möglich:
Entsprechend einem Ausführungsbeispiel der Schaltung, weist jeder aus der Mehrzahl von Stromversorgungsleitungstreibern einen PFET, der mit einer aus der Mehrzahl von Stromversorgungsleitungen verbunden ist, und wenigstens einen NFET, der mit einem Gate des PFET verbunden ist, auf, wobei die Stromversorgungsleitung so ausgewählt ist, dass sie den vollen Spannungswert in Reaktion darauf, dass der PFET aktiviert ist, bereitstellt, und wobei eine nicht ausgewählte Stromversorgungsleitung die Spannung mit halbem Wert in Reaktion darauf, dass der wenigstens eine NFET aktiviert ist, bereitstellt, wobei der aktivierte wenigstens eine NFET bewirkt, dass das Gate des PFET den Drain des PFET kurzschließt, um den PFET in einer Konfiguration mit Diodenschaltung vorzuspannen.
Gemäß einem weiteren Ausführungsbeispiel der Schaltung ist der PFET so konfiguriert, dass er die Spannung, die an die Stromversorgungsleitung geliefert werden soll, in Reaktion auf eine Ausgabe eines Tiefschlaf-Signals abführen kann, wodurch eine vollständige Abschaltung des PFET ermöglicht wird.
Weiterhin ist eine Schaltung möglich, bei der der PFET und der wenigstens eine NFET so konfiguriert sind, dass sie den durch Power-Gating gesteuerten verminderten Spannungswert an die Stromversorgungsleitung in Reaktion auf eine Ausgabe eines Power-Gate-Signal bereitstellen können, wodurch das Power-Gating der Stromversorgungsleitung ermöglicht wird.

Claims

Eine Einheit, aufweisend: – ein Speicher-Array (100), das eine Mehrzahl von Zellen (105), die in Zeilen und Spalten angeordnet sind, – eine Mehrzahl von wahren Bitleitungen BLT), die jeweils mit einer Spalte des Speicher-Array (100) verbunden sind, und eine Mehrzahl von komplementären Bitleitungen BTC), die in der gleichen Spalte wie die Mehrzahl von wahren Bitleitungen mit diesen ein differenzielles Paar bilden, – eine Mehrzahl von Wortleitungen (WL), die jeweils mit einer Zeile des Speicher-Array (100) verbunden sind, – eine Mehrzahl von Stromversorgungsleitungen, die in einer horizontalen Erstreckung des Speicher-Array (100) parallel zu der Mehrzahl von Wortleitungen (WL) angeordnet sind, aufweist, – wobei jede von der Mehrzahl von Stromversorgungsleitungen durch benachbarte Zellen (105) in dem Speicher-Array (100) gemeinsam verwendet wird, wobei die Stromversorgungsleitungen, die eine Zeile (105) aktivieren, die durch eine aus der Mehrzahl von Wortleitungen (WL) aktiviert wird, auf einem vollen Spannungswert liegen und Stromversorgungsleitungen, die Zeilen aktivieren, die zu der ausgewählten Zeile (105) benachbart sind, auf einem halben Spannungswert liegen, während Zellen in anderen Zeilen und Spalten in dem Speicher-Array auf einem durch Power-Gating gesteuerten verminderten Spannungswert liegen, der ausreichend ist, um vorhandene Daten zu halten.
Die Einheit nach Anspruch 1, wobei das Speicher-Array (100) eine Mehrzahl von Masseleitungen (VSS) aufweist, die in einer vertikalen Erstreckung des Speicher-Array parallel zu der Mehrzahl von wahren Bitleitungen (BLT) und der Mehrzahl von komplementären Bitleitungen (BLC) angeordnet sind, und/oder die Einheit nach Anspruch 1, die ferner eine Mehrzahl von Wortleitungsdecodierern (430) aufweist, die jeweils mit einer aus der Mehrzahl von Wortleitungen zur Auswahl einer Zeile (105) in dem Speicher-Array (100) verbunden sind.
Die Einheit nach Anspruch 2, die ferner eine Mehrzahl von Stromversorgungsleitungstreibern (435) an einem dem Wortleitungsdecodierern (430) zugewandten Ende des Speicher-Arrays (100) umfasst, die die Mehrzahl von Wortleitungsdecodierern (430) mit einem Ende der Mehrzahl von Stromversorgungsleitungen verbinden, wobei jeder Stromversorgungsleitungstreiber (435) für das den Wortleitungsdecodierern (430) zugewandten Ende des Speicher-Arrays für eine Zeile in dem Speicher-Array (100) durch einen Wortleitungsdecodierer (430) auswählbar ist, der so konfiguriert ist, dass er diese Zeile (105) und einen benachbarten Wortleitungsdecodierer (430) auszuwählen.
Die Einheit nach Anspruch 3, wobei jeder Stromversorgungsleitungstreiber (435) an dem den Wortleitungsdecodierern (430) zugewandten Ende des Speicher-Arrays (100) einen P-Typ-Feldeffekttransistor (PFET), der mit einer aus der Mehrzahl von Stromversorgungsleitungen verbunden ist, und ein Paar von N-Typ-Feldeffekttransistoren (NFETs), die mit einem Gate des PFET verbunden sind, aufweist, wobei ein erster NFET mit einem Wortleitungsdecodierer verbunden ist, der eine Zeile aktiviert, die durch die Stromversorgungsleitung versorgt wird, und ein zweiter NFET mit einem benachbarten Wortleitungsdecodierer (435) verbunden ist, und/oder die Einheit nach Anspruch 3, weiterhin aufweisend eine Mehrzahl von Stromversorgungsleitungstreibern (435) an einem dem Wortleitungsdecodierern abgewandten Ende des Speicher-Arrays (100), wobei jeder mit einer aus der Mehrzahl von Stromversorgungsleitungen an einem Ende, das der Verbindung der Mehrzahl von Stromversorgungsleitungstreibern (435) an dem den Wortleitungsdecodierern (430) abgewandten Ende des Speicher-Arrays (100) mit der Mehrzahl von Stromversorgungsleitungen gegenüberliegend ist, verbunden ist.
Die Einheit nach Anspruch 1, die ferner eine Mehrzahl von Wortleitungspaar-Vordecodierer (630) aufweist, wobei jeder mit wenigstens einem Paar von Wortleitungen (WL) zur Auswahl wenigstens eines Paars von Zeilen in dem Speicher-Array (100) und mit Stromversorgungsleitungen, die dem wenigstens einen Paar von Wortleitungen (WL) zugehörig sind, verbunden ist.
Die Einheit nach Anspruch 5, wobei die Stromversorgungsleitungen, die dem wenigstens einen Paar von Wortleitungen (WL) zugehörig sind, die ungeradzahlig nummerierten und geradzahlig nummerierten Zeilen in dem Speicher-Array (100) entsprechen, durch einen entsprechenden Wortleitungspaar-Vordecodierer (630), der dem wenigstens einen Paar von Wortleitungen (WL) zugehörig ist, auswählbar sind, und wobei die geradzahlig nummerierten Stromversorgungsleitungen ferner durch einen benachbarten Wortleitungspaar-Vordecodierer (630) auswählbar sind, und/oder die Einheit nach Anspruch 5, die ferner eine Mehrzahl von Stromversorgungsleitungstreibern (640) aufweist, die jeden von der Mehrzahl von Wortleitungspaar-Vordecodierern (630) mit den Stromversorgungsleitungen, die dem wenigstens einen Paar von Wortleitungen (WL) zugeordnet sind, verbinden, wobei jeder Wortleitungspaar-Vordecodierer so konfiguriert ist, um Stromversorgungsleitungstreiber (640) auszuwählen, die Spannung an die Stromversorgungsleitungen liefern, die dem wenigstens einen Paar von Wortleitungen (WL) zugehörig sind, und Spannung an eine Stromversorgungsleitung liefern, die einer Wortleitung (WL) zugehörig ist, die zu dem wenigstens einen Paar von Wortleitungen (WL) benachbart ist.
Die Einheit nach Anspruch 6, wobei jeder aus der Mehrzahl von Stromversorgungsleitungstreibern (640) einen PFET, der mit einer aus der Mehrzahl von Stromversorgungsleitungen verbunden ist, und wenigstens einen NFET, der mit einem Gate des PFET verbunden ist, aufweist, wobei die Stromversorgungsleitung so ausgewählt ist, dass sie den vollen Spannungswert in Reaktion darauf, dass der PFET aktiviert ist, bereitstellt, und wobei eine nicht ausgewählte Stromversorgungsleitung die Spannung mit halbem Wert in Reaktion darauf, dass der wenigstens eine NFET aktiviert ist, bereitstellt, wobei der aktivierte wenigstens eine NFET bewirkt, dass das Gate des PFET den Drain des PFET kurzschließt, um den PFET in einer Konfiguration mit Diodenschaltung vorzuspannen.
Die Einheit nach Anspruch 7, wobei der PFET so konfiguriert ist, dass er die Spannung, die an die Stromversorgungsleitung geliefert werden soll, in Reaktion auf eine Ausgabe eines Tiefschlaf-Signals (DS) abführen kann, wodurch eine vollständige Abschaltung des PFET ermöglicht wird, und/oder wobei der PFET und der wenigstens eine NFET so konfiguriert sind, dass sie den durch Power-Gating gesteuerten Spannungswert an die Stromversorgungsleitung in Reaktion auf eine Ausgabe eines Power-Gate-Signal bereitstellen können, wodurch das Power-Gating der Stromversorgungsleitung ermöglicht wird.
Eine Schaltung, aufweisend: ein Speicher-Array, das eine Mehrzahl von Zellen (105), die in Zeilen und Spalten angeordnet sind, eine Mehrzahl von wahren Bitleitungen (BLT), die jeweils mit einer Spalte des Speicher-Array (100) verbunden sind, und eine Mehrzahl von komplementären Bitleitungen (BLC), die in der gleichen Spalte wie eine von der Mehrzahl von wahren Bitleitungen (BLT) mit dieser ein differenzielles Paar bilden, eine Mehrzahl von Wortleitungen (WL), die jeweils mit einer Zeile des Speicher-Array (100) verbunden sind, eine Mehrzahl von Stromversorgungsleitungen, die in einer horizontalen Erstreckung des Speicher-Array (100) parallel zu der Mehrzahl von Wortleitungen angeordnet sind, aufweist, wobei jede aus der Mehrzahl von Stromversorgungsleitungen durch benachbarte Zellen (105) in dem Speicher-Array (100) gemeinsam verwendet wird; und eine Einheit zum feingranularen Power-Gating, die eine Stromversorgung steuert, die für die Mehrzahl von Stromversorgungsleitungen, die in dem Speicher-Array (100) angeordnet sind, vorgesehen ist, wobei die Einheit zum feingranularen Power-Gating einen vollen Spannungswert an Stromversorgungsleitungen liefert, um eine Zeile zu aktivieren, die durch eine aus der Mehrzahl von Wortleitungen (WL) ausgewählt wurde, eine Spannung mit halbem Wert an Stromversorgungsleitungen liefert, um Zeilen, die zu der ausgewählten Zeile benachbart sind, zu aktivieren, und einen durch Power-Gating gesteuerten verminderten Spannungswert, der ausreichend ist, um vorhandene Daten zu erhalten, an Stromversorgungsleitungen liefert, die den anderen Zeilen in dem Speicher-Array (100) zugehörig sind.
Die Schaltung nach Anspruch 9, die ferner eine Mehrzahl von Wortleitungsdecodierern (430) aufweist, die jeweils mit einer aus der Mehrzahl von Wortleitungen (WL) zur Auswahl einer Zeile in dem Speicher-Array (100) verbunden sind, und/oder die Schaltung nach Anspruch 9, die ferner eine Mehrzahl von Wortleitungspaar-Vordecodierer (630) aufweist, wobei jeder mit wenigstens einem Paar von Wortleitungen (WL) zur Auswahl wenigstens eines Paars von Zeilen in dem Speicher-Array (100) und mit Stromversorgungsleitungen, die dem wenigstens einen Paar von Wortleitungen (WL) zugehörig sind, verbunden ist.
Die Schaltung nach Anspruch 10, wobei die Einheit zum feingranularen Power-Gating eine Mehrzahl von Stromversorgungsleitungstreibern (435) aufweist, die die Mehrzahl von Wortleitungsdecodierern (430) mit einem Ende der Mehrzahl von Stromversorgungsleitungen verbinden, wobei jeder Stromversorgungsleitungstreiber (435) für eine Zeile in dem Speicher-Array (100) durch einen Wortleitungsdecodierer (430) auswählbar ist, der so konfiguriert ist, um diese Zeile und einen benachbarten Wortleitungsdecodierer (430) auszuwählen.
Schaltung nach Anspruch 11, wobei jeder Stromversorgungsleitungstreiber (435) einen P-Typ-Feldeffekttransistor (PFET), der mit einer aus der Mehrzahl von Stromversorgungsleitungen verbunden ist, und ein Paar von N-Typ-Feldeffekttransistoren (NFETs), die mit einem Gate des PFET verbunden sind, aufweist, wobei ein erster NFET mit einem Wortleitungsdecodierer (430) verbunden ist, der eine Zeile aktiviert, die durch die Stromversorgungsleitung versorgt wird, und ein zweiter NFET mit einem benachbarten Wortleitungsdecodierer (430) verbunden ist.
Die Schaltung nach Anspruch 9, die ferner eine Vielzahl von Wortleitungspaar-Vordecodierer (630) umfasst, wobei jeder mit wenigstens einem Paar von Wortleitungen (WL) zur Auswahl wenigstens eines Paars von Zeilen in dem Speicher-Array (100) und mit Stromversorgungsleitungen, die dem wenigstens einen Paar von Wortleitungen (WL) zugehörig sind, verbunden ist.
Die Schaltung nach Anspruch 10, wobei die Einheit zum feingranularen Power-Gating eine Mehrzahl von Stromversorgungsleitungstreibern (435) aufweist, die jeden aus der Mehrzahl von Wortleitungspaar-Vordecodierern (630) mit Stromversorgungsleitungen, die dem wenigstens einen Paar von Wortleitungen (WL) zugehörig sind, verbinden, wobei jeder Wortleitungspaar-Vordecodierer (630) so konfiguriert ist, um Stromversorgungsleitungstreiber (435) auszuwählen, die Spannung an die Stromversorgungsleitungen bereitstellen, die dem wenigstens einen Paar von Wortleitungen (WL) zugehörig sind, und eine Stromversorgungsleitung versorgen, die einer Wortleitung (WL), die zu dem wenigstens einen Paar von Wortleitungen (WL) benachbart ist, zugehörig ist.
Die Schaltung nach Anspruch 14, wobei die Stromversorgungsleitungen, die dem wenigstens einen Paar von Wortleitungen (WL) zugehörig sind, die ungeradzahlig nummerierten und geradzahlig nummerierten Zeilen in dem Speicher-Array (100) entsprechen, durch einen entsprechenden Wortleitungspaar-Vordecodierer (630), der dem wenigstens einen Paar von Wortleitungen (WL) zugeordnet ist, auswählbar ist, und wobei die geradzahlig nummerierten Zeilen ferner durch einen benachbarten Wortleitungspaar-Vordecodierer (630) auswählbar sind.