DE69122066T2 - Halbleiterspeicher mit vorgeladenem Redundanzenmultiplexer - Google Patents

Description

• Diese Erfindung befindet sich auf dem Gebiet der Halbleiterspeicher und ist insbesondere auf die Verwendung von redundanten Speicherzellen in Halbleiterspeichern gerichtet.
• Viele Arten von Halbleiterspeichern, die statische Speicher mit wahifreiem Zugriff (SRAMs), dynamische Speicher mit wahifreiem Zugriff (DRAMs), FIFOs, Zwei-wege-Speicher und Festspeicher von verschiedenen Arten, die als einzelne Bauteile und in anderen integrierten Schaltungen hergestellt werden, wie etwa Mikroprozessoren und andere logische Einrichtungen, eingebettet werden, umfassen, enthalten größere Anzahlen von Speicherplätzen und eine höhere Kapazität, je nachdem, wie die Herstellungstechnologien verbessert wurden. Zum Beispiel sind SRAMs, die 220 Speicherplätze (d.h. 1 MBit) haben, und DRAMs, die 222 Speicherplätze (d.h. 4 MBit) haben, im Handel verfügbar.
• Für den allgemeinen gewerblichen Markt ist ein solcher Speicher nur verwendbar, falls auf jeden Speicherplatz zugegriffen werden kann und beide digitalen Datenzustände gespeichert werden können. Ein Fehler eines einzelnen Speicherplatzes oder Bits verursacht, daß der gesamte Speicher (und die logische Einrichtung, in der dieser Speicher eingebettet ist) nicht verkäuflich ist. Zieht man die relativ große Chipgröße und die hohen Herstellungskosten für Speicher mit hoher Dichte, die hierin oben aufgeführt sind, in Betracht, sind derartige Speicher besonders verletzbar, mit der Wirkung, daß äußerst geringe Fehler (in einigen Fällen im Sub-Mikron-Bereich) einzelne "feststeckende" Bits verursachen.
• Im Ergebnis werden nun viele Halbleiterspeicher mit sog. redundanten Speicherplätzen hergestellt, die in dem Fall von Defekten in der primären Speicheranordnung freigegeben werden. Zur Vereinfachung der Freigabe und auch, um Zeilen- oder Spaltendefekte zu adressieren, sind die redundanten Speicherplätze allgemein als redundante Zeilen oder Spalten ausgebildet, die, wenn sie freigegeben werden, eine Gesamtzeile oder Spalte der primären Speicheranordnung ersetzen. Die Freigabe von derartigen redundanten Speicherplätzen wird üblicherweise während des Herstellungstestverfahrens durchgeführt, wo der primäre Speicher zu der Funktionsfähigkeit der Bits darin geprüft wird. Die Adressen von fehlerhaften Bits werden aufgezeichnet und ein Algorithmus bestimmt in der automatisierten Testanlage, ob die redundanten Zeilen oder Spalten, die in der Schaltung vorhanden sind, ausreichend sind, um sämtliche der fehlerhaften Bits zu ersetzen. Falls dem so ist, werden Sicherungen bzw. Schmelzsicherungen oder dergleichen (oder alternativ Antisicherungen geschlossen) in der Codierschaltung des Speichers geöffnet, so daß die fehlerhafte Zeile oder Spalte nicht mehr durch ihre mit ihr verbundenen Adreßwerte freigegeben ist, und so daß eine redundante Zeile oder Spalte durch die Adresse freigegeben wird, die mit der fehlerhaften Zeile oder Spalte verknüpft ist. Beispiele von Speichereinrichtungen, die herkömmliche Redundanzschemata einbeziehen, sind in Hardee, et al., "A Fault- Tolerant 30 ns/375 mW 16K X 1 NMOS Static RAM", J. Solid State Circuits, Band SC-16, Nr. 5 (IEEE, 1981), Seiten 435- 43, und in Childs, et al., "An 18 ns 4K X 4 CMOS SRAM", J. Solid State Circuits, Band SC-19, Nr. 5 (IEEE, 1984), Seiten 545-51, beschrieben worden. Ein anderes herkömmliches Schema ist durch die DE-A-3 906 897 entsprechend dem Oberbegriff des Patentanspruches 1 offenbart.
• Insbesondere bei hochleistungsfähigen Speichern müssen zwei konkurrierende Einschränkungen bei der Konstruktion derartiger redundanter Speicherplätze bewältigt werden. Eine erste dieser Beschränkungen ist die Zugriffszeit der redundanten Speicherplätze im Vergleich zur Zugriffszeit von Bits der Primäranordnung. Der Zugriff auf die redundanten Elemente ist typischerweise langsamer als der Zugriff der Bits in der Primäranordnung (oder zumindest langsamer als die Zugriffszeit von Bits in einer ähnlichen nicht verwendeten Redundanz). Die Verringerung der Funktionsfähigkeit liegt allgemein entweder an einer zusätzlichen logischen Schaltung zur Auswahl der redundanten Zeilen oder Spalten oder an einer vergrößerten internen Signalaufladung bzw. -belastung aufgrund der Redundanz.
• Eine zweite Einschränkung der Konstruktion eines Speichers mit Redundanz ist die Chipfläche, die erforderlich ist, um ihre redundanten Bestandteile und die damit verbundene Decodierschaltung einzubeziehen. Die Auswahl der Anzahl von redundanten Zeilen und Spalten hängt allgemein von einer Ab- bzw. Einschätzung der Art der Fehler ab, mit denen bei der Herstellung der Speicher gerechnet werden muß, wobei es für den Konstrukteur erforderlich ist, einen Kompromiß zwischen dem zusätzlichen Chipbereich, der für die Redundanz erforderlich ist, und der erwarteten Anzahl von ansonsten fehlerhaften Schaltungen, die durch die Redundanz repariert werden können, herzustellen.
• Für Speicher mit mehreren Eingängen und Ausgängen macht die Organisation der redundanten Zeilen und Spalten (insbesondere Spalten) den Schaltplan bzw. die Konstruktion zusätzlich kompliziert, da entweder die Auswählschaltung vorgesehen werden muß, um es z.B. einer redundanten Spalte zu ermöglichen, mit jedem der mehreren Eingänge und Ausgänge in Verbindung zu treten, oder es müssen zusätzliche redundante Spalten vorgesehen werden (über die Anzahl hinaus, die in einem Speicher mit einem einzelnen Eingang/Ausgang erforderlich wäre), wobei jede einem bestimmten Eingang/Ausgang zugeordnet ist. Während die Verwendung einer Auswählschaltung die Anzahl von redundanten Spalten verringert, die in einem Speicher mit mehreren Eingängen/Ausgängen erforderlich sind, wird die Auswähl schaltung in den Lese- und Schreibpfaden zu den redundanten Speicherplätzen und von diesen die Zugriffszeit zu den redundanten Speicherzellen verlangsamen.
• Es ist deshalb eine Aufgabe dieser Erfindung, ein Redundanzschema zur Verfügung zu stellen, das eine wirksame Reparatur ohne eine wesentliche Verringerung der Zugriffsfunktion auf die redundanten Speicherplätze ermöglicht.
• Es ist eine andere Aufgabe dieser Erfindung, ein derartiges Schema zur Verfügung zu stellen, das besonders an Speicher mit mehreren Eingängen/Ausgängen angepaßt werden kann.
• Es ist eine andere Aufgabe dieser Erfindung, ein derartiges Schema zur Verfügung zu stellen, das insbesondere an redundante Spalten anpaßbar ist.
• Weitere Aufgaben und Vorteile der Erfindung werden den Fachleuten im Stand der Technik klar, die sich auf diese Beschreibung beziehen.
• Die Erfindung ist in den unabhängigen Patentansprüchen 1 und 9 definiert.
• Die Erfindung kann in einen Speicher einbezogen werden, der mehrere Ausgänge hat und der mehrere Leseverstärker bei der Kommunikation von gespeicherten Speicherdaten zu den mehreren Ausgängen verwendet. Jede redundante Spalte kann z.B. mittels Sicherungen einem von einer Anzahl von Leseverstärkern über einen Multiplexer zugeordnet werden. Die Eingangs-/Ausgangsleitungen, die mit der redundanten Spalte verknüpft sind, sind vorgeladen und abgeglichen zwischen Speicherzyklen, so daß die eingefangene Ladung von dem Datenzustand eines vorherigen Zyklus nicht die Zugriffszeit für den nächsten Zyklus verlangsamt.
• Einige Ausführungsformen der Erfindung werden nun beispielhaft und unter Bezugnahme auf die begleitenden Darstellungen beschrieben, in denen:
• Fig. 1 eine elektrische Darstellung in Blockform eines Speichers gemäß der ersten Ausführungsform der Erfindung ist.
• Fig. 2 eine elektrische Darstellung in Blockform einer Subanordnung in dem Speicher nach Fig. 1 und ihre redundanten Spalten ist.
• Fig. 3 eine elektrische Darstellung in schematischer Form und Blockform ist, die die Kommunikation zwischen der Lese-/Schreibschaltung und den redundanten Spalten in dem Speicher nach Fig. 1 darstellt.
• Fig. 4 eine elektrische Darstellung in schematischer Form der Lese- und Schreibschaltung in dem Speicher nach Fig. 1 ist.
• Fig. 5 eine elektrische Darstellung in schematischer Form des Redundanzmultiplexers in dem Speicher nach Fig. 1 ist.
• Fig. 6 ein Zeitdiagramm ist, das den Betrieb eines Redundanzdecoders in der Abwesenheit dessen Vorladung und dessen Abgleichung darstellt.
• Fig. 7 ein Zeitdiagramm ist, das den Betrieb des Redundanzmultiplexers gemäß der bevorzugten Ausführungsform der Erfindung darstellt.
• Es wird nun auf Fig. 1 Bezug genommen, wobei eine Blockdarstellung einer integrierten Speicherschaltung 1 beschrieben wird, die die bevorzugte Ausführungsform der hierin beschriebenen Erfindung einbezieht. Der Speicher 1 ist eine integrierte Speicherschaltung, z.B. ein statischer Speicher mit wahlfreiem Zugriff (SRAM), der 2²&sup0; oder 1.048.576 Speicherplätze oder bits hat. Der Speicher 1 ist in diesem Beispiel ein Breitwortspeicher, der in 2¹&sup7; oder 128k adressierbaren Plätzen von jeweils 8 Bits organisiert ist. Dementsprechend werden z.B. bei einer Leseoperation beim Zugriff auf einen der Speicherplätze acht Datenbits an acht Eingangs-/Ausgangsanschlüssen DQ erscheinen. Die elektrische Organisation des Speichers 1 weist in diesem Beispiel 1024 Zeilen von 1024 Spalten mit bei jeder normalen Speicheroperation acht zugegriffene Spalten auf.
• Bei diesem Beispiel des Speichers 1 ist die Speicheranordnung in acht Subanordnungen 12&sub0; bis 12&sub7; unterteilt, wobei jede 1024 Zeilen und 128 Spalten hat. Der Speicher 1 enthält 17 Adreßanschlüsse A0 bis A16, um die 17 Adreßbits zu empfangen, die erforderlich sind, um eine einzelne Speicheradresse zu spezifizieren. Bei der herkömmlichen Weise werden die Signale von diesen 17 Adreßanschlüssen durch Adreßpuffer (nicht gezeigt) gepuffert bzw. zwischengespeichert. Nach einem derartigen Puffern werden Signale, die zehn der Adreßanschlüsse entsprechen (A7 bis A16), durch den Zeilendecoder 14 empfangen, um die eine der 1024 Zeilen auszuwählen, um durch den Zeilendecoder 14 erregt zu werden.
• Die Fig. 1 stellt schematisch den relativen physikalischen Platz der Subanordnungen 12 im Verhältnis zueinander und im Verhältnis zu dem Zeilendecoder 14 dar. Die Auswahl einer Zeile von Speicherzellen in der Subanordnung 12 wird durch Zeilenleitungen realisiert, wobei eine von diesen von dem Zeilendecoder 14 gemäß dem Wert der Zeilenadresse an den Anschlüssen A7 bis A16 betrieben bzw. angesteuert wird. Bei einer Anordnung, wie sie etwa in Fig. 1 gezeigt ist, wo der Zeilendecoder 14 mittig mit Subanordnungen 12 auf jeder von dessen Seiten angeordnet ist, wird es bevorzugt, daß das signifikanteste Spaltenadreßbit (Adreßanschluß A6 bei dieser Ausführungsform) auch durch den Zeilendecoder 14 decodiert wird, so daß die Zeilenleitung nur auf einer Seite des mittig angeordneten Zeilendecoders 14 entsprechend diesem signifikantesten Spaltenadreßbit erregt wird. Das Erregen einer Zeilenleitung legt den Inhalt von Speicherzellen an ihre entsprechenden Bitleitungen in der herkömmlichen Weise an. Die Lese-/Schreibschaltungen 13 werden zum Lesen und Speichern des Datenzustandes an den Bitleitungen in den Subanordnungen 12 vorgesehen, um extern angelegte Eingangsdaten zu den ausgewählten Speicherzellen zu übertragen bzw. zu kommunizieren. Es sollte beachtet werden, daß viele herkömmliche Anordnungen und Organisationen von Lese-/Schreibschaltungen 13 im Speicher 1 gemäß der Erfindung verwendet werden können, wobei solche Anordnungen die Zuordnung eines Leseverstärkers für jedes Bitleitungspaar oder die Zuordnung eines Leseverstärkers für mehrere Bitleitungspaare enthält, wobei die Auswahl, aus welchem Bitleitungspaar zu lesen ist, durch den Spaltendecoder 18 gemäß der Spaltenadresse vorgenommen wird. Zusätzlich können Schreibpfade und -schaltungen getrennt von den Leseverstärkern alternativ vorgesehen werden.
• Zum Zweck der Verringerung der verbrauchten Leistung während des aktiven Betriebes verbleibt bei dieser Ausführungsform nur eine der Subanordnungen 12 während jedes aktiven Zyklusses erregt, wobei die Auswahl der Subanordnung 12, die erregt gehalten wird, durch die gewünschte Speicheradresse festgelegt wird (d.h. 3 Bits für die Spaltenadresse). Dies wird durch Wiederholeinrichtungen 16, die zwischen den Subanordnungen 12 und auch zwischen dem Zeilendecoder 14 und den Subanordnungen 123 und 124 vorgesehen sind, durchgeführt. Die Wiederholeinrichtungen 14 durchlaufen den erregten Zustand der ausgewählten Zeilenleitung, halten den erregten Zustand der ausgewählten Zeilenleitung für die ausgewählte Subanordnung 12 und entregen die Zeilenleitung der Subanordnungen 12, die nicht ausgewählt worden sind. Diese Anordnung erfordert es, daß sämtliche acht Bits der zugegriffenen Speicherplätze in der gleichen Subanordnung 12 plaziert sind.
• Es sollte bemerkt werden, daß es zu Zwecken dieser Erfindung wesentlich oder notwendig ist, daß die acht Bits des zugegriffenen Speicherplatzes in der gleichen Subanordnung 12 plaziert sein müssen oder daß gehaltene Wiederholeinrichtungen 16 zwischen den Subanordnungen 12 vorgesehen werden müssen. Wie es in meiner korrespondierend anhängigen Anmeldung S.N. 588,577, die am 26. September 1990 eingereicht worden ist (US-A-5,128,897, veröffentlicht am 7. Juli 1992), und der SGS-Thomson Microelectronics, Inc. zuzuschreiben ist, beschrieben worden ist, wird jedoch eine derartige Organisation bevorzugt, da sie einen verringerten aktiven Leistungsverbrauch bzw. -verschwendung zur Verfügung stellt, ohne den Nachteil, der der Auszeit der Wortleitungen oder der Realisierung mehrerer Metall- bzw. Lei terniveaus zuzuschreiben ist.
• Signale, die den verbleibenden sieben Adreßanschlüssen entsprechen (A0 bis A6) werden durch Spaltendecoder 18 empfangen, um Wiederholeinrichtungen 14 zu steuern, um die Auswahl von einer der Subanordnungen 12 mittels der Leitungen RST0 bis RST7 aufrechtzuerhalten. Der Spaltendecoder 18 wählt auch die gewünschten Spalten in der ausgewählten Subanordnung 12 aus, die auf den Rest des Spaltenadreßwertes in der herkömmlichen Weise ansprechen. Während die Signalleitungen für die Kommunikation des Adreßwertes zu dem Zeilendecoder 14 und dem Spaltendecoder 18 angezeigt werden, ist es zu bemerken, daß, wie in vielen herkömmlichen Speichern, sowohl wahre als auch komplementäre Werte von jedem Adreßbit alternativ von den Adreßpuffern zu den Decodern zur Vereinfachung des Decodierens übertragen bzw. kommuniziert werden können.
• Wie in Fig. 1 dargestellt, ist ein redundanter Spaltendecoder 19 als Teil des Spaltendecoders 18 vorgesehen. Im Speicher 1 gemäß dieser Ausführungsform werden redundante Spalten zur Verfügung gestellt, die mit jeder Anordnung verknüpft sind, wie es hierin in weiteren Einzelheiten beschrieben wird. Der Redundanzdecoder 19 enthält herkömmliche Sicherungen bzw. Schmelzsicherungen, wie etwa Polysilizium-Sicherungen, die durch einen Laser mit elektrischer überbeanspruchung oder durch andere herkömmliche Technologien geöffnet werden, um eine redundante Spalte, die für einen Spaltenadreßwert ausgewählt wird, freizugeben, und um die Spalten in den Subanordnungen 12 zu sperren, die fehlerhafte Speicherzellen enthalten. Ein Beispiel einer herkömmlichen Schaltung zur Verwendung als Redundanzdecoder 19 wird in dem US-Patent Nr. 4,573,146, erteilt am 25. Februar 1986, die der SGS-Thomson Microelectronics, Inc. zuzuschreiben ist, beschrieben. In der herkömmlichen Weise empfängt der Redundanzdecoder 19 die passenden der Spaltenadreßbits und wählt die redundanten Spalten anstelle einer Spalte in einer ausgewählten Subanordnung 12 aus, die auf den Spaltenadreßwert an den Anschlüssen A0 bis A6 anspricht, der zu der Adresse einer zu ersetzenden Spalte paßt.
• Es sollte natürlich klar sein, daß alternativ oder zusätzlich zu den redundanten Spalten redundante Zeilen der Speicherzellen in dem Speicher 1 vorgesehen werden können. In der herkömmlichen Weise würden Zeilendecoder 14 (und Wiederholeinrichtungen 16, falls anwendbar) folglich eine Redundanzdecodierung enthalten, die ähnlich bzw. vergleichsweise mittels Sicherungen freigegeben wird, um eine redundante Zeile an der Stelle einer Primärzeile auszuwählen.
• Ferner ist in dem Speicher 1 gemäß dieser Ausführungsform der Erfindung eine Eingangs-/Ausgangsschaltung 28 enthalten, die in Verbindung zu dem Spaltendecoder 18 über einen Ausgangsbus 20 mit 8 Bit und einen Eingangsbus 38 mit 8 Bit steht, und die auch in Verbindung zu den Eingangs/Ausgangsanschlüssen DQ mit einem Schreibfreigabeanschluß W_ und mit einem Ausgangsfreigabeanschluß OE steht. Die Eingangs-/Ausgangsschaltung 28 enthält eine herkömmliche Schaltung, um die Kommunikation zwischen den Eingangs-/Ausgangsanschlüssen DQ und dem Speicherzellen zur Verfügung zu stellen und zu steuern, die gemäß dem Adreßwert ausgewählt werden, der an den Speicher 1 angelegt worden ist, und werden folglich hier nicht im einzelnen beschrieben. Es sollte zur Kenntnis genommen werden, daß viele andere alternative Organisationen des Speichers 1 im Verhältnis zu der Eingangs-/Ausgangsbreite, wobei diese eher zugeordnete bzw. zweckbestimmte als allgemeine Eingangs-/Ausgangsanschlüsse enthalten, ebenfalls die vorliegende Erfindung verwenden können.
• Der Speicher 1 enthält ferner eine Zeitsteuerschaltung 22, die den Betrieb von verschiedenen Abschnitten des Speichers 1 während eines Speicherzyklus in der herkömmlichen Weise steuert. Es sollte bemerkt werden, daß die Zeitsteuerschaltung 22 im allgemeinen kein bestimmter Block der Schaltung ist, wie es durch die Fig. 1 angeregt wird, sondem im allgemeinen innerhalb des Speichers 1 verteilt ist, um den Betrieb von verschiedenen Abschnitten darin zu steuern. Die Zeitsteuerschaltung 22 empfängt z.B. Signale vom Anschluß CE, die den Betrieb des Speichers 1 freigeben und sperren. Wie in Fig. 1 gezeigt, ist die Leitung SEL von der Zeitsteuerschaltung 22 an Wiederholeinrichtungen 16 angeschlossen, um diese zu steuern, wie es in der besagten gleichzeitig anhängigen Anmeldung S.N. 588,577 beschrieben ist.
• Es sollte auch bemerkt werden, daß, wie in einigen herkömmlichen statischen Speichern, die Zeitsteuerschaltung 22 und andere Schaltungsblöcke, wie etwa der Spaltendecoder 18, durch eine Adreßübergangserfassungsschaltung 26 gesteuert werden, so daß der Speicher 1 dynamisch in Reaktion auf übergänge an den Adreßanschlüssen A0 bis A16 arbeitet. Die gleichzeitig anhängige Anmeldung S.N. 601,287, angemeldet am 22. Oktober 1990 (US-A-5,124,584, veröffentlicht am 23. Juni 1992), die der SGS-Thomson Microelectronics, Inc. zuzuschreiben ist, die hierin durch Bezugnahme einbezogen ist, beschreibt eine Adreßübergangserfassungsschaltung, wie sie als Adreßübergangserfassungsschaltung 24 verwendet werden kann, und die auch das Puffern der Adreßsignale steuert, die an den Adreßanschlüssen A0 bis A16 empfangen werden. Es sollte bemerkt werden, daß die Verwendung der Adreßübergangserfassung zum Steuern der Vorladung und des Abgleichs der Bitleitungen in dieser Ausführungsform der Erfindung bevorzugt wird, wie es hierin unten beschrieben wird. Es sollte auch bemerkt werden, daß die Verwendung der Adreßübergangserfassung zum dynamischen Steuern der Wiederholeinrichtungen 16 innerhalb eines Zyklus, wie sie in der gleichzeitig anhängigen Anmeldung S.N. 588,577 beschrieben wird, auch bevorzugt wird.
• Der Speicher 1 enthält ferner eine Leistungseinschaltbzw. Einschaltrücksetzschaltung 24. Die Einschaltrücksetzschaltung 24 empfängt eine Vorspannung von dem Energiezufuhranschluß bzw. Netzteilanschluß Vcc (wie es natürlich auch andere Abschnitte des Speichers 1 durch nicht gezeigte Anschlüsse tun) und erzeugt ein Signal an der Leitung POR, das anzeigt, daß die Vcc-Leistungszufuhr einen ausreichenden Pegel erreicht hat, während der Speicher 1 anfänglich hochgefahren wird, um zu verhindern, daß Abschnitte des Speichers in einem unbestimmten oder unerwünschten Zustand hochgefahren werden. Wie hier im folgenden beschrieben wird und wie in der gleichzeitig anhängigen Anmeldung S.N. 569,000, eingereicht am 17. August 1990 (US-A-5,115,146, veröffentlicht am 19. Mai 1992), beschrieben wird, wobei die Anmeldung der SGS-Thomson Microelectronics, Inc. zuzuschreiben ist, kann die Einschaltrücksetzschaltung 24 auch andere Abschnitte des Speichers 1 ähnlich steuern, wie es durch den Anschluß der Leitung POR an die Zeitsteuerschaltung 22 in Fig. 2 angeregt wird. Die gleichzeitig anhängige S.N. 569,000 beschreibt auch bevorzugte Schaltpläne einer Einschaltrücksetzschaltung 24, obwohl für die Zwecke dieser Erfindung auch herkömmliche Einschaltrücksetzschaltungen verwendet werden können.
• Wie oben bemerkt, erregt der Speicher 1 gemäß dieser Ausführungsformen zu Zwecken des verringerten Leistungsverbrauchs nur eine der acht Subanordnungen 12, die gemäß den drei signifikantesten Spaltenadreßbits ausgewählt worden ist. Bei dieser Ausführungsform sind Wiederholeinrichtungen 16 zwischen den Subanordnungen 12 und auch zwischen dem Zeilendecoder 14 und jeder der Subanordnungen 123 und 124 zur Aufrechterhaltung des Einsatzes der erregten Zeilenleitung innerhalb der ausgewählten Subanordnung 12, und, nach einer Zeitdauer zum Entregen der Zeilenleitung in den anderen Subanordnungen 12 vorhanden. Auf diese Weise steuert die Spaltenadresse (insbesondere die drei signifikantesten Bits) den Einsatz der Wortleitung, so daß nur der Abschnitt der Wortleitung in der ausgewählten Subanordnung 12 über den gesamten Speicherbetriebszyklus erregt wird. Der Spaltendecoder 18 wählt auch acht der 128 Spalten in der ausgewählten Subanordnung 12 gemäß dem Wert der verbleibenden Bits der Spaltenadresse aus. Bei dieser Ausführungsform werden auch zum Zweck des verringerten aktiven Leistungsverbrauchs nur die Lese-/Schreibschaltungen 13 in der ausgewählten Subanordnung 12 erregt, die mit den gewünschten Speicherbits verknüpft sind. Die so durch den Spaltendecoder 18 ausgewählten Lese-/Schreibschaltungen 13 werden dann in Kommunikation mit der Eingangs-/Ausgangsschaltung 28 über den Bus 20 oder den Bus 38 versetzt, wie es der Fall sein kann, bei dem das Lesen der Daten aus den ausgewählten Speicherzellen oder das Schreiben von Daten in diese in der herkömmlichen Weise vorgenommen werden kann. Die gleichzeitig anhängige Anmeldung S.N. 588,577 stellt eine detaillierte Beschreibung der Konstruktion und des Betriebs der Wiederholeinrichtungen 16 zur Verfügung.
• Natürlich können viele alternative Organisationen des Speichers 1 in Verknüpfung mit der hierin beschriebenen Erfindung verwendet werden. Beispiele derartiger Organisationen würden Breitwortspeicher, in denen jede Subanordnung mit einem der Eingangs-/Ausgangsanschlüsse verknüpft ist, und Speicher enthalten, in denen die gesamte Anordnung während des herkömmlichen Betriebs erregt wird. Andere Speichertypen, wie etwa dynamische RAMs und EPROMs, eingebettete Speicher, Zwei-Wege-RAMs, FIFOs und dergleichen, jeweils mit deren eigener Organisation, können ebenfalls Vorteile aus dieser Erfindung ziehen.
• Es sollte auch bemerkt werden, daß andere physikalische und elektrische Anordnungen der Subanordnungen 12 alternativ mit der vorliegenden Erfindung verwendet werden können. Zum Beispiel können zwei Zeilendecoder 14 in den Speicher 1 einbezogen werden, wobei jeder den Einsatz eines Zeilenleitungssignals für eine Hälfte des Speichers steuert. Der Zeilendecoder oder die Decoder 14 können auch entlang einer Kante der Subanordnung 12 eher angeordnet werden als, wie in Fig. 1 gezeigt, in deren Mitte. Es wird zu bedenken gegeben, daß der bestimmte Schaltplan des Speichers 1 durch einen Fachmann im Stand der Technik gemäß den besonderen Parametern, die für eine spezifische Speicherkonstruktion und Herstellungsverfahren von Interesse sind, festgelegt wird.
• Es wird nun auf Fig. 2 Bezug genommen, wobei die Anordnung von redundanten Spalten in dem Speicher 1 gemäß der bevorzugten Ausführungsform der Erfindung nun beschrieben wird. Die Fig. 2 stellt eine der Subanordnungen des Speichers 1 zusammen mit den damit verknüpften Lese-/Schreibschaltungen 13 dar. Auch sind mit dieser Subanordnung 12 und mit jeder der Subanordnungen 12 im Speicher 1 zwei redundante Spalten 25 verknüpft. Demgemäß sind für den Speicher 1, der acht Subanordnung 12 hat, 16 redundante Spalten 25 vorgesehen. Bei dieser beispielhaften Ausführungsform der Erfindung können die zwei redundanten Spalten 25, die mit einer Subanordnung 12 verknüpft sind, nur Spalten in der mit Ihnen verknüpften Subanordnung 12 ersetzen und können nicht verwendet werden, um Spalten in anderen Subanordnungen 12 zu ersetzen.
• Bei der Anordnung nach Fig. 2 legt die Wiederholeinrichtung 16 eine Zeilenleitung in dem Zeilenleitungsbus RL an die Subanordnung 12 zur Auswahl einer Zeile der Speicherzellen darin an. Wie hier oben beschrieben, werden sämtliche acht Bits des ausgewählten Speicherplatzes in dieser Achtfach- bzw. Mal-acht-Ausführungsform des Speichers 1 von der gleichen Subanordnung 12 ausgewählt, um den Leistungsverbrauch bzw. die Leistungsverschwendung im aktiven Zustand zu verringern. Der Spaltendecoder 18 legt Spaltenauswählsignale am Bus SEL an die Subanordnung 12 an, so daß, wenn die Subanordnung 12 ausgewählt wird, acht Spalten in der Subanordnung 12 mit ihren Bitleitungen an den E/A- Bus 21 zur Kommunikation mit den acht Lese-/Schreibschaltungen 13, die mit der Subanordnung 12 verknüpft sind, angelegt werden. Die acht Lese-/Schreibschaltungen 13 empfangen für die Subanordnung 12n jeweils ein Differentialsignal an einem Paar von E/A-Leitungen 21 von ihren angeschlossenen ausgewählten Spalten in der Subanordnung 12n. Bei dieser Ausführungsform enthält jede der Lese-/Schreibschaltungen 13 in der Fig. 2 eine Schaltung, um den Datenzustand der Bitleitungen, die daran angeschlossen sind, zu lesen, und auch um Daten in die daran angeschlossenen Bitleitungen zu schreiben. Folglich ist jede der Lese/Schreibschaltungen 13 in Verbindung zu der Eingangs-/Ausgangsschaltung 28 sowohl über den Eingangsdatenbus 38 als auch den Ausgangsdatenbus 20. Die Konstruktion der Lese/Schreibschaltungen 13, die eine derartige Lese- und Schreibschaltung enthält, wird im folgenden in weiteren Einzelheiten beschrieben; es sollte bemerkt werden, daß zu Zwecken dieser Erfindung alternativ andere Leseverstärkeranordnungen verwendet werden könnten, die eine getrennte Schreib- und Leseschaltung enthalten.
• Als Ergebnis der Konfiguration nach Fig. 2 ist jede der Spalten in der Subanordnung 12' mit einer einzelnen Lese-/Schreibschaltung 13 und folglich mit einem einzelnen Datenanschuß DQ verknüpft. Die Zuordnung von einzelnen Lese-/Schreibschaltungen 13 zu bestimmten Spalten in einer Subanordnung 12 kann in irgendeiner angemessenen Weise zu Zwecken des Schaltplanes vorgenommen werden. Zum Beispiel können die 128 Spalten in einer Subanordnung 12 in acht fortgesetzten Blöcken von jeweils 16 Spalten gruppiert werden, wobei jede Spalte in einem Block mit der gleichen Lese-/Schreibschaltung 13 und dem Datenanschluß DQ verknüpft ist; alternativ kann jede Spalte in einer Gruppe von acht benachbarten Spalten einer anderen Lese-/Schreibschaltung 13 und einem Datenanschluß DQ von den anderen in ihrer Achtergruppe zugeordnet werden.
• Da es weniger redundante Spalten 25 (d.h. zwei) als Lese-/Schreibschaltungen 13 (d.h. acht) in der Anordnung nach Fig. 2 gibt, sind redundante Multiplexer 40 zum Anschließen redundanter Spalten 25 an die passenden Lese/Schreibschaltungen 13 über den E/A-Bus 21 in Abhängigkeit davon vorgesehen, welche Spalten in der Subanordnung 12 durch eine redundante Spalte 25 ersetzt worden sind. Der Aufbau der redundanten Multiplexer 40 wird im einzelnen im folgenden beschrieben; zu Zwecken der Beschreibung von Fig. 2 ist es jedoch nützlich, daß Sicherungen innerhalb der redundanten Multiplexer 40 vorgesehen sind, um anzuzeigen, mit welchen der acht Lese-/Schreibschaltungen 13 eine bestimmte redundante Spalte 25 zu verknüpfen ist. Steuerleitungen RSEL von dem Redundanzdecoder 19 sind an einen Redundanzmultiplexer 40&sub0; angeschlossen, um die Auswahl von redundanten Spalten 25 durch den Empfang der Spaltenadresse der Spalte in der Subanordnung 12, die durch die redundanten Spalten 25 ersetzt sind, freizugeben. Die Redundanzmultiplexer 40 stehen in Verbindung zu Lese-/Schreibschaltungen 13 über einen Redundanz-E/A-Bus RIO, der zwischen den Redundanzmultiplexern 40 und dem E/A-Bus 21 angeschlossen ist.
• In dieser Ausführungsform sollte es bemerkt werden, daß zu Zwecken der Effizienz des Schaltplanes jede einzelne redundante Spalte 25 nur mit vier der acht Lese-/Schreibschaltungen 13 verbunden sein kann. Falls folglich die Subanordnung 12 Defekte in zwei Spalten hat, die mit der gesamten Lese-/Schreibschaltung 13 (oder mit den Lese/Schreibschaltungen 13, die in der gesamten Gruppe von vier durch eine einzelne redundante Spalte bedienbaren) verknüft sind, wobei der Speicher nicht durch die redundanten Spalten 25 wiederhergestellt werden kann. Für diese Ausführungsform, die auf Ausbeute- und Fehlermodellen basiert, ist es festgelegt worden, daß die Wahrscheinlichkeit eines solchen Defektes hinreichend klein ist, so daß es wirksam ist, einen Vorteil aus der verringerten Schaltplankomplexität einer derartigen Zuordnung zu ziehen, wobei man das Risiko des Verlustes einiger Speicher aufgrund eines derartigen Fehlers auf sich nimmt. Alternativ könnten redundante Multiplexer 40 so konstruiert werden, daß jede redundante Spalte 25 irgendeiner der acht Lese-/Schreibschaltungen zugeschrieben werden kann. Es wird zu bedenken gegeben, daß andere Anordnungen und Gruppierungen der redundanten Spalten 25 den Fachleuten im Stand der Technik nun vor Augen geführt worden sein sollten.
• Nun, bezugnehmend auf Fig. 3, wird der Aufbau und der Betrieb der redundanten Spalte 25 und deren Kommunikation mit den Lese-/Schreibschaltungen 13 in weiteren Einzelheiten beschrieben. Wie in Fig. 3 gezeigt, ist die redundante Spalte 25&sub0; in einer herkömmlichen Weise für einen SRAM aufgebaut; es sollte beachtet werden, daß Spalten in der Subanordnung 12 und der redundanten Spalte 25&sub1; (in Blockform in Fig. 3 gezeigt) ähnlich wie die redundante Spalte 25&sub1; aufgebaut sind. Die redundante Spalte 25&sub0; enthält in diesem Beispiel 1024 Speicherzellen 30, die jeweils an differentielle Bitleitungen RBL&sub0; und RBL&sub0;_ über Durchgangsgatter 31 anschließbar sind; die Durchgangsgatter 31 werden für jede der 1024 Speicherzellen durch eine angeschlossene Zeilenleitung RL gesteuert, so daß die Freigabe einer der 1024 Zeilenleitungen RL die Durchgangsgatter 31 dazu veranlassen wird, eine und nur eine Speicherzelle 30 in der redundanten Spalte 25&sub0; an die Bitleitungen RBL&sub0; und RBL&sub0;_ anzuschließen.
• Die Zeilenleitungen RL sind für sämtliche Spalten in der Subanordnung 12 und für die redundanten Spalten 250 und 251 gemeinsam vorgesehen, wie es in Fig. 3 dargestellt ist.
• Die Bitleitungen RBL&sub0; und RBL&sub0;_ sind in der redundanten Spalte 250 jeweils an die Drain eines p-Kanal-Transistors 32 angeschlossen; die Sources der Transistoren 32 sind an eine Vorladespannung angeschlossen, die in diesem Fall Vcc ist, und die Gates der Transistoren 32 werden durch die Leitung RSEL&sub0; gesteuert, die durch den redundanten Multiplexer 40&sub0; ausgegeben wird, wie hier unten beschrieben wird. Die Transistoren 32 laden die Bitleitungen RBL&sub0; und RBL&sub0;_ vor, wenn die Leitung RSEL&sub0; auf einem niedrigen logischen Pegel ist, was auftritt, wenn die redundante Spalte 25&sub0; nicht ausgewählt worden ist. Der p-Kanal-Abgleichstransistor 34 ist mit seinem Source-Drain-Pfad zwischen den Bitleitungen RBL und RBL&sub0; angeschlossen, und sein Gate ist an die Leitung RSEL&sub0; angeschlossen, so daß während einer derartigen Zeit, in der die Leitung RSEL&sub0; auf niedrig ist (d.h. während des Vorladens über die Transistoren 32), die Bitleitungen RBL und RBL&sub0;_ im Abgleich zu demselben Potential sind, das in diesem Falle Vcc ist.
• Die Bitleitungen RBL&sub0; und RBL&sub0;_ sind an den Redundanzmultiplexer 40&sub0; angeschlossen, der den Einsatz der Bitleitungen RBL&sub0; und RBL&sub0;_ zu einer ausgewählten der Lese- /Schreibschaltungen 13 steuert. Die Auswahl der Lese- /Schreibschaltung 13, an die die Bitleitungen RBL&sub0; und RBL&sub0;_ angeschlossen werden, wird durch Sicherungen innerhalb des Redundanzmultiplexers 40&sub0; festgelegt, die selektiv geöffnet werden, wie es in weiteren Einzelheiten hier unten zu erkennen ist, ist die redundante Spalte 25&sub0; über den Redundanzmultiplexer 40&sub0; mit vier der acht Lese-/Schreibschaltungen 13 für ihre Subanordnung 12 verbunden; ähnlich ist die redundante Spalte 25&sub1; mit den anderen vier der acht Lese- /Schreibschaltungen 13 über ihren redundanten Multiplexer 40&sub1; verbunden. In diesem Beispiel kann die redundante Spalte 25&sub0; in Verbindung mit einer der Lese-/Schreibschaltungen 13&sub0;, 13&sub2;, 13&sub4; und 13&sub6; versetzt werden; umgekehrt kann die redundante Spalte 25&sub1; in Kommunikation mit einer der Lese- /Schriebschaltungen 13&sub1;, 13&sub3;, 13&sub5; und 13&sub7; versetzt werden.
• Um diese Funktion zu realisieren, kann der redundante Multiplexer 400 den Zustand der Bitleitungen RBL&sub0; und RBL&sub0;_ an irgendeine der vier differentiellen Paare der Busleitungen in dem Bus RIO anlegen. Diese vier Busleitungspaare werden in Fig. 3 am Ausgang RIO&sub0;, der an die Lese-/Schreibschaltung 13&sub0; angeschlossen ist, dem Ausgang RIO&sub2;, der an die Lese-/Schreibschaltung 13&sub2; angeschlossen ist, dem Ausgang RIO&sub4;, der an die Lese-/Schreibschaltung 13&sub4; angeschlossen ist, und an dem Ausgang RIO&sub6; gezeigt, der an die Lese/Schreibschaltung 13&sub6; angeschlossen ist. Der Betrieb des Redundanzmultiplexers 40&sub0; wird über die Leitung RSEL&sub0;_, von dem Redundanzdecoder 19 in dem Spaltendecoder 18 gesteuert. Die Leitung RSEL&sub0;_ wird in ihrem aktiv niedrigen Zustand durch die Erkennung des Redundanzdecodiers 19 versetzt, daß die an den Speicher 1 angelegte Spaltenadresse zu der Adresse der Spalte paßt, die durch die redundante Spalte 25&sub0; zu ersetzen ist; in Reaktion auf die Leitung RSEL&sub0;_, die einen niedrigen logischen Pegel hat, werden die Bitleitungen RBL&sub0; und RBL&sub0;_ an den einen der Ausgänge RIO angeschlossen, der durch die Sicherungen darin und entsprechend den Leitungen des E/A-Busses 21 angezeigt wird, die an die ausgewälte Lese-/Schreibschaltung 13 angeschlossen sind. Die Lese-/Schreibschaltung 13 wird Daten aus der ausgewählten Speicherzelle 30 in der redundanten Spalte in der üblichen Weise lesen bzw. Daten hineinschreiben.
• Wenn die Spaltenadresse, die an den Speicher 1 angelegt ist, nicht zu der Adresse der Spalte paßt, die durch die redundante Spalte 25&sub0; zu ersetzen ist, wird der Redundanzdecoder 19 in dem Spaltendecoder 18 die Leitung RSEL&sub0;_ dazu veranlassen, auf einen hohen logischen Pegel getrieben zu werden. In Reaktion darauf, daß die Leitung RSEL&sub0;_ auf hoch ist, werden die Bitleitungen RBL&sub0; und RBL&sub0;_ nicht an einen E/A-Bus 21 angeschlossen, und der Redundanzmultiplexer 40&sub0; wird einen niedrigen logischen Pegel auf der Leitung RSEL&sub0;_ zur redundanten Spalte 25&sub0; ausgeben, wobei Vorladetransistoren 32 und Abgleichstransistoren 34 eingeschaltet werden.
• Bei dieser Ausführungsform der Erfindung empfangen Redundanzmultiplexer 40&sub0; ein Signal auf der Leitung IOEQ_ von der Zeitsteuerschaltung 22, um bestimmte Knoten darin vorzuladen, wie es hierin unten in weiteren Einzelheiten beschrieben wird.
• Nun, bezugnehmend auf Fig. 4, wird der Aufbau einer Lese-/Schreibschaltung 13j beschrieben, die sowohl Lese- als auch Schreibpfade enthält. Komplementäre Eingangs-/Ausgangsleitungen 21j und 21j_ von dem E/A-Bus 21 sind jeweils an die Drain eines p-Kanal-Vorladetransistors 42 angeschlossen; die Sources der Transistoren 42 sind beide an die Vorladespannung für die Eingangs-/Ausgangsleitungen 21j und 21j_ angeschlossen, die in diesem Falle Vcc ist. Die Eingangs-/Ausgangsleitungen 21j und 21j_ sind auch durch den p-Kanal-Abgleichstransistor 41 aneinander angeschlossen. Die Gates der Transistoren 41 und 42 sind an die Leitung IOEQ_ angeschlossen, die durch die Zeitsteuerschaltung 22 in Reaktion auf einen Adreßübergang erzeugt wird, der durch die ATD-Schaltung 26 erfaßt wird, oder durch andere derartige Ereignisse während des Zyklusses, indem ein Abgleich der Eingangs-/Ausgangsleitung 21 gewünscht wird.
• Auf der Leseseite der Lese-/Schreibschaltung 13j sind Eingangs-/Ausgangsleitungen 21j und 21j_ jeweils an einen p- Kanal-Durchgangstransistor 43 angeschlossen, wobei die Gates von jedem der Durchgangstransistoren 43 durch ein Trennsignal ISO gesteuert wird. Folglich können Eingangs/Ausgangsleitungen 21j und 21j_ von der Leseschaltung durch die Leitung ISO bei einem hohen logischen Pegel getrennt werden, und können daran durch die Leitung ISO bei einem niedrigen logischen Pegel angeschlossen werden. In Fig. 4 wird auf die komplementären Leitungen auf der gegenüberliegenden Seite der Durchgangstransistoren 43 von den Eingangs-/Ausgangsleitungen 21j und 21j_ als Leseknoten SN bzw. SN_ Bezug genommen.
• Die Leseknoten SN und SN_ werden bevorzugt auch während des passenden Teils des Zyklusses vorgeladen und abgeglichen, wenn der Leseverstärker 48 innerhalb der Lese/Schreibschaltung 13 in einer dynamischen Weise arbeitet, wie hier unten beschrieben wird. p-Kanal-Vorladetransistoren 46 sind jeweils mit ihren Source-Drain-Pfaden zwischen und den Leseknoten SN bzw. SN_ angeschlossen. Der Abgleichstransistor 45 ist ein p-Kanal-Transistor, der mit seinem Source-Drain-Pfad zwischen den Leseknoten SN und SN_ angeschlossen ist. Die Gates der Transistoren 45 und 46 werden sämtlich über die Leitung SAEQ_ gesteuert, die, wenn sie auf einem niedrigen Pegel ist, die Leseknoten SN und SN in einer ähnlichen Weise vorlädt und abgleicht, wie es oben in bezug auf die Bitleitungen BL und BL_ und die Eingangs-/Ausgangsleitungen 21j und 21j_ beschrieben worden ist.
• Der Leseverstärker 48 ist ein herkömmlicher CMOS-Zwischen- bzw. Haltespeicher, der aus kreuzweise verkoppelten Invertern besteht; die Eingänge und Ausgänge der kreuzweise verkoppelten Haltespeicher sind an Leseknoten SN und SN_ in der herkömmlichen Weise angeschlossen. Der n-Kanal-Pull- Down-Transistor bzw.-Auslauf-Transistor 47 ist mit seinem Source-Drain-Pfad zwischen den Sources der n-Kanal-Transistoren in dem Leseverstärker 48 und dem Erdpotential angeschlossen, und sein Gate wird über die Leitung SCLK gesteuert.
• Der Pull-Down- bzw. Auslauf-Transistor 47 stellt die dynamische Steuerung des Leseverstärkers 48 zur Verfügung, so daß das Lesen bzw. Abtasten der Leseknoten SN und SN_ in einer dynamischen Weise durchgeführt wird. Wie es für dynamische RAMs wohlbekannt ist, wird das dynamische Abtasten in dieser Anordnung mit dem Transistor 47 gesteuert, der anfangs zu der Zeit ausgeschaltet ist, zu der die Durchgangstransistoren 43 die Leseknoten SN und SN_ an die Eingangs-/Ausgangsleitungen 21j und 21j_ anschließen; während dieses Teils des Zyklusses wird an den Leseverstärker 48 eine kleine differentielle Spannung zwischen den Leseknoten SN und SN_ angelegt. Nach der Entwicklung dieser kleinen differentiellen Spannung wird die Leitung SCLK auf ein hohes Potential gesetzt, so daß die Sources der Pull-Down- Transistoren in dem Leseverstärker 48 auf das Erdpotential gesetzt werden. Dies veranlaßt den Leseverstärker 48 dazu, ein großes differentielles Signal an dem Leseknoten SN und SN_ zu erzeugen und den erfaßten bzw. gelesenen Zustand der Leseknoten SN und SN_ zu halten bzw. Zwischenzuspeichern.
• Bei dieser Anordnung werden die Leseknoten SN und SN_ mit dem Ausgangsbus 20 über das R-S-Flipflop 50 verbunden; der Setzeingang des Flipflops 50 empfängt den Leseknoten SN_, und der Rücksetzeingang des Flipflops 50 empfängt den Leseknoten SN. Der Q_-Ausgang des Flipflops 50 wird über den Inverter 49 an die Leitung 20j des Ausgangsbusses 20 angeschlossen. Der Inverter 49 veranlaßt, daß der zu dem Ausgangsbus 20 übertragene logische Zustand zu der Polarität der Bitleitungen BL und BL_ paßt, die in dieser Beschreibung benannt bzw. bestimmt sind. Der Inverter 49 weist bevorzugt einen Steuereingang auf, der durch den Spaltendecoder 18 (in Fig. 4 an der Leitung BLK gezeigt) gesteuert wird, so daß der Inverter 49 drei Zustände hat, wenn die Subanordnung 12, mit der die Lese-/Schreibschaltung 13j verknüpft ist, nicht über den Spaltendecoder 18 ausgewählt wird.
• Es sollte zur Kenntnis genommen werden, daß andere von den Lese-/Schreibschaltungen 13j in dem Speicher 1 zugegen sind, und mit einer Ausgangsbusleitung 20j in einer ähnlichen Weise wie die Lese-/Schreibschaltung 13j nach Fig. 4, jedoch für andere Subanordnungen 12, verbunden sind. Sämtliche der Lese-/Schreibschaltungen 13j, die mit dieser Leitung des Ausgangsbusses 20 verbunden sind, sind in einer verdrahteten ODER-Art angeschlossen. Entsprechend werden die Steuersignale ISO, SAEQ_ und SCLK, die an die Leseseite der Lese-/Schreibschaltung 13j angeschlossen sind, in dieser Ausführungsform bevorzugt durch den Spaltendecoder 18 in Verbindung mit der Zeitsteuerschaltung 22 erzeugt. Eine derartige Erzeugung dieser Steuersignale stellt zur Verfügung, daß diejenigen der Lese-/Schreibschaltung 13j, die mit nicht ausgewählten der Subanordnungen 12 verbunden sind, nicht freigegeben werden (durch Leitungen ISO, die auf hoch gehalten werden, wobei Leitungen SAEQ_ und SCLK auf niedrig gehalten werden), um so ihre Leseknoten SN und SN_ abgeglichen und vorgeladen zu Vcc aufrechtzuerhalten, wobei ein Buskonflikt am Ausgangsbus 20 vermieden wird.
• Wendet man sich nun der Schreibseite der Lese/Schreibschaltung 13j zu, werden die Leitung 38j von dem Eingangsbus 38 und das Schreibsteuersignal WRSEL von dem Spaltendecoder 18 über die Eingänge zu den NAND-Gates 54T und 54C empfangen (wobei die Leitung 38j durch den Inverter 53 vor seinem Anschluß an das NAND-Gate 54C invertiert wird). Das Schreibsteuersignal WRSEL wird gemäß dem logischen UND der Auswahl der Subanordnung 12, mit der die Lese-/Schreibschaltung 13j verknüpft ist, zusammen mit dem angemessenen Zeitabstimmungssignal von der Zeitsteuerschaltung 22 erzeugt, um die Schreiboperation zu der passenden Zeit in dem Zyklus zu bewirken, wie es wohlbekannt ist.
• Der Ausgang des NAND-Gatters 54T steuert das Gate eines p-Kanal-Pull-Up-Transistors 56T, der in einer Anstoß- Zieh-Weise (push-pull fashion) mit einem n-Kanal-Pull-Down- Transistor 57T verbunden ist; der Ausgang des NAND-Gatters 54T ist auch über den Inverter 55T an das Gate eines n- Kanal-Pull-Down-Transistors 57C angeschlossen, der in einer Anstoß-Zieh-Weise an den p-Kanal-Pull-Up- bzw. Anlauf-Transistor 56C angeschlossen ist. Ähnlich ist der Ausgang des NAND-Gatters 54C unmittelbar an das Gate des Pull-Up- bzw. Anlauf-Transistors 56C angeschlossen und ist über den Inverter 55C an das Gate des Pull-Down-Transistors 57T angeschlossen. Die Drains der Transistoren 56T und 57T treiben die Eingangs-/Ausgangsleitung 21j und die Drains der Transistoren 56C und 57C treiben die Eingangs-/Ausgangsleitung 21j_.
• Entsprechend arbeitet die Schreibseite der Lese- /Schreibschaltung 13j als ein komplementäres Paar von Treibern mit drei Zuständen. Die Treiber legen einen hochimpedanten Zustand an die Eingangs-/Ausgangsleitungen 21j und 21j_ in Reaktion darauf an, daß die Schreibsteuerleitung WRSEL auf einem niedrigen logischen Pegel ist, da dies die Ausgänge beider NAND-Gatter 54T und 54C auf einen hohen logischen Pegel setzt, wobei sämtliche der Transistoren 56T, 560, 57T und 57C ausgeschaltet werden. Die Schreibsteuerleitung WRSEL ist natürlich während des Lesezyklusses und während des Schreibzyklusses zu den anderen Subanordnungen 12 als den mit der Lese-/Schreibschaltung 13j verbundenen auf einem derartigen niedrigen logischen Pegel.
• Gemäß dieser bevorzugten Ausführungsform werden auch Sourcefolgesteuerungen auf der Schreibseite der Lese- /Schreibschaltung 13j vorgesehen. Der n-Kanal-Transistor 60T ist mit seiner Source an die Eingangs-/Ausgangsleitung 21. und ist mit seiner Drain auf Vcc vorgespannt; das Gate des Transistors 60T wird durch den Ausgang des NAND-Gatters 54C gesteuert, der durch die Inverter 55C und 59C doppelt invertiert wird. Gleichermaßen ist der n-Kanal-Transistor 60C mit seiner Source an die Eingangs-/Ausgangs leitung 21j_ angeschlossen und ist mit seiner Drain auf Vcc vorgespannt; das Gate des Transistors 60T wird durch den Ausgang des NAND-Gatters 54T gesteuert, der zweifach durch die Inverter 55T und 59T invertiert wird.
• Die Sourcefolgesteuerungen der Transistoren 60T und 60C sind vorgesehen, um das Anlaufen der Eingangs-/Ausgangsleitungen 21j und 21j_ nach einer Schreiboperation und vor einer Leseoperation zu unterstützen (häufig bezuggenommen als "Schreiberholung"). Im Betrieb wird während einer Schreiboperation die eine der Eingangs-/Ausgangsleitungen 21j und 21j_, die durch den Pull-Down- bzw. Ausschalttransistor 57 auf einen niedrigen Pegel gesetzt worden ist, auch ihr verbundener Sourcefolgesteuertransistor 60 ausgeschaltet (aufgrund der Inversion durch den Inverter 59); der Sourcefolgesteuerungstransistor 60 wird für die andere Eingangs-/Ausgangsleistung, die durch ihre Pull-Up- bzw. Anlaufeinrichtung 56 getrieben wird, eingeschaltet sein. Während die Schreibsteuerleitung WRSEL auf einen niedrigen logischen Pegel am Ende der Schreiboperation zurückkehrt, werden die Ausgänge beider NAND-Gatter 54 auf hoch sein und entsprechend wird der Transistor 60, der zuvor nicht eingeschaltet war, eingeschaltet werden. Dies wird ihre angeschlossene Eingangs-/Ausgangsleitung 21j von ihrem zuvor niedrigen Pegel in Richtung der Spannung Vcc-Vt anlaufen lassen (Vt ist die Schwellenspannung des Transistors 60). Der Vorladetransistor 42 wird, sobald er eingeschaltet ist, die Eingangs-/Ausgangsleitungen 21j und 21j_ voll auf anlaufen lassen. Sobald die Spannungen der Eingangs-/Ausgangsleitungen 21j und 21j_. eine Spannung oberhalb Vcc-Vt erreicht, wird der Transistor 60 nicht mehr wirksam sein.
• Es sollte zur Kenntnis genommen werden, daß beide Sourcefolgesteuerungstransistoren 60 während den Leseoperationen eingeschaltet bleiben. Entsprechend werden Eingangs/Ausgangsleitungen 21j und 21j_ begrenzt, so daß ihre Spannungen nicht unter den Pegel von Vcc-Vt fallen können. Jedoch sollte es bemerkt werden, daß Vt in diese Ausführungsform in der Größenordnung von 1,25 Volt ist. Da die Eingangs-/Ausgangsleitungen 21 und die Bitleitungen BL und BL_ auf Vcc vorgeladen sind, wird die ausgewählte Speicherzelle 30, die an die Bitleitungen BL und BL_ angeschlossen ist, folglich eine differentielle Spannung zwischen den Eingangs-/Ausgangsleitungen 21j und 21j_ mit der Größenordnung von Vt erzeugen. Diese differentielle Spannung kann durch den Leseverstärker 48 leicht erfaßt werden. Folglich stellt die Bereitstellung der Sourcefolgesteuerungstransistoren 60 eine verbesserte Schreibwiederherstellung bzw. -erholung mit einem kleinen Einfluß auf die Leseoperation zur Verfügung.
• Nun, bezugnehmend auf Fig. 5, wird der Aufbau des Redundanzmultiplexer 40 gemäß der bevorzugten Ausführungsform der Erfindung im einzelnen beschrieben, wobei der Redundanzmultiplexer 40&sub0; als Beispiel verwendet wird. Wie in Fig. 3 gezeigt, die hier oben beschrieben worden ist, empfängt der Redundanzmultiplexer 40&sub0; die Bitleitungen RBLA und RBL&sub0;_ von der redundanten Spalte 25&sub0;. Die Durchgangsgatter 62&sub0;, 62&sub2;, 62&sub4; und 62&sub6; sind auf einer Seite an Sicherungen bzw. Schmelzsicherungen, 60&sub0;, 66&sub2;, 66&sub4; und 66&sub6; und auf der anderen Seite an die Bitleitung RBL&sub0; angeschlossen; ähnlich sind die Durchgangsgatter 62&sub0;_, 62&sub2;_, 62&sub4;_ und 62&sub6;_ auf einer Seite an die Sicherungen 66&sub0;_, 66&sub2;_, 66&sub4;_ bzw. 66&sub6;_ und auf der anderen Seite an die Bitleitung RBL&sub0; angeschlossen. Sämtliche der Durchgangsgatter 62 sind als n-Kanal- und p- Kanal-Transistoren aufgebaut, die mit ihren Source-Drain- Pfaden parallel zueinander angeschlossen sind. Das Gate von jedem der p-Kanal-Transistoren in den Durchgangsgattern 62 ist an die Leitung RSEL&sub0;_ von dem Spaltendecoder 18 angeschlossen und das Gate von jedem der n-Kanal-Transistoren in den Durchgangsgattern 62 ist an die Leitung RSEL&sub0; an dem Ausgang des Inverters 63 angeschlossen, der die Leitung RSEL&sub0;_ invertiert. Die Leitung RSEL&sub0; von dem Ausgang des Inverters 63 ist auch an die Gates der Vorladetransistoren 32 und des Abgleichstransistors 34 in der redundanten Spalte 25&sub0;, die in Fig. 3 gezeigt, angeschlossen.
• Die Sicherungen 66 wählen aus, welche Leitungen des Busses RIO, an die die Bitleitungen RBL&sub0; und RBL&sub0;_ anzuschließen sind, wenn die redundante Spalte 25&sub0;, ausgewählt worden ist, verbunden werden. In diesem Beispiel werden sämtliche Sicherungen 66, die andere als die zwei sind, die mit der ausgewählten Lese-/Schreibschaltung 13 verbunden sind, mittels eines Lasers geöffnet, um diese Auswahl zu steuern. Falls z.B. die redundante Spalte 25&sub0;, eine Spalte in der Subanordnung 12 ersetzen soll, die mit der Lese- /Schreibschaltung 132 verbunden ist, werden Sicherungen 66&sub0;, 66&sub0;_, 66&sub4;, 66&sub4;_, 66&sub6; und 66&sub6;_ geöffnet und die Sicherungen 66&sub2; und 62&sub2;_ bleiben unberührt. Im Ergebnis werden durch die Auswahl der redundanten Spalte 25&sub0;, mit dem Spaltendecoder 18 durch das Treiben der Leitung RSEL&sub0;_ auf einem niedrigen Pegel sämtliche Durchgangsgatter 62 eingeschaltet, und die Bitleitungen RBL&sub0; und RBL&sub0;_ werden über Durchgangsgatter 62&sub2; und 62&sub2;_ und intakte Sicherungen 66&sub2; und 66&sub2;_ an Ausgangsleitungen RIO&sub2; bzw. RIO&sub2;_ angeschlossen. Die Leitungen RIO&sub2; bzw. R10&sub2;_ werden, wie in Fig. 3 gezeigt, an die Leitungen 21&sub2; und 21&sub2;_ des E/A-Busses 21 und folglich an die Lese- /Schreibschaltung 21&sub2; in der in Fig. 4 gezeigten Weise angeschlossen.
• Gemäß der bevorzugten Ausführungsform der Erfindung enthalten die Redundanzmultiplexer 40 eine Schaltung zum Vorladen von deren Knoten, die zwischen den Sicherungen 16 und den Durchgangsgattern 62 angeschlossen sind. Bezugnehmend auf Fig. 5 ist diese Schaltung durch p-Kanal-Vorladetransistoren 64 realisiert, die jeweils mit ihrer Drain an den Knoten N in dem Redundanzmultiplexer 40&sub0;, zwischen einem angeschlossen Durchgangsgatter 62 und einer Sicherung 66 angekoppelt sind. Zum Beispiel ist der Vorladetransistor 64&sub6; mit seiner Drain an den Knoten N&sub6; zwischen dem Durchgangsgatter 62&sub6; und der Sicherung 66&sub6; angeschlossen. Jeder der Vorladetransistoren 64 ist mit seiner Source auch an die Vorladespannung angeschlossen, die in diesem Fall Vcc ist, und ist mit seinem Gate an die Leitung IOEQ_ angeschlossen, die das gleiche Signal hat, das hier oben zum Abgleich der E/A-Leitungen 21 und 21 in der Lese-/Schreibschaltung 13 beschrieben worden ist. Folglich sind während einer derartigen Zeit in dem Speicherzyklus, in dem die E/A-Leitungen 21 und 21_ vorgeladen sind, die Knoten, an die die Drains der Vorladetransistoren 64 angeschlossen sind, gleichermaßen auf Vcc vorgeladen.
• Alternativ (oder zusätzlich) zum Vorladen der Knoten N in dem Redundanzmultiplexer 40 kann der Abgleich der Knoten N für ein gegebenes Paar von redundanten Eingangs- /Ausgangsleitungen RIO und RIO_ auch dazu dienen, die darin eingefangene differentielle Ladung für das nicht ausgewählte Eingangs-/Ausgangspaar zu verringern. Zum Beispiel könnte ein p-Kanal-Transistor für jedes Eingangs-/Ausgangspaare RIO und RIO_ vorgesehen werden, das mit seinem Source- Drain-Pfad zwischen seine angeschlossenen Eingangs-/Ausgangsleitungen RIO und RIO_ angeschlossen ist, und dessen Gate an die Leitung IOEQ_ angeschlossen ist, so daß er während der Eingangs-/Ausgangsbusabgleichsdauer leitend ist. Der Abgleich der Knoten N würde die differentielle Komponente von deren eingefangener Ladung entfernen, so daß die Auswahl der verbundenen redundanten Spalte über die Leitung RSEL&sub0;_ eine differentielle Spannung nicht an die Bitleitungen der redundanten Spalte 25&sub0;, legen würde. Es sollte bemerkt werden, daß ein derartiger Abgleich der Knoten N (ohne Vorladung), während er beim Entfernen der differentiellen eingefangenen Ladung wirksam ist, wahrscheinlich zu einer Versatzspannung führen, die an die Bitleitungen der redundanten Spalte 25&sub0;, angelegt würde, die durch die Lese- und Schreibschaltung für die Spalte zu beachten wäre. Es wird deshalb zu bedenken gegeben, daß der Abgleich der Knoten N anstelle des Vorladens in erster Linie in solchen Fällen bevorzugt werden würde, in denen der Schaltplan leicht einen Transistor unterbringen könnte, jedoch nicht die zwei Vorladetransistoren 64, die in der Ausführungsform nach Fig. 5 gezeigt sind, unterbringen könnte.
• Bezugnehmend auf die Fig. 6 und 7 wird nun der Vorteil eines derartigen Vorladens beim Aufrechterhalten der für den Zugriff auf redundante Spalten 25 erforderlichen Zeit so dicht wie möglich bei der Zeit, die für den Zugriff auf eine Spalte in der Subanordnung 12 erforderlich ist, nun beschrieben werden. Die Fig. 6 stellt den Betrieb des Redundanzmultiplexers 40 für eine Folge von Leseoperationen dar, falls er ohne Vorladetransistoren 64 realisiert wäre. Zu Zwecken der Erläuterung wird auf die Leitungen und Knoten in Fig. 6 im Verhältnis zu den Elementen in dem Redundanzmultiplexer 40&sub0;, nach Fig. 5 Bezug genommen; wie jedoch hier oben bemerkt, ist der in Fig. 6 dargestellte Betrieb jedoch der eines Multiplexers, der keine Vorladetransistoren 64 umfaßt. Die in Fig. 6 beschriebene Abfolge stellt den Fall eines aufeinanderfolgenden Lesens von zwei Speicherzellen 30 dar, die beide in der redundanten Spalte 25&sub0;, jedoch in verschiedenen Zeilen sind und in denen die Datenzustände, die in den zugegriffenen Speicherzellen gespeichert sind, zueinander entgegengesetzt sind.
• Die Abfolge nach Fig. 6 beginnt mit der Vervollständigung eines Auslesens einer Speicherzelle in der redundanten Spalte 25&sub0;, die einen Datenzustand "1" enthält. Im Ergebnis ist die Bitleitung RBL&sub0;, relativ zu der Bitleitung RBL&sub0;_ auf einem hohen Pegel; es sollte bemerkt werden, daß das differentielle Signal zwischen den Bitleitungen RBL&sub0;, und RBL&sub0;_ in der Größenordnung der Schwellenspannung eines n-Kanal-Transistors ist, wie hier oben beschrieben worden ist. Zu Zwekken dieses Beispiels sind die Sicherungen 66&sub2; und 66&sub2;_ in Takt und sämtliche der sechs anderen Sicherungen 66 sind geöffnet, so daß die Lese-/Schreibschaltung 13&sub2;_ ausgewählt wird. Dementsprechend ist die Ausgangsleitung RIO&sub2; an dem Ende des ersten Lesezyklus nach Fig. 6 auf einem hohen Pegel und die Leitung RIO&sub2;_ ist gemäß den Zuständen der Bitleitungen RBL&sub0;, und RBL&sub0;_ auf einem niedrigen logischen Pegel, wobei das differentielle Signal zu der Lese- /Schreibschaltung 13&sub2; kommuniziert wird. Da sämtliche der Durchgangsgatter 62 an sind, werden jene Knoten N, die mit den Sicherungen 66 verbunden sind, die offen sind, dem Zustand der Ausgangsleitungen RIO&sub2; und RIO&sub2;_ folgen. Wie in Fig. 6 gezeigt, ist z.B. der Knoten N&sub6; bei einem hohen logischen Pegel und der Knoten N&sub6;_ ist bei einem niedrigen logischen Pegel.
• Beim übergang der Zeilenadresse gibt die Adreßübergangserfassungsschaltung 66 einen Puls auf die Leitung ATD aus. Wie hierin oben bemerkt, führt dies dazu, daß verschiedene Steuersignale ausgegeben werden, einschließlich dessen, wie in Fig. 6 gezeigt, daß die Leitung IOEQ_ auf einen niedrigen logischen Pegel geht und die Leitung RSEL&sub0;_ auf einen hohen logischen Pegel geht. Als Ergebnis des Adreßübergangs werden deshalb sämtliche der Durchgangsgatter 62 ausgeschaltet, und die Bitleitungen RBL&sub0;, und RBL&sub0;_ werden durch den Betrieb der auf hoch gehenden Leitung RSEL&sub0;_ vorgeladen und abgeglichen (die Leitung RSEL&sub0;_ geht auf niedrig). Gleichermaßen werden die E/A-Leitungen 21 und 21_, bezugnehmend auf die in Fig. 4 gezeigte Konstruktion der Lese-/Schreibschaltung 13j, in Reaktion darauf, daß die Leitung IOEQ_ auf niedrig geht, vorgeladen und abgeglichen; folglich werden die Leitungen RIO&sub2; und RIO&sub2;_ auf Vcc vorgeladen und abgeglichen.
• wobei die Durchgangsgatter 62&sub6; und 62&sub6;_ durch die Leitung RSEL&sub0;_, die in Reaktion auf den Puls an der Leitung ATD auf hoch geht, ausgeschaltet sind, bleiben die Knoten N&sub6; und N&sub6;_ potentialfrei, wobei sie die Spannung beibehalten, auf die sie während des vorherigen Zyklusses gesetzt wurden (wobei sie möglicherweise einer Leckage ausgesetzt sind). Im Ergebnis fängt der Puls an der Leitung ATD, der sich von der Änderung der Zeilenadresse ergibt, Ladung an jenen Knoten N ein, die mit den geöffneten Sicherungen 66 verbunden sind.
• Die an dem Knoten N eingefangene Ladung, die mit den geöffneten Sicherungen 66 in Verbindung stehen, wird einen nachfolgenden Zugriff auf die redundante Spalte 25&sub0;, verlangsamen, wobei der Datenzustand an den Bitleitungen RBL&sub0;, und RBL&sub0;_ zu dem des vorherigen Zyklusses entgegengesetzt ist. Dies wird in Fig. 6 als beim Ende des Pulses an der Leitung ATD auftretend dargestellt, was die Leitung IOEQ_ dazu veranlaßt, auf einen hohen logischen Pegel zurückzukehren und was den Spaltendecoder 18 freigibt, um einen niedrigen logischen Pegel an die Leitung RSEL&sub0;_ auszugeben (da in diesem Beispiel die Spaltenadresse die gleiche geblieben ist). In Reaktion darauf, daß die Leitung RSEL&sub0;_ auf einen niedrigen logischen Pegel geht, empfangen die Bitleitungen RBL&sub0;, und RBL&sub0;_ den Datenzustand von der ausgewählten Speicherzelle 30, die mit der neuen Zeilenadresse verbunden ist, und die Durchgangsgatter 62 werden alle wieder eingeschaltet. Jedoch muß der entgegengesetzte Datenzustand der an den Bitleitungen RBL&sub0;, und RBL&sub0;_ in diesem Zyklus anliegt, die eingefangene Ladung an den Knoten N, die mit den geöffneten Sicherungen 66 verbunden sind, überwinden, wobei eine derartige eingefangene Ladung den entgegengesetzten Datenzustand zu dem vorherigen Zyklus hat. In dem Beispiel, in dem sechs Sicherungen 66 geöffnet sind, ist dieser gespeicherte geladene Zustand an den Knoten N&sub0;, N&sub0;_, N&sub4;, N&sub4;_, N&sub6; und N&sub6;_ zugegen.
• Wie in Fig. 6 gezeigt, kann die an den Knoten N&sub0;, N&sub0;_, N&sub4;, N&sub4;_, N&sub6; und N&sub6;_ eingefangene Ladung von einer derartigen Größenordnung sein, daß eine falsche Differenz an den Bitleitungen RBL&sub0;, und RBL&sub0;_ eingerichtet wird. Diese falsche Differenz ergibt sich aus einer Ladungsteilung, die unter sämtlichen der Knoten N und N_ zusammen mit den ausgewählten redundanten Eingangs-/Ausgangsleitungen RIO&sub2; und RIO&sub2;_ und den Bitleitungen RBL&sub0;, und RBL&sub0;_ auftritt. Die Bitleitungen RBL&sub0;, und RBL&sub0;_ benötigen folglich Zeit, um die falsche Differenz bzw. das falsche Differential zu überwinden (dessen Erfassen bzw. Lesen dazu führen würde, daß falsche Daten zu den Ausgängen übertragen werden würden) und um den gültigen neuen Datenzustand an den Leitungen RIO&sub2; und RIO&sub2;_ anzulegen. Die Zugriffszeit tac zwischen der Zeit, in der die Leitungen RIO&sub2; und RIO&sub2;_ den neuen Datenzustand nach dem übergang des Adreßwertes, der in Fig. 6 gezeigt ist, anlegen, enthält folglich diese Verzögerungszeit. Während das obige Beispiel für den Fall einer Leseoperation gezeigt worden ist, die einer Leseoperation folgt, sollte es bemerkt werden, daß eine Leseoperation, die einer Schreiboperation folgt, einer noch längeren Verzögerungszeit ausgesetzt sein wird, da bei Schreiboperationen die Eingangs- /Ausgangsleitungen allgemein auf eine größere differentielle Spannung (z.B. ein Leitung-zu-Leitung-Differential) gesetzt bzw. getrieben werden als in Leseoperationen (z.B. einem Differential der Größenordnung einer Schwellenspannung eines n-Kanal-Transistors).
• Nun, bezugnehmend auf Fig. 7, wird der Betrieb des Redundanzmultiplexers 40&sub0;, nach Fig. 5 beschrieben, der Vorladetransistoren 64 für das gleiche Lesen von entgegengesetzten Datenzuständen aus verschiedenen Zellen in der redundanten Spalte 25&sub0;, in aufeinanderfolgenden Zyklen umfaßt. Der Betrieb des Redundanzmultiplexers 40&sub0;, gemäß dieser Ausführungsform der Erfindung für den anfänglichen Zyklus in der Folge nach Fig. 7 ist der gleiche, wie er in Fig. 6 gezeigt ist.
• Aufgrund der Einbeziehung der Vorladetransistoren 64 sind jedoch jene der Knoten N, die mit geöffneten der Sicherungen 66 verbunden sind, nicht potentialfrei, werden aber in Reaktion darauf, daß die Leitung IOEQ_ auf einen niedrigen logischen Pegel geht, um die Leitungen in dem E/A-Bus 21 abzugleichen, vorgeladen. Das Vorladen der Knoten N&sub6; und N&sub6;_ (und der anderen der Knoten N, die mit den geöffneten Sicherungen 66 verbunden sind) auf Vcc erfolgt folglich im wesentlichen zu der gleichen Zeit, wie das Vorladen und Abgleichen der Bitleitungen RBL&sub0;, und RBL&sub0;_ und des E/A-Busses 21 (was, wie in Fig. 6 gezeigt, zu dem Abgleich der Leitungen RIO&sub2; und RIO&sub2;_ führt).
• Nach der Vervollständigung des Pulses an der Leitung ATD und der Auswahl der Speicherzelle 30 in der neuen Zeile bzw. Reihe der redundanten Spalte 25&sub0;, (die Spaltenadresse bleibt in diesem Beispiel gleich) entwickelt sich die differentielle Spannung an den Bitleitungen RBL&sub0;, und RBL&sub0;_, die durch die ausgewählte Speicherzelle 30 erzeugt worden ist, an den Leitungen RIO&sub2; und RIO&sub2;_, ohne daß sie eine eingefangene Ladung an den Knoten N zu überwinden hat. Im Ergebnis wird die Zugriffszeit tac, zu der ein ausreichendes differentielles Signal an den Leitungen RIO&sub2; und RIO&sub2;_ entwickelt wird, aufgrund des Betriebs der Vorladetransistoren 64 kürzer, als die in den in Fig. 6 gezeigten Falle.
• Der Aufbau der Schaltung zum Auswählen, welcher Datenanschluß DQ mit den redundanten Spalten in dem Speicher verbunden ist, gemäß dieser Ausführungsform der Erfindung, verringert folglich die Verzögerung bei der Kommunikation des Datenzustandes von einer ausgewählten Speicherzelle in eine redundante Spalte. Im Ergebnis kann die Anzahl der redundanten Spalten, die in dem Speicher realisiert ist, gemäß einem oben aufgeführten Kompromiß der Ausbeute gegenüber dem Chipbereich ausgewählt werden, da der Funktionseinfluß durch die Zurverfügungstellung einer Auswählschaltung, durch die die redundante Spalte in Kommunikation mit einem von mehreren Datenanschlüssen gesetzt wird, gemäß dieser Erfindung minimiert werden.
• Es sollte zur Kenntnis genommen werden, daß, während die obige Beschreibung das Vorladen auf Vcc darstellt und folglich bevorzugt p-Kanal-Transistoren für eine derartige Vorladung verwendet, ein Vorladen auf andere Spannungen, die verschiedene Transistorarten oder andere Schaltungen verwenden, eine ähnliche Verbesserung der Zeit der Zugriffsfunktion auf den Speicher entweder als eine integrierte Speicherschaltung oder als ein in einer Logikeinrichtung, wie etwa einem Mikroprozessor, einer Logikanordnung oder dergleichen, eingebetteter Speicher zur Verfügung stellt. Es sollte auch bemerkt werden, daß, während die obige Beschreibung eine statische RAM-Einrichtung betrifft, die Vorteile der Erfindung auch durch deren Verwendung in anderen Speicherarten und -typen erhalten werden können, wie etwa dynamische RAMs, Festwertspeicher, wie etwa ROMs, EPRQMs und EEPROMs, und anderen Speicherkonstruktionen, wie etwa FIFOs und Zwei-Wege-Speichern.
• Während die Erfindung in bezug auf ihre bevorzugte Ausführungsform beschrieben worden ist, wird es natürlich zu bedenken sein, daß Modifikationen dieser Ausführungsform und Alternativen dazu, wobei die Modifikationen und Alternativen die Vorteile und den Nutzen dieser Erfindung erzielen, den Fachleuten im Stand der Technik vor Augen geführt werden, die sich auf diese Beschreibung und ihre Darstellungen beziehen. Es wird zu bedenken gegeben, daß derartige Modifikationen und Alternativen in dem Bereich dieser Erfindung liegen, wie sie hierin beansprucht wird.

Claims (15)

1. Integrierte Speicherschaltung, die aufweist:

mehrere Speicherzehen (12), die in Reihen und Spalten angeordnet sind;

mehrere redundante Speicherzellen (25), die mit der Anordnung verbunden sind;

mehrere Datenausgänge (20, 28);

mehrere Fühlschaltungen (13), die jeweils mit einem Datenausgang verbunden sind, um Daten an diesen zu übermitteln;

einen Dekoder (14, 18, 19), um mehrere Speicherzellen auszuwählen, um die darin gespeicherten Daten zu den Fühlschaltungen zu übermitteln, wobei das Auswählen einer Adresse entspricht, die an den Speicher angelegt wird;

wobei die Speicherschaltung gekennzeichnet ist durch:

eine Auswählschaltung (40), die zwischen den redundanten Speicherzellen und den Fühlschaltungen angekoppelt ist, um eine der Fühlschaltungen zur Kommunikation mit den redundanten Speicherzellen auszuwählen, wobei die Auswählschaltung aufweist:

mehrere Durchgangsgatter (62), die jeweils durch den Dekoder gesteuert werden, um jeweils die redundanten Speicherzellen an eine der Fühlschaltungen anzuschließen;

mehrere Sicherungen bzw. Schmelzsicherungen (66), die jeweils zwischen einem angeschlossenen Durchgangsgatter und seiner verbundenen Fühlschaltung angeschlossen sind; und

Mittel (64), um die Knoten zwischen jedem der Durchgangsgatter und seiner verbundenen Sicherung bzw. Schmelzsicherung zu entladen.

2. Integrierte Schaltung nach Anspruch 1, in der die mehreren redundanten Speicherzellen in einer Spalte angeordnet sind und der Dekoder ferner aufweist:

einen redundanten Dekoder (19), um die Spalte von redundanten Speicherzellen auszuwählen, die auf eine Spaltenadresse anspricht, die an den Dekoder angelegt ist, der zu einem vorbestimmten Wert paßt; und

die ferner ein Paar von Bit-Leitungen aufweist, um die Spalte von redundanten Speicherzellen an die ausgewählte Schaltung anzuschließen.

3. Integrierte Schaltung nach Anspruch 1 oder Anspruch 2, die ferner aufweist:

mehrere Dateneingänge (26, 28);

mehrere Schreibschaltungen (13), um Daten, die durch die Eingangsanschlüsse empfangen worden sind, an ausgewählte Speicherzellen in der Anordnung anzulegen; und

ein Eingangs/Ausgangs-Bus, der an die ausgewählte Schaltung angeschlossen ist; wobei die Fühlschaltungen und die Schreibschaltungen an den Eingangs- /Ausgangs-Bus angeschlossen sind;

und wobei die Auswähischaltung zum Auswählen von Leitungen in den Eingangs/Ausgangs-Bus zur Kommunikation mit den redundanten Speicherzellen ist.

4. Integrierte Schaltung nach Anspruch 3, in der die Dateneingänge und die Datenausgänge die gleichen Anschlüsse sind, und die ferner aufweist:

einen Eingangs/Ausgangs-Bus, der an die Auswählschaltung angeschlossen ist;

wobei die Fühlschaltungen und die Schreibschaltungen an den Eingangs- /Ausgangs-Bus angeschlossen sind;

und wobei die Auswählschaltung zum Auswählen von Leitungen in dem Eingangs/Ausgangs-Bus zur Kommunikation mit den redundanten Speicherzellen ist.

5. Integrierte Schaltung nach Anspruch 4, in der sämtliche der Dateneingänge und Datenausgänge mit einem Leseverstärker (13) und einer Schreibschaltung (13) verbunden sind; und wobei der Leseverstärker und die Schreibschaltung, die mit dem gleichen Dateneingang und Datenausgang verbunden sind, an die gleiche Leitung in dem Eingangs/Ausgangs-Bus angeschlossen sind.

6. Integrierte Schaltung nach einem der Ansprüche 1 bis 5, in der die Auswählschaltung einen Ausgang hat, der mit jeder Fühlschaltung verbunden ist;

in der die Sicherungen bzw. Schmelzsicherungen (66) sämtlich in Serie zwischen ihren verbundenen Durchgangsgattern (22) und einem der Ausgänge der Auswählschaltung angeschlossen sind;

und in der jene der mehreren Sicherungen bzw. Schmelzsicherungen, die nicht mit der ausgewählten Fühischaltung verbunden sind, offen sind.

7. Integrierte Schaltung nach Anspruch 1 oder Anspruch 4, die ferner aufweist: Mittel, um den Eingangs/Ausgangs-Bus in Reaktion auf ein Vorladesignal vorzuladen;

und in der die Entlademittel (64) aufweisen:

mehrere Transistoren, die jeweils einen Leiterpfad haben, der zwischen einem verbundenen Knoten und einer Vorladespannung angeschlossen ist, und die einen Steueranschluß haben, um das Vorladesignal zu empfangen.

8. Integrierte Schaltung nach Anspruch 1, die ferner aufweist:

einen Ausgangs-Bus, der zwischen den Fühlschaltungen und der Auswähl schaltung angekoppelt ist, wobei der Ausgangs-Bus mehrere Paare von Differentialbzw. Schaltdifferenz-Busleitungen aufweist, und in der die Auswähischaltung an die redundanten Speicherzellen über Differential- bzw. Schaltdifferenz-Bitleitungen angekoppelt ist;

und wobei die Entlademittel (64) aufweisen:

mehrere Gleichgewichtsausgleichs-Transistoren, die sämtlich mit einer der Differential- bzw. Schaltdifferenz-Busleitungen verbunden sind, und die jeweils einen Steueranschluß haben, um ein Gleichgewichtsausgleichssignal zu empfangen.

9. Verfahren zum Betreiben einer integrierten Speicherschaltung, wobei die Speicherschaltung eine Anordnung von Speicherzellen (12) hat, die in Reihen und Spalten angeordnet sind, und mehrere redundante Speicherzellen (25) hat, die mittels Durchgangsgattern in Kommunikation mit einer entsprechenden Anzahl von Knoten versetzt werden können, die über Sicherungen bzw. Schmelzsicherungen (66) an eine Anzahl von Ausgängen angeschlossen sind, um Daten dazu zu übertragen, das die Schritte umfaßt:

ein Ausgang wird zur Kommunikation mit mehreren redundanten Speicherzeilen mittels der Sicherung zum Ersetzen von dem Ausgang von defekten Zeilen ausgewählt,

in Reaktion auf einen Adresswert, der die Auswahl der redundanten Speicherzellen anzeigt, wird eine der redundanten Speicherzellen an den ausgewählten Ausgang angeschlossen, indem die mehreren Durchgangsgatter angestellt werden, die zwischen den redundanten Speicherzellen und jedem der Knoten angekoppelt sind, die mit einem der mehreren Ausgänge verbunden sind; und

nach dem Schritt des Anschließens werden die Knoten entladen, die mit jenen der mehreren Ausgänge verbunden sind, die bei dem Auswähischritt nicht ausgewählt werden.

10. Verfahren nach Anspruch 9, in dem der Auswählschritt aufweist: ausgewählte Sicherungen von mehreren Sicherungen bzw. Schmelzsicherungen (66) werden geöffnet, wobei jede der mehreren Sicherungen zwischen einem Knoten und seinem verbundenen Ausgang angeschlossen ist, und wobei das Öffnen jene der mehreren Sicherungen öffnet, die mit jenen der mehreren nicht ausgewählten Ausgänge verbunden sind.

11. Verfahren nach Anspruch 9, das ferner umfaßt:

nach dem Schritt des Anschließens wird der Zustand der ausgewählten redundanten Speicherzelle (25) geffihlt; und

der gefühlte Zustand wird an den ausgewählten Ausgang angelegt.

12. Verfahren nach Anspruch 9, in dem der Schritt des Entladens in Reaktion auf den Empfang eines anderen Adreßwertes nach dem Schritt des Anschließens durchgeflihrt wird, wobei der Schritt des Entladens umfaßt, daß die Knoten, die mit jenen der mehreren Ausgänge verbunden sind, die bei dem Auswähischritt nicht ausgewählt werden, auf eine Vorladungsspannung vorgespannt werden.

13. Verfahren nach Anspruch 9, das ferner umfaßt: in Reaktion auf einen Adreßwert, der nicht die Auswahl der redundanten Speicherzellen (25) anzeigt, werden die mehreren Durchgangsgatter (62) ausgeschaltet.

14. Verfahren nach Anspruch 9, in dem der Schritt des Anschließens die ausgewählte redundante Speicherzelle an eine Schreibschaltung (13) anschließt und die Differential- bzw. Schaltdifferenz-Bitleitungen an eine Fühlschaltung (13) anschließt, die mit dem ausgewählten Ausgang verbunden ist.

15. Verfahren nach Anspruch 9, in dem die redundanten Speicherzellen mit den Ausgängen mittels Differential- bzw. Schaltdifferenz-S ignal leitungen kommunizieren, so daß der Schritt des Anschließens aufweist, daß ein Differential- bzw. Schaltdifferenz-Durchgangsgatter zwischen den redundanten Speicherzellen (25) und jedem der Ausgänge eingeschaltet wird;

und in dem der Schritt des Entladens umfaßt, daß die Differential- bzw. Schaltdifferenz-Knoten, die mit jenen der mehreren Ausgänge verbunden sind, die bei dem Auswählschritt nicht ausgewählt sind, abgeglichen werden bzw. im Gleichgewicht gehalten werden.