DE4128919A1

DE4128919A1 - Halbleiterspeichereinrichtung

Info

Publication number: DE4128919A1
Application number: DE4128919A
Authority: DE
Inventors: Tetsuya Matsumura; Shinichi Uramoto; Masahiko Yoshimoto
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-08-31
Filing date: 1991-08-30
Publication date: 1992-03-12
Anticipated expiration: 2011-08-31
Also published as: DE4128919C2; US5365475A; JPH04113585A; JPH0834059B2

Description

Die vorliegende Erfindung bezieht sich auf Halbleiterspeicher einrichtungen und insbesondere auf eine Halbleiterspeicherein richtung, die sowohl als statischer Speicher als auch als Nur- Lese-Speicher verwendbar ist, und ein Verfahren zum Betreiben derselben.

Fig. 16 ist ein Blockschaltbild, das den allgemeinen Aufbau eines herkömmlichen statischen Speichers mit wahlfreiem Zugriff (im folgenden als SRAM bezeichnet) zeigt.

In einer Speicherzellenanordnung (einem Speicherzellen-Array) 1a ist eine Mehrzahl von Wortleitungen WL und eine Mehrzahl von Bitleitungspaaren BL, so angeordnet, daß sie einander über kreuzen, und Speicherzellen 2a sind an ihren Kreuzungspunkten vorgesehen. Ein Stromversorgungspotential (im folgenden als Versorgungspotential bezeichnet) Vcc ist über eine Versorgungs leitung 3 angelegt, und das Massepotential GND (0 V) ist durch eine Masseleitung 4 an die Speicherzellenanordnung 1a ange legt.

Der Speicherzellenanordnung 1a sind ein Zeilendekoder 5, ein Spaltendekoder 6 und eine Ein-/Ausgangsschaltung 8 zugeordnet. Der Zeilendekoder 5 dekodiert das Zeilenadreßsignal des über eine Adresseneingangsleitung 7 gelieferten Adreßsignals AD, wählt eine aus der Mehrzahl der Wortleitungen WL aus und legt eine dem Versorgungspotential Vcc entsprechende Spannung auf hohem oder "H"-Pegel an die ausgewählte Wortleitung WL an. Die Ein-/Ausgangsschaltung 8 weist eine Mehrzahl von Schalteinrich tungen, die jeweils an einem Bitleitungspaar BL, angeordnet sind, und einen Leseverstärker oder eine Mehrzahl von Lese verstärkern zwischen einer Datenein-/ausgangsleitung 9 und jeder Schalteinrichtung auf. Der Spaltendekoder 6 dekodiert das Spaltenadreßsignal des Adreßsignals AD, das über die Adresseneingangsleitung 7 geliefert wird, wählt eine der Mehrzahl der Schalteinrichtungen in der Ein-/Ausgangsschaltung 8 aus und versetzt die ausgewählte Schalteinrichtung in den leitenden Zustand.

Folglich wird eine aus der Mehrzahl der Speicherzellen 2a durch den Zeilendekoder 5 und den Spaltendekoder 6 ausgewählt. Wenn Daten geschrieben werden, werden die extern bereitgestellten Daten D in die ausgewählte Speicherzelle 2a über die Datenein- /ausgabeleitung 9 und die Ein-/Ausgangsschaltung 8 eingeschrieben. Wenn Daten ausgelesen werden, werden die in der ausgewählten Speicherzelle 2a gespeicherten Daten über die Datenein-/ausgabeschaltung 8 und die Datenein-/ausgabeleitung 9 nach außen ausgelesen.

Fig. 17 ist ein Schaltbild, das den Aufbau der in Fig. 16 ge zeigten Speicherzelle 2a zeigt.

Die Speicherzelle 2a enthält PMOS-Transistoren 21 und 22 und NMOS-Transistoren 23, 24, 25 und 26. Der Transistor 21 ist zwischen einen Knoten N1 und einen Knoten NA und der Transistor 23 ist zwischen den Knoten NA und einen Knoten N3 geschaltet. Der Transistor 22 ist zwischen einen Knoten N2 und einen Knoten NB geschaltet, und der Transistor 24 ist zwischen die Knoten NB und N4 geschaltet. Die Gates der Transistoren 21 und 23 sind mit dem Knoten NB verbunden, und die Gates der Transistoren 22 und 24 sind mit dem Knoten NA verbunden. Die Knoten N1 und N2 sind mit der Versorgungsleitung 3 und die Knoten N3 und N4 mit der Masseleitung 4 verbunden. Die Transistoren 21 und 23 bilden einen ersten Inverter, und die Transistoren 22 und 24 bilden einen zweiten Inverter. Zueinander komplementäre Potentiale sind an die Knoten NA und NB angelegt.

Der Transistor 25 ist zwischen die Bitleitung BL und den Knoten NA geschaltet, und der Transistor 26 ist zwischen die Bitleitung BL und den Knoten NB geschaltet. Die Gates der Tran sistoren 25 und 26 sind mit der Wortleitung WL verbunden. Die in Fig. 17 gezeigte Speicherzelle 2a wird als CMOS-Speicher zelle bezeichnet.

Nachfolgend wird der Einschreibvorgang der in Fig. 17 gezeigten Speicherzelle 2a beschrieben.

Die extern bereitgestellten Daten werden über die Datenein- /ausgabeleitung 9 und die Ein-/Ausgangsschaltung 8 an das Bit leitungspaar BL, geliefert. Wenn der Wert "1" eingeschrieben wird, wird das Potential an der Bitleitung BL "H", und das Potential an der Bitleitung nimmt niedrigen Pegel an bzw. wird "L". Wenn eine Wortleitung WL durch den Zeilendekoder 5 ausgewählt wird, steigt das Potential an dieser Wortleitung WL auf "H" an. Im Ergebnis dessen schalten die Transistoren 25 und 26 ein. Folglich wird das Potential am Knoten NA "H" und das Potential am Knoten NB wird "L". Im Ergebnis dessen schaltet der Transistor 24 ein und der Transistor 22 aus. Dann schaltet der Transistor 21 ein, und der Transistor 23 schaltet aus. Damit wird das Potential am Knoten NA durch den Transistor 21 auf das Versorgungspotential hochgezogen bzw. angehoben, und das Potential am Knoten NB wird durch den Transistor 24 auf Massepotential herabgezogen bzw. abgesenkt. Damit wird der Wert "1" in der Speicherzelle 2a gespeichert.

Wenn der Wert "0" eingeschrieben wird, wird ein zum beschriebenen Vorgang entgegengesetzter Vorgang ausgeführt.

Nachfolgend wird der Auslesevorgang der in Fig. 17 gezeigten Speicherzelle 2a beschrieben.

Zuerst steigt, wenn eine Wortleitung WL durch den Zeilendekoder 5 ausgewählt wird, das Potential auf der Wortleitung WL auf "H" an. Im Ergebnis dessen schalten die Transistoren 25 und 26 ein, und die an den Knoten NA und NB gehaltenen Potentiale werden auf die Bitleitung BL bzw. übertragen. Im Falle, daß der Wert "1" in der Speicherzelle 2a gespeichert ist, wird das Potential an der Bitleitung BL "H", und das Potential an der Bitleitung wird "L". Umgekehrt wird im Falle, daß in der Speicherzelle 2a der Wert "0" gespeichert ist, das Potential auf der Bitleitung BL "L", und das Potential auf der Bitleitung wird "H".

Auf diese Weise werden die auf das Bitleitungspaar BL, ausgelesenen Daten über die Ein-/Ausgangsschaltung 8 und die Datenein-/ausgabeleitung 9 als Ausgabe nach außen ausgelesen.

Die in Fig. 17 gezeigte Speicherzelle 2a arbeitet folglich als statische Speicherzelle. Das heißt, auch wenn die Speicherzelle im in Fig. 16 gezeigten SRAM nicht wie bei einem dynamischen Speicher mit wahlfreiem Zugriff (DRAM) periodisch aufgefrischt wird, kann jede Speicherzelle 2a Daten statisch solange speichern, wie das Versorgungspotential Vcc auf der Versor gungsleitung 3 anliegt.

Im oben beschriebenen herkömmlichen SRAM gehen jedoch, wenn das Anlegen des Versorgungspotential Vcc an die Versorgungsleitung 3 beendet wird, die in jeder Speicherzelle 2a gespeicherten Daten verloren. Genauer gesagt ist es in einem herkömmlichen SRAM unmöglich, Daten so fest wie in einem Nur-Lese-Speicher (im folgenden als ROM bezeichnet) zu speichern. Im Einklang mit der Diversifizierung der Systeme in den letzten Jahren wurde die Forderung nach Speichereinrichtungen mit Mehrfachfunktionen laut, und die Bereitstellung von Halbleiterspeichereinrich tungen, die sowohl die Funktion eines SRAM als auch eines ROM haben, wird nachdrücklich gefordert.

Daher wurde durch die Anmelder eine Halbleiterspeichereinrich tung entwickelt, die sowohl die Funktionen eines SRAM als auch eines ROM hat.

Fig. 18 ist ein Blockschaltbild, das den Aufbau einer herkömm lichen Halbleiterspeichereinrichtung zeigt, die sowohl die Funktionen eines SRAM als auch eines ROM aufweist. Diese Halbleiterspeichereinrichtung ist in der japansichen Patent offenlegungsschrift Nr. Hei 1-1 30 395 und der entsprechenden US- Anmeldung Serial No. 5 26 138 beschrieben.

Eine Mehrzahl von Wortleitungen WL und eine Mehrzahl von Bit leitungspaaren BL, sind in einer Speicherzellenanordnung 1b so angeordnet, daß sie einander überkreuzen, und die Speicher zellen 2b sind an ihren Kreuzungspunkten angeordnet. Ein erstes Potential Vcc1 ist über eine erste Versorgungsleitung 31 ange legt, ein zweites Potential Vcc2 ist über eine zweite Versorgungsleitung 32 angelegt, und ein Massepotential ist über die Masseleitung 4 an die Speicherzellenanordnung 1b angelegt. Die anderen Teile des Aufbaues sind dieselben wie beim Aufbau der in Fig. 16 gezeigten Halbleiterspeichereinrichtung.

Fig. 19 ist ein Schaltbild, das den Aufbau der in Fig. 18 ge zeigten Speicherzelle 2b zeigt.

In der Speicherzelle 2b sind hochohmige Lasteinrichtungen (Lastwiderstände) 21a und 22a anstelle der Transistoren 21 und 22 in der in Fig. 17 gezeigten Speicherzelle 2a angeordnet. Der hochohmige Lastwiderstand 21a ist zwischen den Knoten N1 und den Knoten NA geschaltet, und der hochohmige Lastwiderstand 22a ist zwischen den Knoten N2 und den Knoten NB geschaltet. Der Knoten N1 ist mit der ersten Versorgungsleitung 31 verbunden, und der Knoten N2 ist mit der zweiten Versorgungsleitung 32 verbunden. Diese Speicherzelle 2b wird als Speicherzelle vom hochohmigen Lastwiderstandstyp bezeichnet.

Nachfolgend wird die Funktionsweise der in Fig. 19 gezeigten Speicherzelle 2b beschrieben.

Zuerst, wenn die Potentiale Vcc1 und Vcc2 auf das Versorgungs potential Vcc gesetzt sind, arbeitet die Speicherzelle 2b als gewöhnliche statische Speicherzelle wie die Speicherzelle 2a in Fig. 17.

Dann wird, wenn das Potential Vcc1 auf das Versorgungspotential Vcc und das Potential Vcc2 auf Massepotential eingestellt wird, das Potential an den Knoten N2 und NB "L". Der Transistor 23 schaltet daher aus. Dementsprechend wird das Potential am Knoten NA auf das Versorgungspotential Vcc hochgezogen bzw. angehoben. Im Ergebnis dessen schaltet der Transistor 24 ein. Damit wird das Potential am Knoten NB auf Massepotential abge senkt. Genauer gesagt, speichert die Speicherzelle 2b, dann fest den Wert "1". In diesem Falle arbeitet die Speicherzelle 2b als ROM-Zelle, die den Wert "1" speichert.

Umgekehrt führt, wenn das Potential Vcc1 auf Massepotential und das Potential Vcc2 auf das Versorgungspotential Vcc eingestellt wird, die Speicherzelle 2b einen zum eben beschriebenen Vorgang entgegengesetzten Betriebsvorgang aus. Genauer gesagt, die Speicherzelle 2b speichert fest den Wert "0". In diesem Fall arbeitet die Speicherzelle 2b als ROM-Zelle, die den Wert "0" speichert.

Wenn die Potentiale Vcc1 und Vcc2 auf das Massepotential GND gelegt werden, werden die Potentiale an beiden Knoten NA und NB "L". Es ist daher unmöglich, die in der Speicherzelle 2b zu speichernden Daten zu spezifizieren.

Wie oben beschrieben, kann bei der in den Fig. 18 und 19 gezeigten Halbleiterspeichereinrichtung die Halbleiterspeicher einrichtung durch Bestimmung der an die erste und zweite Versorgungsleitung 31 und 32 angelegten Potentiale als SRAM oder ROM genutzt werden.

Jedoch wird normalerweise einer der beiden Versorgungsleitungen 31 und 32 dazu genutzt, das Versorgungspotential Vcc an die Halbleiterspeichereinrichtung als Ganzes anzulegen. Im Falle, daß die erste Versorgungsleitung 31 zur Anlegung des Versor gungspotentials Vcc an die Halbleiterspeichereinrichtung als Ganzes genutzt wird, kann der Benutzer die Halbleiterspeicher einrichtung durch Einstellen des Potentials Vcc2, das an die zweite Versorgungsleitung 32 angelegt wird, auf das Potential Vcc oder das Massepotential GND als SRAM oder ROM nützen.

In diesem Falle, wenn das Potential Vcc2 auf das Versorgungs potential Vcc eingestellt ist, arbeitet die Speicherzelle 2b als statische Speicherzelle. Wenn das Potential Vcc2 auf das Massepotential GND eingestellt ist, arbeitet die Speicherzelle 2b als ROM-Zelle, die den Wert "1" speichert. In diesem Falle kann die Speicherzelle 2b jedoch nicht als ROM-Zelle genutzt werden, die den Wert "0" speichert.

Es ist daher schwierig für den Benutzer, die Speicherzelle 2b als ROM zur Speicherung beliebiger Daten zu nutzen.

Es ist Aufgabe der vorliegenden Erfindung, die Anwendungsmög lichkeiten von Halbleitereinrichtungen auszuweiten, insbe sondere eine als SRAM und ROM (Zwei-Phasen-ROM) zur Nutzung beliebiger Daten nutzbare Halbleiterspeichereinrichtung bereitzustellen.

Es ist weiter Aufgabe der Erfindung, ein Betriebsverfahren anzugeben, das es ermöglicht, eine Halbleiterspeichereinrich tung als SRAM und Zwei-Phasen-ROM zu nutzen.

Die erfindungsgemäße Halbleiterspeichereinrichtung weist eine erste Potentialleitung, die ein erstes Potential aufnimmt, eine zweite Potentialleitung, die ein zweites Potential aufnimmt, eine dritte Potentialleitung, die wahlweise das erste Potential oder das zweite Potential aufnimmt, und eine vierte Potential leitung, die wahlweise das erste oder das zweite Potential auf nimmt, und mindestens eine Speicherzelle auf.

Die Speicherzelle weist einen ersten Knoten und einen zweiten Knoten, deren Potential komplementär zueinander ist, eine erste Hochzieh-/Absenkeinrichtung, die zwischen die erste Potential leitung oder die dritte Potentialleitung und den ersten Knoten geschaltet ist, eine zweite Hochzieh-/Absenkeinrichtung, die zwischen die erste Potentialleitung oder die dritte Potential leitung und den zweiten Knoten geschaltet ist, eine dritte Hochzieh-/Absenkeinrichtung, die zwischen die zweite Potential leitung oder die vierte Potentialleitung und den ersten Knoten geschaltet ist, und eine vierte Hochzieh-/Absenkeinrichtung, die zwischen die zweite Potentialleitung oder die vierte Potentialleitung und den zweiten Knoten geschaltet ist, auf.

Bei der Halbleiterspeichereinrichtung kann eine Mehrzahl von Speicherzellen abhängig davon erhalten werden, ob die erste und die zweite Hochzieh-/Absenkeinrichtung mit der ersten oder der dritten Potentialleitung verbunden sind, und ob die dritte und die vierte Hochzieh-/Absenkeinrichtung mit der zweiten Potentialleitung oder der vierten Potentialleitung verbunden sind, wenn sie hergestellt wird.

Darüber hinaus arbeitet die Speicherzelle entweder als statische Speicherzelle oder als Nur-Lese-Speicherzelle, die fest beliebige Daten speichert, was davon abhängt, ob das erste Potential oder das zweite Potential an die dritte Potentiallei tung angelegt wird und ob das erste Potential oder das zweite Potential an die vierte Potentialleitung angelegt wird, wenn sie benützt wird.

Es ist damit möglich, die Halbleiterspeichereinrichtung als SRAM oder Zwei-Phasen-ROM, der fest beliebige Daten speichert, durch wahlweises Anlegen des ersten Potentials oder des zweiten Potentials an die dritte Potentialleitung und die vierte Potentialleitung zu nutzen. Damit wird eine Halbleiterspeicher einrichtung mit weitem Anwendungsbereich erhalten.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Erläuterung von Ausführungsbeispielen anhand der Figuren.

Von den Figuren zeigen:

Fig. 1 ein Blockschaltbild, das den gesamten Aufbau der Halbleiterspeichereinrichtung nach einer Ausfüh rungsform zeigt,

Fig. 2A eine Darstellung, die den Aufbau der Speicherzel lenanordnung der in Fig. 1 gezeigten Halbleiter speichereinrichtung zeigt,

Fig. 2B eine Darstellung, die ein anderes Beispiel für den Aufbau der Speicherzellenanordnung zeigt,

Fig. 3 ein Schaltbild, das den Aufbau einer in der ersten Halbleiterspeichereinrichtung enthaltenen Speicherzelle zeigt,

Fig. 4 eine Darstellung, die den Verbindungszustand einer Speicherzelle vom A-Typ zeigt,

Fig. 5A und 5B Darstellungen, die die Verbindungszustände von Speicherzellen des B-Typs zeigen,

Fig. 6A und 6B Darstellungen, die die Verbindungszustände von Speicherzellen des C-Typs zeigen,

Fig. 7A, 7B, 7C, 7D Darstellungen, die die Verbindungszustände von Speicherzellen des D-Typs zeigen,

Fig. 8A eine Darstellung zur Erklärung des Betriebs eines beliebigen Typs der Speicherzellen,

Fig. 8B, 8C, 8D Zustände der Speicherzellen vom B-Typ, C-Typ und D-Typ in Abhängigkeit von den an die zweite Ver sorgungsleitung und die zweite Masseleitung ange legten Potentialen,

Fig. 8E ein Beispiel für eine Anordnung von Speicher zellen,

Fig. 9A eine Darstellung, die ein Beispiel für einen Auf bau einer Speicherzellenanordnung unter Benutzung von vier Typen von Speicherzellen zeigt,

Fig. 9B eine Darstellung zur Erklärung des Betriebs der in Fig. 9A gezeigten Speicherzellenanordnung,

Fig. 10 ein Schaltbild zur Darstellung des Aufbaues einer Speicherzelle nach einer weiteren Ausführungsform,

Fig. 11 ein Schaltbild zur Darstellung des Aufbaues einer Speicherzelle entsprechend einer weiteren Ausfüh rungsform,

Fig. 12 ein Schaltbild zur Darstellung des Aufbaues einer Speicherzelle nach einer weiteren Ausführungsform,

Fig. 13 ein Schaltbild zur Darstellung des Aufbaues einer Speicherzelle nach einer weiteren Ausführungsform,

Fig. 14 eine Darstellung, die ein Beispiel zeigt, bei dem die Halbleiterspeichereinrichtung auf ein Digital- Filter angewendet ist,

Fig. 15 eine Darstellung, die ein Beispiel zeigt, bei dem die Halbleiterspeichereinrichtung auf einen Mikro prozessor angewendet ist,

Fig. 16 ein Blockschaltbild, das ein Beispiel einer her kömmlichen Halbleiterspeichereinrichtung zeigt,

Fig. 17 ein Schaltbild, das den Aufbau einer in der Halb leiterspeichereinrichtung der Fig. 16 enthaltenen Speicherzelle zeigt,

Fig. 18 ein Blockschaltbild, das ein anderes Beispiel für eine herkömmliche Halbleiterspeichereinrichtung zeigt,

Fig. 19 ein Schaltbild, das den Aufbau einer in der Halb leiterspeichereinrichtung der Fig. 18 enthalte nen Speicherzelle zeigt.

Wie Fig. 1 zeigt, ist eine Mehrzahl von Wortleitungen WL und eine Mehrzahl von Bitleitungspaaren BL, so angeordnet, daß sie einander in der Speicherzellenanordnung (im Speicherzellen- Array) 1 kreuzen, und eine Speicherzelle 2 ist an jeder ihrer Kreuzungen angeordnet. Erste und zweite Versorgungsleitungen V1 und V2 und erste und zweite Masseleitungen G1 und G2 sind mit der Speicherzellenanordnung 1 verbunden. Ein Versorgungs potential Vcc ist an die erste Versorgungsleitung V1 angelegt, und ein Versorgungspotential Vcc oder das Massepotential GND (0 V) wird wahlweise durch den Nutzer an die zweite Versorgungsleitung V2 angelegt. Das Massepotential GND ist an die erste Masseleitung G1 angelegt, und das Massepotential GND oder das Versorgungspotential Vcc werden durch den Nutzer wahlweise an die zweite Masseleitung G2 angelegt.

Wie in Fig. 2A gezeigt, sind die erste und zweite Versorgungs leitung V1 und V2 und die erste und zweite Masseleitung G1 und G2 so angeordnet, daß sie die Speicherzellen 2 in jeder Spalte überkreuzen.

Die erste Versorgungsleitung V1 und die erste Masseleitung G1 werden verwendet, um das Versorgungspotential Vcc und das Massepotential GND an die gesamte Halbleiterspeichereinrichtung anzulegen. Die zweite Versorgungsleitung V2 und die zweite Masseleitung G2 werden verwendet, um den Zustand jeder Speicherzelle 2 auszuwählen. Die erste Versorgungsleitung V1 entspricht der ersten Potentialleitung, und die zweite Versor gungsleitung V2 entspricht der dritten Potentialleitung, die erste Masseleitung G1 entspricht der zweiten Potentialleitung, und die zweite Masseleitung G2 entspricht der vierten Potentialleitung.

Wie in Fig. 2B gezeigt, kann ein Satz aus einer ersten Versor gungsleitung V1, einer zweiten Versorgungsleitung V2, einer ersten Masseleitung G1 und einer zweiten Masseleitung G2 für jeweils 2 Spalten von Speicherzellen vorgesehen und gemeinsam von den beiden benachbarten Spalten genutzt werden.

Fig. 3 ist ein Schaltbild, das den Aufbau einer der in den Fig. 1 und 2 gezeigten Speicherzellen 2 darstellt.

Die Speicherzelle 2 weist PMOS-Transistoren 21 und 22 und NMOS- Transistoren 23, 24, 25 und 26 auf, wie auch die in Fig. 17 ge zeigte Speicherzelle 2a. Diese Speicherzelle ist ebenfalls eine Speicherzelle vom CMOS-Typ.

Der Transistor 21 entspricht der ersten Hochzieh-/Absenkein richtung, und der Transistor 22 entspricht der zweiten Hochzieh-/Absenkeinrichtung. Der Transistor 23 entspricht der dritten Hochzieh-/Absenkeinrichtung, und der Transistor 24 ent spricht der vierten Hochzieh-/Absenkeinrichtung.

Die Knoten N1 und N2 werden während des Herstellungsprozesses durch eine Programmeinheit entweder mit der ersten oder zweiten Versorgungsleitung V1 und V2 verbunden. Des weiteren werden die Knoten N3 und N4 in einer Programmeinheit während des Herstel lungsprozesses mit entweder der ersten oder der zweiten Masse leitung G1 und G2 verbunden. Beispielsweise kann das Vorhanden sein oder Nichtvorhandensein eines Kontaktes, das Vorhandensein oder Nichtvorhandensein eines Durchgangsloches und das Vorhandensein oder Nichtvorhandensein eines Diffusionsgebietes o. ä. die Verbindung der Knoten N1-N4 verändern.

Durch diese Verbindungsmethode (Programmierung) wird bestimmt, ob der Typ der Speicherzelle 2 der A-, B-, C- oder D-Typ wird, wie im folgenden beschrieben wird.

Mindestens einer der Knoten N1 und N2 muß mit der ersten Ver sorgungsleitung V1 verbunden werden. Darüber hinaus muß mindestens einer der Knoten N3 und N4 mit der ersten Masselei tung G1 verbunden werden.

Im folgenden wird unter Bezugnahme auf Fig. 8A der Betrieb der Speicherzelle 2 beschrieben, wobei diese in die Typen A, B, C und D klassifiziert wird.

Fig. 4 ist eine Darstellung, die den Verbindungszustand einer Speicherzelle vom Typ A zeigt, und die Fig. 5A und 5B sind Dar stellungen, die die Verbindungszustände der Speicherzellen vom Typ B zeigen. Die Fig. 6A und 6B sind Darstellungen, die die Verbindungszustände der Speicherzellen vom C-Typ zeigen, und die Fig. 7A, 7B, 7C und 7D sind Darstellungen, die die Verbin dungszustände der Speicherzellen vom Typ D zeigen.

(1) Typ A
Wie in Fig. 4 gezeigt, sind beide Knoten N1 und N2 mit der ersten Versorgungsleitung V1 verbunden, und beide Knoten N3 und N4 sind mit der ersten Masseleitung G1 verbunden. Daher hat das Anlegen eines beliebigen Potentials an die zweite Versorgungsleitung V2 und die zweite Masseleitung G2 keinen Einfluß auf den Zustand dieser Speicherzelle. Damit arbeitet eine Speicherzelle vom Typ A als statische Speicherzelle, die zum Lesen und Schreiben unabhängig von den Zuständen der zweiten Versorgungsleitung V2 und der zweiten Masseleitung G2 benutzt werden kann. Eine solche Speicherzelle wird im folgenden als RAM-Zelle bezeichnet.

(2) Typ B
Wie in Fig. 5A und 5B gezeigt, sind beide Knoten N1 und N2 mit der ersten Versorgungsleitung V1 verbunden, und je einer der Knoten N3 und N4 ist mit der ersten Masseleitung G1 bzw. der zweiten Masseleitung G2 verbunden.

Wenn ein Potential "L" (Massepotential GND) an die zweite Masseleitung G2 angelegt wird (die Fälle 1 und 3), wird die Speicherzelle einer RAM-Zelle.

Wenn ein Potential "H" (Versorgungspotential Vcc) an die zweite Masseleitung G2 angelegt wird (die Fälle 2 und 4), wird die Speicherzelie ein erster ROM.

Im folgenden wird der Betrieb der Speicherzelle in Fig. 5A in den Fällen 2 und 4 beschrieben.

Es sei angenommen, daß die Speicherzelle den Wert "1" unter der Bedingung speichert, daß das Potential auf der Wortleitung WL "L" ist. In diesem Falle ist das Potential am Knoten NA "H", und das Potential am Knoten NB ist "L".

Wenn unter dieser Voraussetzung ein Potential "H" an die zweite Masseleitung G2 angelegt wird, wird das Potential am Knoten NB beschleunigt auf "H" hochgezogen, weil der Transistor 24 einge schaltet ist. Damit werden die Potentiale auf den Gates der Transistoren 21 und 23 ebenso beschleunigt auf "H" hochgezogen. Im Ergebnis dessen schaltet der Transistor 21 aus, und der Transistor 23 schaltet ein. Im Ergebnis wird das Potential am Knoten NA auf "L" abgesenkt. Infolgedessen wird das Potential am Gate des Transistors 22 "L", und der Transistor 22 schaltet ein. Im Ergebnis ist die Speicherzelle unter der Bedingung stabilisiert, daß sie den Wert "0" speichert. Auf der anderen Seite sei angenommen, daß die Speicherzelle den Wert "0" unter der Bedingung speichert, daß das Potential auf der Wortleitung WL "L" ist. In diesem Falle ist das Potential am Knoten NA "L", und das Potential am Knoten NB ist "H".

Unter dieser Bedingung ist das Potential "H" an die zweite Masseleitung G2 angelegt. In diesem Falle ist der Transistor 24 ausgeschaltet, so daß das Potential des Knoten N4 keinen Ein fluß auf den Knoten NB hat. Damit wird die Speicherzelle in dem Zustand gehalten, daß sie den Wert "0" speichert.

Wie oben beschrieben, ist, wenn das Versorgungspotential Vcc an die zweite Masseleitung G2 angelegt wird, die Speicherzelle nach Fig. 5A eine erste ROM-Zelle, die fest den Wert "0" speichert.

Ähnlich ist, wenn das Versorgungspotential Vcc auf die zweite Masseleitung G2 gegeben wird, die Speicherzelle nach Fig. 5B eine erste ROM-Zelle, die fest den Wert "1" speichert.

(3) Typ C
Wie in den Fig. 6A und 6B gezeigt, sind die Knoten N1 und N2 mit der ersten Versorgungsleitung V1 bzw. der zweiten Versorgungsleitung V2 verbunden, und beide Knoten N3 und N4 sind mit der ersten Masseleitung G1 verbunden.

Wenn ein Potential "H" an die zweite Versorgungsleitung V2 angelegt wird (die Fälle 1 und 2), wird die Speicherzelle eine RAM-Zelle.

Wenn ein Potential "L" an die zweite Versorgungsleitung V2 angelegt wird (die Fälle 3 und 4), wird die Speicherzelle eine zweite ROM-Zelle.

Im folgenden wird der Betrieb der Speicherzelle nach Fig. 6A in den Fällen 3 und 4 beschrieben.

Es sei angenommen, daß die Speicherzelle den Wert "0" unter der Bedingung speichert, daß das Potential auf der Wortleitung WL "L" ist. In diesem Falle ist das Potential am Knoten NA "L", und das Potential am Knoten NB ist "H".

Unter dieser Bedingung ist, wenn ein Potential "L" an die zweite Versorgungsleitung V2 angelegt wird, das Potential am Knoten NB beschleunigt auf "L" abgesenkt, da der Transistor 22 eingeschaltet ist. Damit werden die Potentiale an den Gates der Transistoren 21 und 23 ebenso beschleunigt auf "L" abgesenkt. Im Ergebnis dessen schaltet der Transistor 21 ein, und der Transistor 23 schaltet aus. Damit wird das Potential am Knoten NA auf "H" hochgezogen. Damit wird das Potential am Gate des Transistor 24 "H", und der Transistor 24 schaltet ein. Im Ergebnis ist diese Speicherzelle mit dem Speicherwert "1" stabilisiert.

Auf der anderen Seite sei angenommen, daß die Speicherzelle den Wert "1" unter der Bedingung speichert, daß das Potential an der Wortleitung WL "L" ist. In diesem Falle ist das Potential am Knoten NA "H", und das Potential am Knoten NB ist "L".

Unter dieser Bedingung wird ein Potential "L" an die zweite Versorgungsleitung V2 angelegt. In diesem Falle hat, da der Transistor 22 ausgeschaltet ist, daß Potential am Knoten N2 keinen Einfluß auf dem Knoten NB. Damit verbleibt diese Speicherzelle im Zustand, daß sie den Wert "1" speichert.

Wie oben beschrieben, wird, wenn das Massepotential GND an die zweite Versorgungsleitung V2 angelegt wird, die Speicherzelle nach Fig. 6A ein zweiter ROM, der fest den Wert "1" speichert. Ähnlich wird, wenn das Massepotential GND an die zweite Ver sorgungsleitung V2 angelegt wird, die Speicherzelle nach Fig. 6B eine zweite ROM-Zelle, die fest den Wert "0" speichert.

(4) Typ D
Wie in den Fig. 7A-7D gezeigt, ist jeweils ein Knoten N1 und N2 mit der ersten Versorgungsleitung V1 bzw. der zweiten Versorgungsleitung V2 verbunden, und jeweils ein Knoten N3 und N4 ist mit der ersten Masseleitung G1 bzw. der zweiten Masse leitung G2 verbunden.

Wenn an die zweite Versorgungsleitung V2 ein Potential "H" und an die zweite Masseleitung ein Potential "L" angelegt wird (Fall 1), wird diese Speicherzelle eine RAM-Zelle. Wenn sowohl an die zweite Versorgungsleitung V2 als auch die zweite Masse leitung G2 ein Potential "H" angelegt wird (Fall 2), wird die Speicherzelle eine erste ROM-Zelle. In diesem Falle ist der Betrieb der Speicherzelle in Fig. 7A und 7C ähnlich zum Betrieb der Speicherzelle vom Typ B, die in Fig. 5A gezeigt ist. Ähnlich ist der Betrieb der Speicherzellen nach den Fig. 7B und 7D ähnlich zum Betrieb der Speicherzelle vom Typ B, die in Fig. 5B gezeigt ist.

Wenn sowohl an die zweite Versorgungsleitung V2 als auch die zweite Masseleitung G2 ein Potential "L" angelegt wird (Fall 3), arbeitet die Speicherzelle als eine zweite ROM-Zelle. In diesem Falle ist der Betrieb der Speicherzellen nach den Fig. 7A und 7B ähnlich zum Betrieb der Speicherzelle vom Typ C, die in Fig. 6B gezeigt ist. Ähnlich ist der Betrieb der Speicher zelle nach den Fig. 7C und 7D ähnlich zum Betrieb der Speicherzelle vom Typ C, die in Fig. 6A gezeigt ist.

Wenn an die zweite Versorgungsleitung V2 ein Potential "L" und an die zweite Masseleitung G ein Potential "H" angelegt wird (Fall 4), ist der Betrieb der Speicherzelle instabil und hängt davon ab, welche Spannung schneller angelegt wird.

Wie in Fig. 8B gezeigt, arbeiten, wenn ein Potential "L" an die zweite Masseleitung G2 angelegt wird, Speicherzellen vom Typ B als ein SRAM. Wenn an die zweite Masseleitung G2 ein Potential "H" angelegt wird, arbeiten Speicherzellen vom Typ B als ROM. Speicherzellen, die die Verbindung nach Fig. 5A aufweisen, speichern Werte "0" und Speicherzellen, die die Verbindung nach Fig. 5B aufweisen, speichern Werte "1". Damit können beispiels weise, wie in Fig. 8E gezeigt, unter Nutzung der Speicherzellen der Fig. 5A und der Speicherzellen der Fig. 5B verschiedene Daten gespeichert werden.

Wie in Fig. 8C gezeigt, arbeiten, wenn ein Potential "H" an die zweite Versorgungsleitung V2 angelegt wird, Speicherzellen vom C-Typ als ein SRAM. Wenn an die zweite Versorgungsleitung V2 ein Potential "L" angelegt wird, arbeiten Speicherzellen vom Typ C als ROM. Speicherzellen, die die Verbindung nach Fig. 6A aufweisen, speichern Werte "1", und Speicherzellen, die die Verbindung nach Fig. 6B aufweisen, speichern Werte "0".

Wie in Fig. 8D gezeigt, arbeiten, wenn an die zweite Versor gungsleitung V2 ein Potential "H" und an die zweite Masselei tung G2 ein Potential "L" angelegt wird, Speicherzellen vom Typ D als SRAM. Wenn ein Potential "H" an die zweite Versor gungsleitung V2 und die zweite Masseleitung G2 angelegt wird, arbeiten Speicherzellen vom Typ D als ein erster ROM. Spei cherzellen, die die Verbindungen der Fig. 7A und 7C aufweisen, speichern Werte "0", und Speicherzellen, die die Verbindungen der Fig. 7B und 7D aufweisen, speichern Werte "1". Wenn an die zweite Versorgungsleitung V2 und die zweite Masseleitung G2 ein Potential "L" angelegt wird, arbeiten Speicherzellen vom Typ D als ein zweiter ROM. Speicherzellen, die die Verbindungen der Fig. 7A und 7B aufweisen, speichern Werte "0", und Speicher zellen, die die Verbindungen der Fig. 7C und 7D aufweisen, speichern Werte "1".

Fig. 9A ist eine Darstellung, die ein Beispiel des Falles zeigt, daß eine Speicherzellenanordnung 1 mit Speicherzellen der Typen A, B, C und D gebildet ist.

Speicherzellen vom Typ A sind im linken oberen Gebiet A der Speicherzellenanordnung 1 angeordnet, Speicherzellen vom Typ B sind im rechten oberen Gebiet B angeordnet, Speicherzellen vom Typ C sind im linken unteren Gebiet C angeordnet und Speicher zellen vom Typ D sind im rechten unteren Gebiet D angeordnet.

In Fig. 9B sind die Zustände der Speicherzellenanordnung 1 nach Fig. 9A in den Fällen 1-4 gezeigt.

Wenn ein Potential "H" an die zweite Versorgungsleitung V2 und ein Potential "L" an die zweite Masseleitung G angelegt wird (Fall 1), werden alle Speicherzellen in den Gebieten A, B, C und D RAM-Zellen. Damit wird das gesamte Gebiet der Speicher zellenanordnung ein SRAM-Array.

Wenn sowohl an die zweite Versorgungsleitung V2 als auch die zweite Masseleitung G2 ein Potential "H" angelegt wird (Fall 2), werden die Speicherzellen in den Gebieten A und C RAM-Zellen, und die Speicherzellen in den Gebieten B und D werden erste ROM-Zellen. Das linke halbe Gebiet der Speicher zellenanordnung 1 wird damit ein SRAM-Array, und das rechte halbe Gebiet derselben wird ein erstes ROM-Array.

Wenn sowohl an die zweite Versorgungsleitung V2 als auch die zweite Masseleitung G2 ein Potential "L" angelegt wird (Fall 3), werden die Speicherzellen in den Gebieten A und B RAM-Zellen, und die Speicherzellen in den Gebieten C und D werden zweite ROM-Zellen. Damit wird das obere halbe Gebiet der Speicherzellenanordnung 1 ein SRAM-Array, und das untere halbe Gebiet derselben wird ein zweites ROM-Array.

Wenn ein Potential "L" an die zweite Versorgungsleitung V2 und ein Potential "H" an die zweite Masseleitung G2 angelegt wird (Fall 4), so werden die Speicherzellen im Gebiet A RAM-Zellen, die Speicherzellen im Gebiet B werden erste ROM-Zellen und die Speicherzellen im Gebiet C werden zweite ROM-Zellen. Der Betrieb der Speicherzellen im Gebiet D als ROMs ist nicht ge sichert. Genauer gesagt, arbeiten die Speicherzellen im Gebiet D weder als erste ROMs noch als zweite ROMs.

Im Ergebnis wird das linke untere Gebiet der Speicherzellen anordnung 1 ein SRAM-Array, das rechte obere Gebiet derselben wird ein erstes ROM-Array und das linke untere Gebiet derselben wird ein zweites ROM-Array.

Damit kann ein Benutzer wahlweise jedes Gebiet der Speicherzel lenanordnung 1 durch Anlegen eines Potentials "H" oder "L" an die zweite Versorgungsleitung V2 und die zweite Masseleitung G2 als SRAM oder ROM gestalten.

Fig. 10 ist ein Schaltbild, das den Aufbau einer Speicherzelle nach einer anderen Ausführungsform zeigt.

Die Speicherzelle nach Fig. 10 ist eine Speicherzelle vom hochohmigen Lasttyp. Bei der Speicherzelle nach Fig. 10 sind hochohmige Widerstandseinrichtungen 21a und 22a anstelle der Transistoren 21 und 22 in der Speicherzelle nach Fig. 3 ange ordnet. Die hochohmigen Widerstandseinrichtungen 21a und 22a sind beispielsweise aus Polysilizium mit hohem Widerstand ge bildet.

Fig. 11 ist ein Schaltbild, das den Aufbau einer Speicherzelle nach einer weiteren Ausführungsform zeigt.

Die Speicherzelle nach Fig. 11 wird als Speicherzelle vom Verarmungslast-(Depletion-)Typ bezeichnet. Bei der Speicher zelle nach Fig. 11 sind die Transistoren 21 und 22 der Spei cherzelle der Fig. 3 durch NMOS-Transistoren vom Verarmungstyp 21b und 22b ersetzt. Das Gate des Transistors 21b ist mit dem Knoten NA verbunden, und das Gate des Transistors 22b ist mit dem Knoten NB verbunden.

Fig. 12 ist ein Schaltbild, das den Aufbau einer Speicherzelle nach einer weiteren Ausführungsform zeigt.

Die Speicherzelle nach Fig. 12 wird als Speicherzelle vom Anreicherungs-(Enhancement-)Typ bezeichnet. Bei der Speicher zelle der Fig. 12 sind anstelle der NMOS-Transistoren vom Ver armungstyp 21b und 22b der Speicherzelle nach Fig. 11 NMOS- Transistoren vom Anreicherungstyp 21c und 22c angeordnet. Das Gate des Transistors 21c ist mit dem Knoten N1 verbunden, und das Gate des Transistors 22c ist mit dem Knoten N2 verbunden.

Fig. 13 ist ein Schaltbild, das den Aufbau der Speicherzelle nach einer weiteren Ausführungsform zeigt.

Die Speicherzelle nach Fig. 13 wird als Speicherzelle vom TFT(Dünnschicht-Transistor)-Typ bezeichnet. Bei der Speicher zelle nach Fig. 13 sind TFT-PMOS-Transistoren 21d und 22d anstelle der Transistoren 21 und 22 bei der Speicherzelle nach Fig. 3 angeordnet.

Die Ausführungsformen nach Fig. 10-13 haben etwa denselben Effekt wie die Ausführungsformen nach Fig. 3.

Die Fig. 14 und 15 sind Darstellungen, die ein Beispiel für die Anwendung der erfindungsgemäßen Halbleiterspeichereinrichtung zeigen.

Fig. 14 zeigt ein Beispiel, bei dem die erfindungsgemäße Halb leiterspeichereinrichtung auf ein Digital-Filter 101 angewendet ist. Das Digital-Filter 101 enthält einen Speicher 102 und eine logische Schaltung 103. Die Halbleiterspeichereinrichtung nach der Erfindung kann als Speicher 102 verwendet werden.

Ein Produzent kann im Speicher 102 einen Filterfaktor fest speichern, indem die Halbleiterspeichereinrichtung zur Arbeit als ROM präpariert wird. Andererseits kann ein Nutzer wahlweise den im Speicher 102 gespeicherten Filterfaktor da durch ändern, das er die Halbleiterspeichereinrichtung zu einem Betrieb als RAM veranlaßt. Beispielsweise sind die höherwertigen Bits des Filterfaktors im Gebiet 102a des Speichers 102 gespeichert, und die niedrigerwertigen Bits des Filterfaktors sind im Gebiet 102b gespeichert. In diesem Falle kann ein Benutzer nur die niedrigerwertigen Bits des Filterfaktors, die im Gebiet 102b gespeichert sind, verändern.

Fig. 15 ist eine Darstellung, die ein Beispiel des Falles zeigt, daß die erfindungsgemäße Halbleiterspeichereinrichtung auf einen Mikroprozessor 104 angewendet ist.

Der Mikroprozessor 104 enthält eine CPU 105 und einen Programm speicher 106. Die erfindungsgemäße Halbleiterspeichereinrich tung wird als Programmspeicher 106 verwendet.

Ein Programm für den Betrieb der CPU 105 ist im Gebiet 106a des Programmspeichers 106 gespeichert. Ein Hersteller kann das Gebiet 106b des Programmspeichers 106 als ROM zur Speicherung eines Testprogrammes verwenden. Auf der anderen Seite kann ein Benutzer das Gebiet 106b als RAM benutzen.

Darüber hinaus kann ein Hersteller das Gebiet 106b als ROM zur Speicherung eines speziellen Anwenderprogrammes benutzen. In diesem Falle ist es auch für den Nutzer möglich, das Gebiet 106b als RAM zu nutzen.

Die Anwendung der erfindungsgemäßen Halbleiterspeicherein richtung ist nicht auf die oben beschriebenen Beispiele be schränkt, sondern erstreckt sich auf eine Vielzahl von Anwen dungsfällen.

Claims

1. Halbleiterspeichereinrichtung mit
einer ersten Potentialleitung (V1) zur Aufnahme eines ersten Potentials,
einer zweiten Potentialleitung (G1) zur Aufnahme eines zweiten Potentials,
einer dritten Potentialleitung (V2) zur wahlweisen Aufnahme des ersten Potentials oder des zweiten Potentials,
einer vierten Potentialleitung (G2) zur wahlweisen Aufnahme des ersten Potentials oder des zweiten Potentials und mindestens einer Speicherzelle (2), wobei die Speicherzelle (2) enthält:
einen ersten Knoten und einen zweiten Knoten (NA, NB), die mit zueinander komplementären Potentialen versorgt werden,
eine erste Hochzieh-/Absenkeinrichtung (21), die entweder zwischen die erste oder dritte Potentialleitung (V1, V2) und den ersten Knoten (NA) geschaltet ist,
eine zweite Hochzieh-/Absenkeinrichtung (22), die zwischen ent weder die erste oder dritte Potentialleitung (V1, V2) und den zweiten Knoten (NB) geschaltet ist,
eine dritte Hochzieh-/Absenkeinrichtung (23), die zwischen ent weder die zweite oder vierte Potentialleitung (G1, G2) und den ersten Knoten (NA) geschaltet ist und
eine vierte Hochzieh-/Absenkeinrichtung (24), die zwischen ent weder die zweite oder vierte Potentialleitung (G1, G2) und den zweiten Knoten (NB) geschaltet ist.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß
die erste Hochzieh-/Absenkeinrichtung eine Transistorein richtung eines ersten Leitungstyps (21), deren Gate mit dem zweiten Knoten (NB) verbunden ist,
die zweite Hochzieh-/Absenkeinrichtung eine Transistorein richtung des ersten Leitungstyps (22), deren Gate mit dem ersten Knoten (NA) verbunden ist,
die dritte Hochzieh-/Absenkeinrichtung eine Transistorein richtung des zweiten Leitungstyps (22), deren Gate mit dem zweiten Knoten (NB) verbunden ist und
die vierte Hochzieh-/Absenkeinrichtung eine Transistorein richtung des zweiten Leitungstyps (24), deren Gate mit dem ersten Knoten (NA) verbunden ist, aufweist.

3. Halbleiterspeichereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Transistoreinrichtung des ersten Leitungstyps einen PMOS-Transistor und die Transistoreinrich tung des zweiten Leitungstyps einen NMOS-Transistor aufweisen.

4. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch ge kennzeichnet, daß
die erste Hochzieh-/Absenkeinrichtung eine hochohmige Wider standseinrichtung (21a),
die zweite Hochzieh-/Absenkeinrichtung eine hochohmige Wider standseinrichtung (22a),
die dritte Hochzieh-/Absenkeinrichtung eine Transistoreinrich tung (23), deren Gate mit dem zweiten Knoten (NB) verbunden ist,
die vierte Hochzieh-/Absenkeinrichtung eine Transistoreinrich tung (24), deren Gate mit dem ersten Knoten (NA) verbunden ist, aufweist.

5. Halbleiterspeichereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die hochohmigen Widerstandseinrichtungen (21a, 21b) aus Polysilizium mit hohem Widerstand gebildet sind und die Transistoreinrichtungen (23, 24) jeweils einen NMOS- Transistor aufweisen.

6. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß
die erste Hochzieh-/Absenkeinrichtung eine erste Transistorein richtung vom Verarmungstyp (21b), deren Gate mit dem ersten Knoten (NA) verbunden ist,
die zweite Hochzieh-/Absenkeinrichtung eine zweite Transistor einrichtung vom Verarmungstyp (22b), deren Gate mit dem zweiten Knoten (NB) verbunden ist,
die dritte Hochzieh-/Absenkeinrichtung eine dritte Transistor einrichtung (23), deren Gate mit dem zweiten Knoten (NB) verbunden ist,
die vierte Hochzieh-/Absenkeinrichtung eine vierte Transistor einrichtung (24), deren Gate mit dem ersten Knoten (NA) verbunden ist, aufweist.

7. Halbleiterspeichereinrichtung nach Anspruch 6, dadurch gekennzeichnet, daß sowohl die erste als auch die zweite Tran sistoreinrichtung vom Verarmungstyp (21b, 22b) einen NMOS- Transistor vom Verarmungstyp aufweisen und sowohl die dritte als auch die vierte Transistoreinrichtung (23, 24) einen NMOS- Transistor aufweisen.

8. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß
die erste Hochzieh-/Absenkeinrichtung eine erste Transistorein richtung vom Anreicherungstyp (21c), deren Gate mit entweder der ersten oder dritten Potentialleitung (V1, V2) verbunden ist,
die zweite Hochzieh-/Absenkeinrichtung eine zweite Transistor einrichtung vom Anreicherungstyp (22c), deren Gate mit entweder der ersten oder dritten Potentialleitung (V1, V2) verbunden ist,
die dritte Hochzieh-/Absenkeinrichtung eine dritte Transistor einrichtung (23), deren Gate mit dem zweiten Knoten (NB) ver bunden ist,
die vierte Hochzieh-/Absenkeinrichtung eine vierte Transistor einrichtung (24), deren Gate mit dem ersten Knoten (NA) verbunden ist, aufweist.

9. Halbleiterspeichereinrichtung nach Anspruch 8, dadurch gekennzeichnet, daß sowohl die erste und zweite Transistorein richtung vom Anreicherungstyp (21c, 22c) einen NMOS-Transistor vom Anreicherungstyp aufweisen und sowohl die dritte als auch die vierte Transistoreinrichtung (23, 24) einen NMOS-Transistor aufweisen.

10. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß
die erste Hochzieh-/Absenkeinrichtung eine erste Dünnschicht- Transistoreinrichtung von einem ersten Leitungstyp (21d), deren Gate mit dem zweiten Knoten (NB) verbunden ist,
die zweite Hochzieh-/Absenkeinrichtung eine zweite Dünnschicht- Transistoreinrichtung vom ersten Leitungstyp (22d), deren Gate mit dem ersten Knoten (NA) verbunden ist,
die dritte Hochzieh-/Absenkeinrichtung eine Transistoreinrich tung von einem zweiten Leitungstyp (23), deren Gate mit dem zweiten Knoten (NB) verbunden ist, und
die vierte Hochzieh-/Absenkeinrichtung eine MOS-Transistorein richtung von einem zweiten Leitungstyp (24), deren Gate mit dem ersten Knoten (NA) verbunden ist, aufweist.

11. Halbleiterspeichereinrichtung nach Anspruch 10, dadurch ge kennzeichnet, daß beide Dünnschicht-Transistoreinrichtungen vom ersten Leitungstyp (21d, 22d) einen Dünnschicht-PMOS-Transistor und beide Transistoreinrichtungen vom zweiten Leitungstyp (23, 24) einen NMOS-Transistor aufweisen.

12. Halbleiterspeichereinrichtung nach einem der Ansprüche 1-11, gekennzeichnet durch eine erste Programmeinrichtung (27) die zum Vorab-Verbinden der ersten und zweiten Hochzieh- /Absenkeinrichtung (21, 22) mit der ersten oder dritten Potentialleitung (V1, V2) in der Lage ist, und eine zweite Programmeinrichtung (28), die zum Vorab-Verbinden der dritten und vierten Hochzieh-/Absenkeinrichtung (23, 24) mit der zweiten oder vierten Potentialleitung (G1, G2) in der Lage ist.

13. Halbleiterspeichereinrichtung nach Anspruch 12, dadurch gekennzeichnet, daß die erste und zweite Programmeinrichtung (27, 28) den Verbindungszustand in Abhängigkeit vom Vorhanden sein oder Nichtvorhandensein eines Kontaktes festlegt.

14. Halbleiterspeichereinrichtung nach Anspruch 12, dadurch gekennzeichnet, daß die erste und zweite Programmeinrichtung (27, 28) den Verbindungszustand in Abhängigkeit vom Vorhanden sein oder Nichtvorhandensein eines Durchgangsloches festlegt.

15. Halbleiterspeichereinrichtung nach Anspruch 12, dadurch gekennzeichnet, daß die erste und zweite Programmeinrichtung (27, 28) den Verbindungszustand in Abhängigkeit vom Vorhanden sein oder Nichtvorhandensein eines Diffusionsgebietes festlegt.

16. Halbleiterspeichereinrichtung nach einen der Ansprüche 1- 15, dadurch gekennzeichnet, daß das erste Potential dem Versor gungspotential (Vcc) und das zweite Potential dem Massepotential (GND) entspricht.

17. Halbleiterspeichereinrichtung mit
einer Mehrzahl von Wortleitungen (WL),einer Mehrzahl von Bitleitungspaaren (BL, ), die jeweils eine erste Bitleitung und eine zweite Bitleitung aufweisen und so angeordnet sind, daß sie die Mehrzahl von Wortleitungen (WL) kreuzen,
einer ersten Potentialleitung (V1) zur Aufnahme eines ersten Potentials,
einer zweiten Potentialleitung (G1) zur Aufnahme eines zweiten Potentials,
einer dritten Potentialleitung (V2) zur wahlweisen Aufnahme des ersten Potentials oder des zweiten Potentials,
einer vierten Potentialleitung (G2) zur wahlweisen Aufnahme des ersten Potentials oder des zweiten Potentials und
einer Mehrzahl von Speicherzellen (2), die an den Kreuzungen der Mehrzahl von Wortleitungen (WL) und der Mehrzahl der Bitleitungspaare (BL, ) angeordnet sind,
wobei jede der Mehrzahl von Speicherzellen (2) aufweist:
einen ersten Knoten und einen zweiten Knoten (NA, NB), die mit zueinander komplementären Potentialen versorgt werden,
eine erste Hochzieh-/Absenkeinrichtung (21), die zwischen ent weder die erste oder dritte Potentialleitung (V1, V2) und den ersten Knoten (NA) geschaltet ist,
eine zweite Hochzieh-/Absenkeinrichtung (22), die zwischen entweder die erste oder dritte Potentialleitung (V1, V2) und den zweiten Knoten (NB) geschaltet ist,
eine dritte Hochzieh-/Absenkeinrichtung (23), die zwischen entweder die zweite oder vierte Potentialleitung (G1, G2) und den ersten Knoten (NA) geschaltet ist, und
eine vierte Hochzieh-/Absenkeinrichtung (24), die zwischen entweder die zweite oder vierte Potentialleitung (G1, G2) und den zweiten Knoten (NB) geschaltet ist.

18. Verfahren zum Betrieb einer Halbleiterspeichereinrichtung mit einem ersten Knoten und einem zweiten Knoten (NA; NB), die mit zueinander komplementären Potentialen versorgt sind, einer ersten Hochzieh-/Absenkeinrichtung (21), die zwischen entweder eine erste oder dritte Potentialleitung (V1, V2) und einen ersten Knoten (NA) geschaltet ist, einer zweiten Hochzieh-/Ab senkeinrichtung (22), die zwischen entweder die erste oder die dritte Potentialleitung (V1, V2) und einen zweiten Knoten (NB) geschaltet ist, einer dritten Hochzieh-/Absenkeinrichtung (23), die zwischen entweder eine zweite oder vierte Potentiallei tung (G1, G2) und den ersten Knoten (NA) geschaltet ist, und einer vierten Hochzieh-/Absenkeinrichtung (24), die zwischen entweder die zweite oder die vierte Potentialleitung (G1, G2) und den zweiten Knoten (NB) geschaltet ist, mit den Schritten:
Anlegen eines ersten Potentials an die erste Potentialleitung (V1),
Anlegen eines zweiten Potentials an die zweite Potentialleitung (G1),
wahlweises Anlegen des ersten Potentials oder des zweiten Po tentials an die dritte Potentialleitung (V2) und
wahlweises Anlegen des ersten Potentials oder des zweiten Po tentials an die vierte Potentialleitung (G2).

19. Halbleiterspeichereinrichtung mit
mindestens einer Speicherzelle (2), die Schalttransistoren (23, 24) in zwei Schaltungsabschnitten aufweist, wobei jeder Schal tungsabschnitt einen Eingangsknoten und einen Ausgangsknoten (NA, NB) aufweist, jeder Eingangsknoten mit dem Ausgangsknoten (NA, NB) des anderen Schaltungsabschnittes zur Schaffung einer Kreuzkoppelung verbunden ist, die beiden Ausgangsknoten (NA, NB) zueinander komplementäre digitale Spannungsniveaus aufweisen, einer der Ausgangsknoten einen eine gespeicherte Zelleninformation angebenden Speicherzellenausgang bildet und jeder Schaltungsabschnitt weiter einen ersten und einen zweiten Anschluß (N1-N4) aufweist, und
einer Spannungsanlegungseinrichtung (Vcc, GND) zum selektiven Anlegen einer Spannung von entweder hohem digitalen Niveau oder niedrigem digitalen Niveau an die ersten und zweiten Anschlüsse (N1-N4), wodurch die Speicherzelle (2) wahlweise als SRAM- Zelle, ROM-Zelle mit Speicherung eines hohen digitalen Pegels oder als ROM-Zelle mit Speicherung eines niedrigen digitalen Pegels arbeiten kann.

20. Halbleiterspeichereinrichtung nach Anspruch 19, dadurch gekennzeichnet, daß die Spannungsanlegungseinrichtung aufweist:
eine Hochpegel-Referenzspannungsquelle (Vcc),
eine Niedrigpegel-Referenzspannungsquelle (GND),
vier Leitungen (V1, V2, G1, G2), die jeweils mit ersten und zweiten Anschlüssen (N1-N4) der beiden Schaltungsabschnitte verbunden sind, wobei eine erste (V1) der Leitungen mit der Hochpegel-Referenzspannungsquelle (Vcc), eine zweite (G1) der Leitungen mit der Niedrigpegel-Referenzspannungsquelle (GND) und die verbleibenden Leitungen (V2, G2) unabhängig voneinander wahlweise entweder mit der Hochpegel- oder der Niedrigpegel-Re ferenzspannungsquelle (Vcc, GND) verbunden sind.

21. Halbleiterspeichereinrichtung nach Anspruch 20, dadurch gekennzeichnet, daß die ersten Anschlüsse (N1, N2) jeder Zelle (2) mit der ersten (V1) der Leitungen verbunden sind, daß einer der zweiten Anschlüsse (N3, N4) in jeder Zelle (2) mit einer der verbleibenden Leitungen (V2, G2) verbunden ist, und daß der andere der zweiten Anschlüsse (N3, N4) in jeder Zelle (2) mit der zweiten (G1) der Leitungen verbunden ist.

22. Halbleiterspeichereinrichtung nach Anspruch 20, dadurch gekennzeichnet, daß einer der ersten Anschlüsse (N1, N2) in jeder Zelle (2) mit einer der verbleibenden Leitungen (V2, G2) verbunden ist, der andere der ersten Anschlüsse (N1, N2) in jeder Zelle (2) mit der ersten (V1) der Leitungen verbunden ist, und daß die zweiten Anschlüsse (N3, N4) in jeder Zelle (2) mit der zweiten (G1) der Leitungen verbunden sind.

23. Halbleiterspeichereinrichtung nach Anspruch 20, dadurch gekennzeichnet, daß einer der ersten Anschlüsse (N1, N2) in jeder Zelle (2) mit der ersten der verbleibenden Leitungen (V2, G2) verbunden ist und wahlweise eine Spannung daran angelegt ist, und daß einer der zweiten Anschlüsse (N3, N4) in jeder Zelle (2) mit einer zweiten der verbleibenden Leitungen (V2, G2) verbunden ist und eine Spannung wahlweise daran angelegt ist.

24. Halbleiterspeichereinrichtung mit
einer Mehrzahl von Speicherzellen (2), die in einer Anordnung von Zeilen und Spalten angeordnet sind, wobei jede Speicher zelle (2) Schalttransistoren (23, 24) in zwei Schaltungs abschnitten aufweist, jeder der Schaltungsabschnitte einen Eingangsknoten und einen Ausgangsknoten (NA, NB) aufweist, jeder Eingangsknoten mit dem Ausgangsknoten des anderen Schal tungsabschnittes zur Schaffung einer Kreuzkoppelung verbunden ist, die beiden Ausgangsknoten (NA, NB) zueinander komple mentäre digitale Spannungsniveaus aufweisen, einer der Ausgangsknoten einen eine gespeicherte Zellinformation anzei genden Speicherzellausgang bildet und jeder Schaltungsabschnitt weiter einen ersten und einen zweiten Anschluß (N1-N4) aufweist,
einer Mehrzahl von parallelen Leitungen (G1, G2, V1, V2), die sich längs jeder Spalte erstrecken, wobei die ersten und zweiten Anschlüsse (N1-N4) der Speicherzellen (2) in jeder Spalte mit einer einzelnen der entsprechenden Leitungen (G1, G2, V1, V2) verbunden sind, und
einer Spannungsanlegungseinrichtung (Vcc, GND) zum selektiven Anlegen einer Spannung entweder auf hohem digitalen Niveau oder niedrigem digitalen Niveau an mindestens zwei der Leitungen, die jeder Spalte entsprechen, wodurch die Speicherzellen (2) wahlweise als SRAM-Zellen, ROM-Zellen mit Speicherung eines hohen digitalen Niveaus oder ROM-Zellen mit Speicherung eines niedrigen digitalen Niveaus arbeiten können.

25. Halbleiterspeichereinrichtung mit
einer Mehrzahl von Speicherzellen (2), die in einer Anordnung von Zeilen und Spalten angeordnet sind, wobei jede Speicher zelle (2) Schalttransistoren (23, 24) aufweist, die eine Latch-Schaltung bilden,
einer Mehrzahl paralleler Leitungen (V1, V2, G1, G2), die sich entlang jeder Spalte zur wahlweisen Verbindung der Speicherzellen (2) in der entsprechenden Spalte erstrecken,
einer Spannungsanlegungseinrichtung (Vcc, GND) zum selektiven Anlegen einer Spannung auf entweder hohem digitalen Niveau oder niedrigem digitalen Niveau an mindestens zwei der Leitungen (V1, V2, G1, G2), die jeder Spalte entsprechen, wodurch die Speicherzellen (2) wahlweise als SRAM-Zellen, ROM-Zellen mit Speicherung eines hohen digitalen Pegels oder als ROM-Zellen mit Speicherung eines niedrigen digitalen Pegels arbeiten können.

26. Halbleiterspeichereinrichtung mit
einer Mehrzahl von Speicherzellen (2), die in einer Anordnung von Reihen und Spalten angeordnet sind, wobei jede Speicher zelle Schalttransistoren (23, 24) aufweist, die eine Latch- Schaltung bilden,
einer Mehrzahl paralleler Leitungen (V1, V2, G1, G2), die für jeweils zwei Spalten zur selektiven Verbindung der Speicherzellen (2) in der entsprechenden der benachbarten Spalten angeordnet sind,
einer Spannungsanlegungseinrichtung (Vcc, GND) zum selektiven Anlegen einer Spannung auf entweder hohem digitalen Pegel oder niedrigem digitalen Pegel an mindestens zwei der Leitungen (V1, V2, G1, G2), die jeder Spalte entsprechen, durch die die Speicherzellen (2) wahlweise als SRAM-Zellen, ROM-Zellen mit Speicherung eines hohen digitalen Pegels oder ROM-Zellen mit Speicherung eines niedrigen digitalen Pegels arbeiten können.

27. Halbleiterspeichereinrichtung mit mindestens einer Speicherzelle (2),
einer ersten Leitung (G1) die mit einer Spannung auf niedrigem digitalen Pegel verbunden ist,
einer zweiten Leitung (G2), die wahlweise mit einer Spannung auf hohem oder niedrigem digitalen Pegel verbunden ist, einer dritten Leitung (V1), die mit einer Spannung auf hohem digitalen Pegel verbunden ist, und
einer vierten Leitung (V2), die wahlweise mit einer Spannung auf hohem oder niedrigem digitalen Pegel verbunden ist, wobei die Speicherzelle (2) aufweist:
erste und zweite Speicherknoten (NA, NB),
einen ersten MOS-Transistor, der zwischen den ersten Speicher knoten (NA) und eine ausgewählte der ersten und zweiten Leitung (G1, G2) geschaltet ist und dessen Gate-Elektrode mit dem zweiten Speicherknoten (NB) verbunden ist,
einen zweiten MOS-Transistor (24), der zwischen den zweiten Speicherknoten (NB) und eine ausgewählte der ersten und zweiten Leitung (G1, G2) geschaltet ist und dessen Gate-Elektrode mit dem ersten Speicherknoten (NA) verbunden ist,
ein erstes Element mit einem ersten Knoten (N1), das mit einer ausgewählten der dritten und vierten Leitung (V1, V2) und einem mit dem ersten Speicherknoten (NA) verbundenen zweiten Speicherknoten verbunden ist, und
einem zweiten Element mit einem ersten Knoten (N2), der mit einer ausgewählten der dritten und vierten Leitung (V1, V2) und einem zweiten mit dem zweiten Speicherknoten (NB) verbundenen Knoten verbunden ist.