JPS6079597A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS6079597A JPS6079597A JP58187552A JP18755283A JPS6079597A JP S6079597 A JPS6079597 A JP S6079597A JP 58187552 A JP58187552 A JP 58187552A JP 18755283 A JP18755283 A JP 18755283A JP S6079597 A JPS6079597 A JP S6079597A
- Authority
- JP
- Japan
- Prior art keywords
- reset signal
- power source
- source line
- memory cells
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体スタティックランダムアクセスメモリ
（以下ＲＡＭと言う）に関するものである。
（以下ＲＡＭと言う）に関するものである。
第１図は従来の半導体メモリ装置を示す回路図である。
同図において、１けメモリセルの駆動トランジスタ２お
よび負荷抵抗３から構成される反転増幅器、４はメモリ
セルの駆動トランジスタ５および負荷抵抗６から構成さ
れる反転増幅器、Ｔおよび８はアクセストランジスタ、
９および１０はビット線、１１はワード線、１２は電源
電圧Ｖｃｃの電源端子１２ｍに接続する電源線、１３お
よび１４は接地、１５および１６は記憶ノードである。
よび負荷抵抗３から構成される反転増幅器、４はメモリ
セルの駆動トランジスタ５および負荷抵抗６から構成さ
れる反転増幅器、Ｔおよび８はアクセストランジスタ、
９および１０はビット線、１１はワード線、１２は電源
電圧Ｖｃｃの電源端子１２ｍに接続する電源線、１３お
よび１４は接地、１５および１６は記憶ノードである。
次に、上記構成による半導体メモリ装置の動作について
説明する。まず、前記２個の反転増幅器１および４はそ
の入出力伝達特性が同じになるように設定され、その入
出力は互に交差接続され。
説明する。まず、前記２個の反転増幅器１および４はそ
の入出力伝達特性が同じになるように設定され、その入
出力は互に交差接続され。
メモリセルを構成し情報をラッチする。しだがって、メ
モリセルに記憶された情報の読み出しおよびメモリセル
へ情報を記憶するだめの書き込み（ランチのセット／リ
セット）はアクセストランジスタ３および４を通してピ
ット線１および８によシ行なう。また、ワード線１１は
複数行配列されているセルアレイの中から所望の行を選
択するものである。
モリセルに記憶された情報の読み出しおよびメモリセル
へ情報を記憶するだめの書き込み（ランチのセット／リ
セット）はアクセストランジスタ３および４を通してピ
ット線１および８によシ行なう。また、ワード線１１は
複数行配列されているセルアレイの中から所望の行を選
択するものである。
しかしながら、従来の半導体メモリ装置は電州＃１２に
電源電圧Ｖｅｅを与えている限シ、情報を永久に記憶す
るが、すべてのメモリセルをクリアする（全て１１′ま
たは全て１０′にする）には全てのメモリセルを１セル
毎に選択し、書き込み動作をしなせればならない欠点が
あった。
電源電圧Ｖｅｅを与えている限シ、情報を永久に記憶す
るが、すべてのメモリセルをクリアする（全て１１′ま
たは全て１０′にする）には全てのメモリセルを１セル
毎に選択し、書き込み動作をしなせればならない欠点が
あった。
したがって、この発明の目的は１発のリセット信号によ
υ、瞬時に全メモリセルの内容をクリアすることができ
る半導体メモリ装置を提供するものである。
υ、瞬時に全メモリセルの内容をクリアすることができ
る半導体メモリ装置を提供するものである。
このような目的を達成するため、この発明は異なる入出
力伝達特性を有する２個の反転増幅器からなるメモリセ
ルと、リセット信号によシ前記メモリセルの電源線であ
る内部メモリセル用電源線を接地に短絡するスイッチ手
段と、外部電源と前記内部メモリセル用電源線との間に
挿入されたインピーダンス手段とを備えるものであり、
以下実施例を用いて詳細に説明する。
力伝達特性を有する２個の反転増幅器からなるメモリセ
ルと、リセット信号によシ前記メモリセルの電源線であ
る内部メモリセル用電源線を接地に短絡するスイッチ手
段と、外部電源と前記内部メモリセル用電源線との間に
挿入されたインピーダンス手段とを備えるものであり、
以下実施例を用いて詳細に説明する。
第２図はこの発明に係る半導体メモリ装置の一実施例を
示す回路図である。同図において、１１はメモリセルの
駆動トランジスタ１８および負荷抵抗１９で構成され、
第１入出力伝達特性を有する反転増幅器、２０はメモリ
セルの駆動トランジスタ２１および負荷抵抗２２で構成
され、第２人出力伝達特性を有する反転増幅器、２３は
ＲＡＭ素子の外部から供給されている電源電圧と同じ電
源電圧Ｖｃｅの外部電源端子、２４は一端がこの外部電
源端子２３に接続される抵抗などのインピーダンス素子
、２５はこのインピーダンス素子２４の他端に接続され
る内部メモリセル用電源線、２６はリセット信号が入力
するリセット端子、２７はコレクタが前記内部メモリセ
ル用電源線２５に接続され、エミッタが接地され、ゲー
トがリセット端子２６に接続される短絡用トランジスタ
である。
示す回路図である。同図において、１１はメモリセルの
駆動トランジスタ１８および負荷抵抗１９で構成され、
第１入出力伝達特性を有する反転増幅器、２０はメモリ
セルの駆動トランジスタ２１および負荷抵抗２２で構成
され、第２人出力伝達特性を有する反転増幅器、２３は
ＲＡＭ素子の外部から供給されている電源電圧と同じ電
源電圧Ｖｃｅの外部電源端子、２４は一端がこの外部電
源端子２３に接続される抵抗などのインピーダンス素子
、２５はこのインピーダンス素子２４の他端に接続され
る内部メモリセル用電源線、２６はリセット信号が入力
するリセット端子、２７はコレクタが前記内部メモリセ
ル用電源線２５に接続され、エミッタが接地され、ゲー
トがリセット端子２６に接続される短絡用トランジスタ
である。
なお、前記反転増幅器１７の第１入出力伝達特性ヲ性お
よび前記反転増幅器２０の第１入出力伝達特性は駆動ト
ランジスタ７および８のしきい値電圧。
よび前記反転増幅器２０の第１入出力伝達特性は駆動ト
ランジスタ７および８のしきい値電圧。
負荷抵抗１９および２２の抵抗値を異ならせることによ
勺、アンバランスに構成することができる。
勺、アンバランスに構成することができる。
次に、上記構成による半導体メモリ装置の動作について
説明する。まず、リセット信号２６にリセット信号が入
力すると、このリセット信号はリセット端子２６を通し
て短絡用トランジスタ２１のペースに印加する。このた
め、この短絡用トランジスタ２１は低インピーダンス状
態になシ、内部メモリセル用電源線２５が接地レベルに
短絡される。このため、すべてのメモリセルの記憶内容
は破壊される。そこで、リセット信号を非活性化すると
、短絡用トランジスタ２７は非導通状態になるため、内
部メモリセル用電源線２５は外部電源端子２３からの電
流供給を受けて上昇する。このとき、メモリセルを構成
する２つの反転増幅器１Ｔおよび２０は互にその入出力
伝達特性が異なるため、予めメモリセルに意図的に設定
された方向に従って安定状態に移行する。例えば負荷抵
抗１９の抵抗値を負荷抵抗２２の抵抗値より小さくして
おけばこの負荷抵抗１９に流れる電流供給量が大きいた
め、記憶ノード１５が高電位になシ、記憶ノード１６が
低電位に落ちつく。このとき。
説明する。まず、リセット信号２６にリセット信号が入
力すると、このリセット信号はリセット端子２６を通し
て短絡用トランジスタ２１のペースに印加する。このた
め、この短絡用トランジスタ２１は低インピーダンス状
態になシ、内部メモリセル用電源線２５が接地レベルに
短絡される。このため、すべてのメモリセルの記憶内容
は破壊される。そこで、リセット信号を非活性化すると
、短絡用トランジスタ２７は非導通状態になるため、内
部メモリセル用電源線２５は外部電源端子２３からの電
流供給を受けて上昇する。このとき、メモリセルを構成
する２つの反転増幅器１Ｔおよび２０は互にその入出力
伝達特性が異なるため、予めメモリセルに意図的に設定
された方向に従って安定状態に移行する。例えば負荷抵
抗１９の抵抗値を負荷抵抗２２の抵抗値より小さくして
おけばこの負荷抵抗１９に流れる電流供給量が大きいた
め、記憶ノード１５が高電位になシ、記憶ノード１６が
低電位に落ちつく。このとき。
抵抗などのインピーダンス手段２４はリセット信号が活
性化したとき、メモリセルの内部メモリセル用電源線２
５を低電位に保ち、非活性化したとき、高電位に保りよ
うに働く。
性化したとき、メモリセルの内部メモリセル用電源線２
５を低電位に保ち、非活性化したとき、高電位に保りよ
うに働く。
なお、前記メモリセルの読み出し動作、および書き込み
動作にりいては従来と同様に動作することはもちろんで
ある。また、前記２個の反転増幅器の入出力伝達特性を
互に異ならしめる手段として、負荷抵抗の抵抗値や駆動
トランジスタのしきい値電圧の値を変えたが、これに限
定せず、寄生抵抗、寄生容量、駆動トランジスタのコン
ダクタンスなどを変えてもよいことはもちろんである。
動作にりいては従来と同様に動作することはもちろんで
ある。また、前記２個の反転増幅器の入出力伝達特性を
互に異ならしめる手段として、負荷抵抗の抵抗値や駆動
トランジスタのしきい値電圧の値を変えたが、これに限
定せず、寄生抵抗、寄生容量、駆動トランジスタのコン
ダクタンスなどを変えてもよいことはもちろんである。
また、負荷抵抗の代りにＭＯＳ）ランジスタを用いても
よいことはもちろんである。また、短絡用トランジスタ
２Ｔとしてはトランジスタに限定せず、他のスイッチ手
段を用いてもよいことはもちろんである。また、メモリ
セルとしては抵抗負荷のＭＯ８型メモリセルを用いたが
、これに限定せず、ＣＭＯ８，バイポーラＴＴＬ、バイ
ポーラＥＣＬなどのスタティック型メモリセルについて
も同様に実施できることはもちろんである。
よいことはもちろんである。また、短絡用トランジスタ
２Ｔとしてはトランジスタに限定せず、他のスイッチ手
段を用いてもよいことはもちろんである。また、メモリ
セルとしては抵抗負荷のＭＯ８型メモリセルを用いたが
、これに限定せず、ＣＭＯ８，バイポーラＴＴＬ、バイ
ポーラＥＣＬなどのスタティック型メモリセルについて
も同様に実施できることはもちろんである。
以上詳細に説明したように、この発明に係る半導体メモ
リ装置によれば１発のリセット信号で瞬時にメモリ内容
をクリアできる。また、電源投入と同時にメモリ内容を
クリアできるので、この半導体メモリ装置を使用したシ
ステムの速度性能を向上させることができるなどの効果
がある。
リ装置によれば１発のリセット信号で瞬時にメモリ内容
をクリアできる。また、電源投入と同時にメモリ内容を
クリアできるので、この半導体メモリ装置を使用したシ
ステムの速度性能を向上させることができるなどの効果
がある。
第１図は従来の半導体メモリ装置を示す回路図。
第２図はこの発明に係る半導体メモリ装置の一実施例を
示す回路図である。 １・・・・反転増幅器、２・・・・駆動トランジスタ、
３・・・・負荷抵抗、４・・・・反転増幅器、５・・・
・駆動トランジスタ、６・・・・負荷抵抗、７および８
・・・・アクセストランジスタ、９および１０・・・・
ビット線、１１・・・・ワード線、１２・・・・電源線
、１２ａ・・・・電源端子、１３および１４・・・・接
地、１５および１６・・・・記憶ノード、１７・・・・
反転増幅器、１８・・・・駆動トランジスタ、１９・・
・・負荷抵抗、２０・・・・反転増幅器、２１・・・・
駆動トランジスタ、２２・・・・負荷抵抗、２３・・・
・外部電源端子、２４・・・・インピーダンス素子、２
５・・・・内部メモリセル用電源線、２６・・・・リセ
ット端子、２７・・・・短絡用トランジスタ。 なお１図中、同一符号は同一または和尚部分を示す。 代理人 大岩増雄 手続補正に（自発） １．事件の表示 特願昭５８−１８７５５２号２、発明
の名称 半導体メモリ装置 ３、補正をする者 代表者片山仁へ部 ４、代理人 明細書の発明の詳細な説明の欄 ６、補正の内容 と補正する。 （２）同書同頁第１３行の「エミッタ」を「ソース」と
補正する。 （３）同書第５頁第４行の１ベース」を１ゲート」ど補
正する。 以上
示す回路図である。 １・・・・反転増幅器、２・・・・駆動トランジスタ、
３・・・・負荷抵抗、４・・・・反転増幅器、５・・・
・駆動トランジスタ、６・・・・負荷抵抗、７および８
・・・・アクセストランジスタ、９および１０・・・・
ビット線、１１・・・・ワード線、１２・・・・電源線
、１２ａ・・・・電源端子、１３および１４・・・・接
地、１５および１６・・・・記憶ノード、１７・・・・
反転増幅器、１８・・・・駆動トランジスタ、１９・・
・・負荷抵抗、２０・・・・反転増幅器、２１・・・・
駆動トランジスタ、２２・・・・負荷抵抗、２３・・・
・外部電源端子、２４・・・・インピーダンス素子、２
５・・・・内部メモリセル用電源線、２６・・・・リセ
ット端子、２７・・・・短絡用トランジスタ。 なお１図中、同一符号は同一または和尚部分を示す。 代理人 大岩増雄 手続補正に（自発） １．事件の表示 特願昭５８−１８７５５２号２、発明
の名称 半導体メモリ装置 ３、補正をする者 代表者片山仁へ部 ４、代理人 明細書の発明の詳細な説明の欄 ６、補正の内容 と補正する。 （２）同書同頁第１３行の「エミッタ」を「ソース」と
補正する。 （３）同書第５頁第４行の１ベース」を１ゲート」ど補
正する。 以上
Claims (1)
- 異なる入出力伝達特性を有する２個の反転増幅器からな
るメモリセルと、リセット信号によシ前記メモリセルの
電源線である内部メモリ七ル用電源線を接地に短絡する
スイッチ手段と、外部電源と前記内部メモリセル用電源
線との間に挿入されたインピーダンス手段とを備えたこ
とを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58187552A JPS6079597A (ja) | 1983-10-06 | 1983-10-06 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58187552A JPS6079597A (ja) | 1983-10-06 | 1983-10-06 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6079597A true JPS6079597A (ja) | 1985-05-07 |
Family
ID=16208073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58187552A Pending JPS6079597A (ja) | 1983-10-06 | 1983-10-06 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6079597A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5040143A (en) * | 1990-05-22 | 1991-08-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| US5227697A (en) * | 1989-12-01 | 1993-07-13 | Matsushita Electronic Corporation | Dynamic type semiconductor memory |
| US5365475A (en) * | 1990-08-31 | 1994-11-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device usable as static type memory and read-only memory and operating method therefor |
-
1983
- 1983-10-06 JP JP58187552A patent/JPS6079597A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5227697A (en) * | 1989-12-01 | 1993-07-13 | Matsushita Electronic Corporation | Dynamic type semiconductor memory |
| US5040143A (en) * | 1990-05-22 | 1991-08-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| US5365475A (en) * | 1990-08-31 | 1994-11-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device usable as static type memory and read-only memory and operating method therefor |
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