JPS6310399A - 複数個の読取専用メモリ・デ−タを記憶可能な読取／書込用記憶セル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は読み取り専用メモリの複数個のデータ状態を記
憶することが出来る読み取り／書き込み用記憶セルに関
する。

Ｂ、従来の技術 デジタル・コンピュータ装置は読み取り専用メモリ　（
ＲＯＭ）、又は読み取り／書き込み（Ｒ／Ｗ）用メモリ
に情報を記憶する。これらのメモリは複数個の行及び列
を有するマトリックスの形式で構成されており、メモリ
セルは行線及び列線の交点に置かれている。多数の電気
素子がメモリセルとして使用しうろことは広く知られて
いる。例えば、初期のＲＯＭメモリセルの成るものは行
醒及び列線の交差点に選択的に接続された抵抗器であっ
た。各ビット位置におけるビット状態はその位置におけ
る特定の抵抗値が存在するか否かによって決められてい
た。

第２図のブランチ回路を参照すると、代表的なＲＯＭメ
モリセルの基本的な原理動作が示されている。メモリセ
ルは電界効果トランジスタ（ＦｍＴ）１０を含んでいる
。データは、ＮＥＴＩ　Ｑの特定のインピーダンス特性
を選択することによつて、メモリセル中に永久的に記憶
される。例えば、ＰＥＴｌＱの閾値電圧は製造工程にお
けるイオン注入により決めることが出来る。Ｆ　Ｋ　Ｔ
　１”’Ｑのドレインはドレイン電位■ＤＤ　に接続さ
れている。

Ｆ　Ｅ　’Ｔ　Ｉ　Ｑのゲートは、ＦＦｊＴｌＱがオン
がオフかの何れかを決めるｖＩＮ　に接続されている。

ＦＥＴ１　ＱのソースはＶ。ＵＴに接続されている。Ｆ
ＥＴＩ　Ｑがオンのとき、ｖｏＵＴはｖＤＤ　がらＦＥ
Ｔｌ０の閾値電圧を差し引いた差の値である。従って、
ＦＫＴＩＱの閾値電圧は■。ＵＴを感知することによっ
て決定される。

若し第２図の回路がアレーの杉態に繰り返されたならば
、各ＮＥＴ装置がメモリセルとして機能するＲＯＭメモ
リが形成される。ＦＩＴのゲート電極はワード線に、そ
して、ソース電極はビット線に接続される。特定のメモ
リセルは、ＦＥＴを切侯えるため、関連するワード線電
位を上昇し、且つ関連するビット椀上の電圧を感知する
ことによって読み取られる。

ＲＯＭメモリセルとして動作することの出来るＲ／　Ｗ
　メモリセルもまた公知である。このようなメモリセル
は第２図に示したブランチ回路の対を持っている。この
２つのトランジスタはフリップ・７０ツブとして動作す
るため交差結合される。この装置（Ｄパワー・アップ状
態において、各トランジスタの異なった直流インピーダ
ンスによって惹起されるビルトイン・バイアスが７リツ
プ・７０ツブを特定のデータ状態に引き込む。ＲＯＭモ
ードの動作は、上述のようなパワー・アップ直後の何れ
かのブランチ回路の出力電圧を感知することに基礎を置
いている。フリップ・フロップ構成テあるから、２個の
ブランチ回路のインピーダンスは相互に依存している。

若し、一方のブランチ回路のインピーダンスが高ければ
、他方のブランチ回路のインピーダンスは低くなければ
ならず、その逆もまた真である。インピーダンスの相対
的な大きさに依存して、ただ２個のＲＯＭビット状態、
即ちただ２個のデータ状態、０又は１が可能である。従
って、ただ１個のＲＯＭデータ状態が記憶出来るにすぎ
ない。Ｒ／Ｗモードの動作は、パワ−・アップ後の状態
を制御することを基礎としている。従って、これらのＲ
／　Ｗメモリセルはただ１個のＲＯＭデータビットと、
ただ１個のＲ／Ｗデータビットとを同時に記憶出来るに
すぎない。

デジタル・コンピュータ装置のメモリに対する要求がよ
り大きくなったので、これらの装置の記憶密度は、無限
に大きく且つ高価なシステムを必要とするほど、増大さ
れねばならなくなった。上述の単１ビットＲ／Ｗメモリ
セル、及び単ｌピッ）ＲＯＭメモリセルのＲＯＭデータ
記憶能力を増加することが記憶密度を増加する一つの方
法であろう。それ故、複数個のＲＯＭデータ状態を記憶
しうるＲ　／　Ｗメモリは、今迄に意識されたことがな
かった。

パーソナリゼーションとは、固定されたデータをＲＯＭ
メモリセルにプログラムすることである。

特定のデバイスの製造工程に依存して、バーソナリゼー
ションはデ・バイス製造の初期が、あるいは後期に行わ
れる。メモリ中に組み入れられる固定プログラムを後日
に変更可能とするために、製造工程の最終段階までメモ
リのパーソナリゼーションを遅らせるほうが有利である
。メモリセルを製造工程の後期の段階でバーツナ゛リゼ
ーション化しうる能力は「後期プログラミング能力」と
呼ばれる。

Ｃ０発明が解決しようとする問題点 上述したような状況なので、複数個のＲＯＭデータ状態
を記憶することの出来るＲ／Ｗメモリセルを作ることが
望まれている。また、「後期プログラミング能力」を有
するメモリセルもまた望まれている。

従って、本発明の目的は新規なメモリセルを提供するこ
とにある。

本発明の他の目的は単ｌのＲ／　Ｗメモリセル中に俵数
個のＲＯＭデータ状態を記憶させるメモリセルを提供す
ることにある。

本発明の仙、の目的は「後期プログラミング能力」を持
たせた上記のメモリセルを提供することにある。

Ｄ０問題点を解決するための手段 本発明の上述の目的はＲ／　Ｗメモリセルのブランチ回
路の２つの独立した抵抗値の各々を感知することによっ
て達成される。従来技術で述べたブランチ回路で感知さ
れたインピーダンスと異なって、本発明のブランチ回路
の２つの抵抗器の抵抗値は相互に依存していない。従っ
て、各ブランチ回路の抵抗値は個々のバイナＩＪ　ＲＯ
Ｍデータ状態に対応する。

本発明のＲ／Ｗメモリセルは一対のブランチ回路を含み
、各ブランチ回路は、導電状態の時、予め決められた抵
抗特性を呈する。既に述べたように、各抵抗値は異なっ
たＲＯＭデータビット状態に対応する。一対の交差結合
抵抗性ゲート・デバイスはブランチ回路を形成し、これ
により、各ブランチ回路が他方のブランチ回路の電流の
導通を制御する。これはフリップ・７０ツブ型式のＲＺ
Ｗ記憶装置を構成する。各デバイスの抵抗性ゲートの一
方の端部が他方のデバイスのドレインに直列に接続され
ている。各ブランチ回路の抵抗特性の感知は、各デバイ
スの抵抗性ゲートの他方の端部を共通のワード線に接続
し、且つ各デバイスのソースを異なったビット線に接続
することによって達成することが出来る。

Ｅ、実施例 本発明に従ったＲ　／　Ｗメモリセルの実施例が第１図
に示される。このメモリセルは、一対の交差結合型の抵
抗性ゲート・デバイス１１及び１２を含んでおり、抵抗
性ゲート・デバイスはＦＫＴ（７）公知のデバイスであ
る。抵抗性ゲート１６及び１４は、ＦＩＴデバイス自身
の部分であり、付加的な抵抗性素子の必要性をなくすも
のである。゛このことはメモリセルのサイズを小さくす
るのを保証する。また、抵抗性ゲート・デバイスの製造
は、製造工程の後期でゲート抵抗を決定することが出来
るのも公知である。ゲート抵抗はゲート電極の選択的イ
オン注入によってプログラムされる。従って、抵抗性ゲ
ート・デバイスは［後期プログラミング能力」を有する
から、ＲＯＭデータのパーソナリゼーションは、メモリ
に組み込まれるべき固定プログラムの後日の変更を可能
とするために、製造課程の間で遅延することが可能であ
る。

順を追って、本発明を以下に説明する。最初に、第１図
を参照して、’ＲＯＭモードにおけるＲ／Ｗメモリセル
の動作を説明する。次に、第３図を参照して、Ｒ／Ｗモ
ードにおけるメモリセルの動作を説明する。最後に、第
４図を参照して本発明の他の実施例を説明する。

（ＲＯＭモードの動作） 第１図を参照すると、抵抗性ゲート・デバイス１２及び
抵抗性ゲート１６が第２図に関して説明したのと同じ動
作のブランチ回路を形成している。

可変インピーダンスＰＥＴが可変抵抗器及び低抵抗ＦＦ
１Ｔと置換されている。端子■□、は抵抗性ゲート１４
の所にある。抵抗性ゲート・デバイス１２のソースはビ
ット線１７に接続されている。

端子■、え　が抵抗性ゲート１ろの所にあることと、抵
抗性ゲート・デバイス１１のソースはビット線１８に接
続されていることとを除けば、抵抗性ゲート・デバイス
１１及び抵抗性ゲート１４は上述した構成と同じである
。ワード線１６は抵抗性ゲート１３及び１４の両方に対
する共通セル・アクセス・ノードとして動作する。

ＲＯＭデータビットは抵抗性ゲート１６及び１４の抵抗
をセットすることによって、単純にＲ／Ｗメモリセル中
に記憶される。ワード線１６と、電圧ノード２１及び２
２との間の電位差がそれぞれトランジスタ１１及び１２
の閾値電圧を超えている限り、２つの抵抗は相互に依存
していないから、相互に独立して感知することが出来る
。最初に、ワード線１６が接地され、そして、抵抗性ゲ
ート・デバイス１１及び１２を通る導電を阻止するため
、ビット線１７及び１８が高電圧レベル（以下、単に高
電位という）に予備充電される。データ・ビットは抵抗
性ゲート１６及び１４の抵抗を感知することによって決
定される。抵抗性ゲート１３の抵抗を感知するために、
ワード線１６の電位は高電位に上昇され、そして、ビッ
ト線１７は、抵抗性ゲート・デバイス１２が導通するよ
うに、接地電位付近に置かれる。抵抗性ゲート・デバイ
ス１２がオンであるとき、ビット線１７の電流は抵抗性
ゲート１３の抵抗値の関数である。従って、データ・ビ
ット状態はビット線１７の電流を測定することによって
決定することが出来る。抵抗性ゲート１４の抵抗値は、
ワード線１６及びビット線１８の動作に関してなされた
のと同じように感知され、そして、抵抗性ゲート１３の
感知と同時に行うことが出来る。

ＲＯＭモードにおいて、Ｒ／Ｗメモリセルは、４個のデ
ータ状態の組み合わせ、（０，０）、（０、ｌ）、（１
，０）及び（Ｌｌ）を発生するため、２個のデータ・ビ
ットを同時に記憶することが出来る。各抵抗性ゲートに
対してＮ個の抵抗値を設定して、Ｎ個のレベルの感知動
作が出来るものとすれば、メモリセルはＮ２個のデータ
状態を記憶するよう拡張することが出来る。

（Ｒ／Ｗモードの動作〕 第１図に示したメモリセルはＲ／Ｗメモリとしても動作
させることが出来る。第３図は、Ｒ／Ｗメモリセルの動
作の説明を簡単化するために書き変えた態様で、第１図
と同じメモリセルを示している。交差結合デバイスの７
リツプ・７０ツブは、パワー復帰動作毎に同じ状態にフ
リップ・７０ツブを引き込むバイアスを持って構成する
ことが出来る。このバイアスはトランジスタ及び抵抗器
の直流インピーダンス特性によって決められる。このデ
ータ状態は、このメモリセルをＲ／　Ｗメモリとして動
作するよう交番させることが出来る。

Ｒ／　Ｗメモリセルのモードにおいて、交差結合型抵抗
性ゲート・デバイス１１及び１２はフリップ・フロップ
又は静止型ラッチとして動作される。

交差結合型抵抗性ゲート・デバイス１１及び１２は各ブ
ランチ回路に対して、他のブランチ回路中の電流の導通
を制御することを許容する。ワード線１６は通常、高電
圧の待機レベルに維持されてイル。ビット線１７及び１
８はメモリセルの待機状態を維持するために、通常、接
地される。データはノード２１及び２２における高電位
、又は低電位レベルとして記憶される。

最初に、Ｒ／Ｗメモリセルは、ノード２１及び２２を放
電するためワード線１６を接地することにより、ご破算
、即ち、クリヤされる。ワード線１６が待機レベルに復
帰されたとき、このラッチのデータ状態は抵抗性ゲート
１６及び１４の抵抗値に依存する。若し抵抗性ゲート１
６が抵抗性ゲート１４の抵抗値よりも大きな抵抗値を有
するとすれば、ラッチは公知の態様で動作し、ノード２
１を高電位にセットして、抵抗性ゲート・デバイス１１
はオンになる。ノード２２は放電され、抵抗性ゲート・
デバイス１２はオフに転じる。若し抵抗性ゲート１６が
抵抗性ゲート１４の抵抗値よりも小さい抵抗値を有する
とすれば、ラッチは逆の状態にセットされる。若し抵抗
性ゲート１３及び１４が同じ抵抗値であれば、ラッチは
未決定の状態にセットされる。

メモリセルがクリヤされた後、ラッチのデータ状態とは
無関係に、データは、所望のデータ状態にラッチをセッ
ト又はリセットするように、ラッチに書き込まれねばな
らない。例えば、ノード２２を高電位にし、且つノード
２１を放電してリセットするために、ビット線１８が高
電位に上昇される。これは、ノード２２が高電位で且つ
抵抗性ゲート・デバイス１２がオンであることを保証す
る。

ビット線１７が接地されているので、ノード２１は放電
され、これにより抵抗性ゲート・デバイス１１をオフに
転じる。従って、ノード２１は放電され、そしてノード
２２は高電位に止まる。上述したような安定状態へ戻る
ことによって、ラッチのデータ状態を一持するために、
ビット線１８は再度接地される。同様に、高電位のノー
ド２１と、放電されたノード２２とをリセットするため
に、ビット線１７は高電位に上昇される。続いて、ビッ
ト線１７を放電することはラッチのデータ状態を維持す
る。

Ｒ／Ｗメモリに記憶されたデータを読み取るためにはワ
ード線１６を放電するだけでよく、これにより、抵抗性
ゲート・デバイス１１及び１２がオフであることを保証
する。従って、ラッチのデータ状態はビット線１７及び
１８の電流値の比較を感知することにより決定される。

Ｒ／Ｗデータを読み取った後、ラッチは、適当なＲ／Ｗ
データ状態にラッチをリセットするために、リフレッシ
ュされねばならない。加えて、Ｒ／Ｗメモリに記憶され
ているデータは非破壊読み出しをすることが出来る。非
破壊読み出しはワード線１６の電圧レベルを通常の待機
レベルよりも高位に臨時に上昇することによって達成さ
れる。再度、ラッチのデータ状態はビット線１７及び１
８の電流値の比較を感知することによって決定される。

Ｒ／ＷメモリセルはＲＯＭメモリ及びＲ／Ｗメモリの両
方に同時にデータを記憶するのに使うことが出来る。複
数データビットは上述したようにＲＯＭモードで記憶す
ることが出来、同様に、Ｒ／Ｗモードで１つのデータビ
ットを記憶することが出来る。然しなから、ワード線１
６はＲＯＭデゴタを感知するのに高位でなければならず
、Ｒ／Ｗデータを感知するために低位でなければならな
いから、データを両方のモードで同時に読み取ることは
出来ない。加えて、ＲＯＭデータが読み取られた後、ラ
ッチは所定のＲ／　Ｗデータ状態にリフレッシュされな
ければならない。また、従来技術の記載で述べたような
応用が若し必要ならば、Ｒ／　Ｗメモリセルは単１ビッ
トＲＯＭとしても使うことが出来る。

〔本発明の第２実施例〕 第４図は本発明の第２の実施例を示す。第４図の回路に
ついてのＲＯＭモード動作は第１図の回路のＲＯＭモー
ド動作と同じである。第４図の回路についてのＲ／Ｗモ
ード動作は第１図のＲ／Ｗモード動作とは相異し、且つ
Ｉ１０デバイス対の１つが無いことを除けば、通常の６
デバイス静止型セルに関するＲ　／　Ｗモード動作と同
じで゛ある。

第４図において、第１図及び第３図で示されたメモリセ
ルの素子は同じ参照数字を用いて示している。

］ｌＩ′ＥＴ３１はメモリセル中にデータを書き込むた
めの工１０デバイスとして用いられる。ワード線６６を
高位にする信号はノード２２を直接にセットさせる。ま
た、ノード２２の電圧レベルは、抵抗性ゲート・デバイ
ス１２が導通するか否かを決めるので、ノード２１もま
たセットされる。ＲＯＭモード・ビット線１７ａ及び１
８ａはＲ／Ｗモードにおいて接地電位に維持される。選
択線１６ａはＲ／Ｗモードで高電位に維持される。デー
タは、第１図及び第３図のＲ／Ｗメモリセルについて説
明したのと同じ態様で読み取られる。

第４図のメモリセルのＲ／　Ｗモード動作は、データ状
態を直接にセットするので、第１図及び第３図の動作よ
りも速い。然しなから、余分なデバイスが余分な回路領
域を必要とするから、全体としての記憶密度を減少する
。従って、どちらの回路を選ぶかは特定のアプリケーシ
ョンにより決めるのがよい。

以上、本発明の特定の実施例について述べて来たが、本
発明の技術思想の範囲内で種々の変更を施しうろこと勿
論である。例えば、予め決められた電気的パラメータの
任意のインピーダンス特性を、抵抗の代りに、適当な変
更を加えてメモリセル中に使うことが出来る。また、抵
抗性ゲート・デバイスが複数ＲＯＭデータ状態の記憶を
達成するのに使われる必要はなく、その代りに、単独の
トランジスタと抵抗とを使うことが出来る。

Ｆ１発明の効果 本発明は複数個のＲＯＭデータ状態を記憶することの出
来るＲ　／　Ｗメモリセルを提供する。

【図面の簡単な説明】

第１図はワード線及びビット線を含んでいる本発明のＲ
／Ｗメモリセルの第１の実施例の回路図、第２図は従来
のＲＯＭメモリセルの回路図、第３図は第１図に示した
Ｒ　／　Ｗメモリセルと同じＲ／Ｗメモリセルの回路を
再配列した回路図、第４図は本発明のＲ／Ｗメモリセル
の第２の実施例の回路図である。 １１．１２・・・・抵抗性ゲート・デバイス、１３．１
４・・・・抵抗性ゲート、１６・・・・ワード線、１７
．１８・・・・ビット線。 出　願　人　　インターナショナル・ビジネス・マシー
ンズ・フーホし−ジョン復代理人　弁理士　　合　　　
１）　　　　潔第４図

Claims (1)

1. 【特許請求の範囲】 共通のセル・アクセス・ノードに結合された第１および
   第２ブランチ回路と、 前記第１および第２ブランチ回路が導電状態にある時に
   異なるデータ状態に対応した相互に独立なインピーダン
   ス特性を呈するように設定可能な前記ブランチ回路中の
   電気的パラメータ手段と、前記ブランチ回路に設けられ
   て他の前記ブランチ回路中の電流の状態を制御する手段
   と、 前記ブランチ回路のそれぞれのインピーダンス特性を検
   出可能にする手段と、 を有する、複数個の読取専用メモリ・データを記憶する
   ことが可能な読取／書込用記憶セル。