DE3781336T2 - Rom-datenspeicherzelle mit einem mehrfachen zustand. - Google Patents

Rom-datenspeicherzelle mit einem mehrfachen zustand.

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Description

    HINTERGRUND DER ERFINDUNG 1. Erfindungsbereich
  • Diese Erfindung bezieht sich auf eine Lese-/Schreib-Datenspeicherzelle, in der mehrere Nur-Lese-Datenzustände und Lese- Schreib-Daten gespeichert werden können.
    • 2. Stand der Technik
  • Digitalcomputersysteme speichern Informationen in Nur-Lese(ROM) oder Lese-/Schreib-Speichern (RAM). Diese Speicher sind matrixförmig in mehreren Reihen und Spalten aufgebaut, wobei die Datenspeicherzellen sich an den Schnittpunkten der Reihen- und Spaltenleitungen befinden. Es ist bekannt, daß sich viele Komponente für eine Datenspeicherzelle eignen. Z. B. war eine der frühesten ROM-Datenspeicherzellen ein Widerstand, der selektiv mit den Schnittpunkten der Reihen- und Spaltenleitungen verbunden wurde. Der Bitstatus an jeder Bitstelle wurde durch das Vorhandensein bzw. Nichtvorhandensein eines bestimmten Widerstandswertes an der Stelle ermittelt.
  • In Fig. 1 ist die grundlegende Betriebsweise einer typischen ROM-Datenspeicherzelle offenbart. Die Datenspeicherzelle enthält einen Feldeffekttransistor (FET) 10. Daten werden in der Datenspeicherzelle durch die Auswahl bestimmter Impedanzcharakteristiken des FET 10 permanent gespeichert. Z. B. kann die Schwellenspannung des FET 10 durch Ionenimplantation während der Herstellung festgelegt werden. Am Drain des FET 10 liegt eine Drainspannung VDD n an. Am Gate des FET 10 liegt VEIN an, die bestimmt, ob der FET 10 ein- oder ausgeschaltet ist. An der Source des FET 10 liegt VAUS an. Ist FET 10 eingeschaltet, dann ist VAUS gleich VDD minus der Schwellenspannung des FET 10. Die Schwellenspannung des FET 10 läßt sich daraufhin durch Abfühlen von VAUS ermitteln.
  • Wird die Schaltung in Fig. 1 matrixartig wiederholt, dann entsteht ein ROM-Speicher, in dem jede der FET-Einrichtungen als eine Datenspeicherzelle funktioniert. Die FET-Gates sind an Wortleitungen und die Sourcen an Bitleitungen angeschlossen. Eine bestimmte Datenspeicherzelle wird gelesen, in dem die Spannung der entsprechenden Wortleitung erhöht wird, um den FET einzuschalten, und die Spannung an der entsprechenden Bitleitung abgefühlt wird.
  • Aus EP-A-0 139 923 ist ein Feldeffekttransistor-ROM-Speicher bekannt, der eine Matrix von Datenspeicherzellen umfaßt. Jede Datenspeicherzelle umfaßt einen Feldeffekttransistor, der ein mit Widerstand behaftetes Gate besitzt, dessen Widerstand gemäß gewünschten Datenwerten ausgewählt wird. Der Gate-Widerstand einer ausgewählten Einrichtung wird durch einen Dekodierer ermittelt, der den von einer Wortleitung durch das mit Widerstand behaftete Gate und den Kanalbereich einer Datenspeicherzelle sowie eine Bitleitung fließenden Strom mißt.
  • Lese-/Schreib-Datenspeicherzellen, die auch als ROM-Datenspeicherzellen funktionieren können, sind auch bekannt. Diese Datenspeicherzellen enthalten ein wie in Fig. 1 abgebildetes Schaltungszweigpaar. Die Transistoren sind kreuzgekoppelt und funktionieren daher als Flip-Flop. Beim Einschalten schaltet eine durch die unterschiedliche Gleichstromimpedanz jedes Transistors vorbestimmte Vorspannung das Flip-Flop in einen bestimmten Datenzustand. Wie vorher beschrieben, beruht der ROM-Betriebsmodus auf Abfühlen der Ausgangsspannung eines der Schaltungszweige gleich nach dem Einschalten. Aufgrund der FlipFlop-Struktur sind die Impedanzen der zwei Schaltungszweige voneinander abhängig. Ist die Impedanz eines Schaltungszweiges hoch, dann ist die andere zwangsläufig niedrig, und umgekehrt. In Abhängigkeit von den relativen Impedanzwerten sind nur zwei ROM-Bits oder -Datenzustände 0 oder 1, möglich. Daher kann nur ein ROM-Datenzustand gespeichert werden. Der Lese-/Schreib-Betriebsmodus basiert auf der Steuerung des Flip-Flop-Zustandes nach dem Einschalten. Diese Lese-/Schreib-Datenspeicherzellen können daher nur ein ROM- Datenbit und ein Lese-/Schreib-Datenbit gleichzeitig speichern.
  • Eine FET-Flip-Flop-Datenspeicherzelle mit einem mit Widerstand behafteten Gate der beschriebenen Art ist aus US-A-4 158 239 bekannt und enthält ein Paar kreuzgekoppelter mit Widerstand behafteten Gate-Einrichtungen. Die Gates können unterschiedliche Widerstandswerte aufweisen, und dadurch kann das Flip-Flop zur ROM-Daten-Darstellung beim Einschalten einen vorgegebenen Zustand annehmen.
  • Aufgrund der zunehmenden Speicheranforderungen bei Digitalcomputersystemen muß die Speicherdichte zunehmen, um zu verhindern, daß das System untragbar groß und teuer wird. Das Erhöhen der ROM-Datenspeicherkapazitäten der bisherigen Einbit-Lese/Schreib-, Einbit-ROM-Datenspeicherzellen wäre eine Möglichkeit, die Speicherdichte zu erhöhen. Ein Lese-/Schreib-Speicher, der mehrere ROM-Datenzustände speichern kann, ist bisher nicht konzipiert worden.
  • Personalisierung heißt die Programmierung von Festwerten in ROM- Datenspeicherzellen. Je nach Herstellungsprozeß kann die Personalisierung während der frühen oder der späten Herstellungsstufen erfolgen. Es ist vorteilhaft, die Speicherpersonalisierung bis in die späten Stufen hinauszuzögern und dabei späte Änderungen des Festprogramms in den Speicher aufzunehmen. Die Möglichkeit zur Personalisierung einer Datenspeicherzelle gegen Ende des Herstellungsprozesses heißt "späte Programmierungsmöglichkeit".
  • In Anbetracht der obigen Diskussion ist es wünschenswert, eine Lese-/Schreib-Datenspeicherzelle zu entwickeln, die mehrere ROM- Datenzustände speichern kann. Es ist ebenfalls wünschenswert, daß eine solche Datenspeicherzelle über eine späte Programmierungsmöglichkeit verfügt.
    • ZUSAMMENFASSUNG DER ERFINDUNG
  • Die Hauptaufgabe dieser Erfindung ist die Verbesserung von Datenspeicherzellen.
  • Eine weitere Aufgabe dieser Erfindung ist die Speicherung mehrerer ROM-Datenzustände in einer einzelnen Lese-/Schreib-Datenspeicherzelle.
  • Eine weitere Aufgabe dieser Erfindung ist die Bereitstellung der erwähnten Datenspeicherzelle mit später Programmierungsmöglichkeit.
  • Diese und andere Aufgaben dieser Erfindung werden realisiert, indem jeder von zwei unabhängigen Widerstandswerten der Schaltungszweige einer Lese-/Schreib-Datenspeicherzelle abgefühlt wird. Im Gegensatz zu den in früheren Schaltungszweigen gemessenen Impedanzen sind die zwei Widerstandswerte der Schaltungszweige nicht voneinander abhängig. Daher entspricht der Widerstandswert jedes Schaltungszweiges den einzelnen binären ROM-Datenzuständen.
  • Die Lese-/Schreib-Datenspeicherzelle der Erfindung enthält ein Schaltungszweigpaar, wobei jeder Zweig im leitfähigen Zustand eine vorgegebene Widerstandscharakteristik aufweist. Wie erwähnt, entspricht jeder Widerstandswert einem anderen ROM-Datenbitstatus. Ein Paar kreuzgekoppelter, mit Widerstand behafteter Gate-Einrichtungen bilden die Schaltungszweige und ermöglichen es daher, daß jeder Schaltungszweig den Strom im anderen Schaltungszweig steuern kann. Dies ermöglicht eine Lese-/Schreib- Speicherung auf Flip-Flop-Art. Ein Ende des mit Widerstand behafteten Gates beider Einrichtungen wird in Serie mit dem Drain der anderen Einrichtung verbunden. Das Abfühlen der Widerstandscharakteristik jedes Schaltungszweiges läßt sich dadurch bewirken, daß das andere Ende des mit Widerstand behafteten Gates mit einer gemeinsamen Wortleitung und die Source jeder Einrichtung weiter mit unterschiedlichen Bitleitungen verbunden wird.
    • KURZE BESCHREIBUNG DER ZEICHNUNG
  • Fig. 1 ist ein Schaltbild einer ROM-Datenspeicherzelle.
  • Fig. 2 ist ein Schaltbild einer Lese-/Schreib-Datenspeicherzelle gemäß der vorliegenden Erfindung, einschließlich der verbindenden Wort- und Bitleitungen.
  • Fig. 3 ist ein umgestelltes Schaltbild derselben Lese-/Schreib- Datenspeicherzelle von Fig. 2.
  • Fig. 4 ist ein Schaltbild eines alternativen Ausführungsbeispiels der Lese-/Schreib-Datenspeicherzelle von Fig. 2.
    • BESCHREIBUNG DES BEVORZUGTEN AUSFÜHRUNGSBEISPIELS
  • Die Lese-/Schreib-Datenspeicherzelle der Erfindung ist in Fig. 2 abgebildet. Die Datenspeicherzelle enthält ein Paar kreuzgekoppelter mit Widerstand behafteter Gate-Einrichtungen 11 und 12, eine bekannte Art FEB. Die mit Widerstand behafteten Gates 13 und 14 sind Teil der FET-Einrichtungen selbst. Dabei sind zusätzliche Widerstandskomponenten nicht notwendig. Dies gewährleistet eine geringe Datenspeicherzellengröße. Es ist auch bekannt, daß die Herstellung von mit Widerstand behafteten Gate- Einrichtungen die Bestimmung des Gate-Widerstands während der späten Herstellungsphasen ermöglicht. Der Gate-Widerstand wird durch selektive Ionenimplantation der Gate-Elektrode programmiert. Daher kann aufgrund der späten Programmierungsmöglichkeit mit Widerstand behafteter Gate-Einrichtungen die Personalisierung während der Herstellung hinausgezögert werden, um späte Änderungen des Festprogramms in den Speicher aufnehmen zu können.
  • Die Erfindung wird in einer Schrittfolge beschrieben. Zuerst wird die Betriebsweise der in Fig. 2 abgebildeten Lese-/Schreib- Datenspeicherzelle im ROM-Modus beschrieben. Danach wird die Betriebsweise der Datenspeicherzelle im Lese-/Schreib-Modus mit Bezug auf Fig. 3 beschrieben. Schließlich wird ein alternatives Ausführungsbeispiel der Erfindung mit Bezug auf Fig. 4 beschrieben.
    • ROM-Betriebsmodus
  • In Fig. 2 bilden die Gate-Einrichtung 12 und das Gate 13 einen Schaltungszweig, ähnlich wie für Fig. 1 beschrieben wurde. Der FET mit variabler Impedanz wurde durch einen variablen Widerstand und einen FET mit niedrigem Widerstand ersetzt. Der Anschluß VEIN befindet sich nun am Gate 14. Die Source der Gate- Einrichtung 12 ist an die Bitleitung 17 angeschlossen. Der Betrieb der Gate-Einrichtung 11 und des Gates 14 ist ähnlich, mit dem Unterschied, daß der Anschluß VEIN nun am Gate 13 liegt und die Source der Gate-Einrichtung 11 an die Bitleitung 18 angeschlossen ist. Die Wortleitung 16 funktioniert als gemeinsamer Zugriffsknoten für beide Gates 13 und 14.
  • Zwei ROM-Datenbits werden in der Lese-/Schreib-Datenspeicherzelle einfach durch die Festlegung der Widerstandswerte der Gates 13 und 14 gespeichert. Die beiden Widerstandswerte sind nicht voneinander abhängig und können daher unabhängig voneinander abgefühlt werden, solange die Spannungsdifferenz zwischen der Wortleitung 16 und dem Spannungsknoten 21 bzw. 22 die Schwellenspannung des Transistors 11 bzw. 12 übersteigt. Am Anfang ist die Wortleitung 16 auf Massepotential, und die Bitleitungen 17 und 18 werden auf hohes Spannungspotential (nachfolgend einfach als "hoch" bezeichnet) gesetzt, um die Gate-Einrichtungen 11 und 12 zu sperren. Die Datenbits werden durch Abfühlen der Widerstandswerte der Gates 13 und 14 ermittelt. Um den Widerstandwert des Gates 13 zu ermitteln, wird die Spannung an der Wortleitung 16 auf hoch und die Bitleitung 17 nahe dem Massenpotential gesetzt, damit die Gate-Einrichtung 12 leitet. Während die Gate-Einrichtung 12 leitet, ist der Strom an der Bitleitung 17 eine Funktion des Widerstands des Gates 13. Daher kann der Datenbitstatus durch Messen des Stroms an der Bitleitung 17 ermittelt werden. Das Abfühlen des Widerstands des Gates 14 erfolgt auf ähnliche Weise in bezug auf den Betrieb der Wortleitung 16 und der Bitleitung 18, auch gleichzeitig mit dem Abfühlen des Gates 13.
  • Im ROM-Modus kann die Lese-/Schreib-Datenspeicherzelle gleichzeitig zwei Datenbits und damit vier mögliche Datenzustandskombinationen (0,0), (0,1), (1,0) und (1,1) speichern. Die Datenspeicherzelle kann auf 2N Datenzustandkombinationen erweitert werden, indem H Widerstandswerte für jedes Gate bestimmt werden, vorausgesetzt, daß das Abfühlen auf der N-Ebene möglich ist.
    • Lese-/Schreib-Betriebsmodus
  • Die in Fig. 2 abgebildete Datenspeicherzelle läßt sich auch als Lese-/Schreib-Datenspeicherzelle betreiben. In Fig. 3 ist dieselbe Datenspeicherzelle aus Fig. 2 zur einfacheren Beschreibung der Betriebsweise der Lese-/Schreib-Datenspeicherzelle anders gezeichnet. Das kreuzgekoppelte Flip-Flop der Einrichtung kann mit einer Vorspannung konstruiert werden, die den gleichen Zustand bei jedem Einschalten herstellt. Die Vorspannung wird durch die Gleichstrom-Impedanzcharakteristiken der Transistoren und der Widerstände bestimmt. Dieser Datenzustand läßt sich zum Betrieb der Datenspeicherzelle als Lese-/Schreib-Speicher verändern.
  • Im Lese-/Schreib-Modus werden die kreuzgekoppelten Gate-Einrichtungen 11 und 12 als Flip-Flop oder statischer Zwischenspeicher betrieben. Die Kreuzkopplung der Gate-Einrichtungen 11 und 12 ermöglicht jedem Schaltungszweig die Steuerung des Stroms im anderen Schaltungszweig. Die Wortleitung 16 wird normalerweise auf einer hohen Wartezustands-Spannung gehalten. Die Bitleitungen 17 und 18 werden normalerweise auf Massenpotential gesetzt, um einen stabilen Zustand der Datenspeicherzelle beizubehalten. Daten werden als hohe oder niedrige Spannungspegel an den Knoten 21 und 22 gespeichert.
  • Zu Beginn wird die Lese-/Schreib-Datenspeicherzelle durch Verbindung der Wortleitung 16 mit der Masse gelöscht, was die Knoten 21 und 22 entlädt. Wenn die Wortleitung 16 wieder auf die Wartezustands-Spannung zurückkehrt, hängt der Datenzustand des Zwischenspeichers von dem Widerstandswert der Gates 13 und 14 ab. Weist das Gate 13 einen höheren Widerstandswert auf als das Gate 14, setzt der Zwischenspeicher in einer bekannten Weise den Knoten 21 hoch, da die Gate-Einrichtung 11 leitet. Der Knoten 22 wird entladen und die Gate-Einrichtung 12 sperrt. Weist das Gate 13 einen niedrigeren Widerstandswert auf als das Gate 14, ist der Zwischenspeicher in den umgekehrten Zustand gesetzt. Weisen die Gates 13 und 14 den gleichen Widerstandswert auf, ist der Zwischenspeicherzustand nicht definiert.
  • Unabhängig vom Datenzustand des Zwischenspeichers nach dem Löschen müssen Daten daraufhin in den Zwischenspeicher geschrieben werden, um ihn in den gewünschten Datenzustand zu setzen oder zurückzusetzen. Z. B. wird zum Zurücksetzen des Knotens 22 auf hoch und Entladen des Knotens 21, die Bitleitung 18 auf hoch gesetzt. Dies gewährleistet, daß der Knoten 22 hoch ist und daß die Gate-Einrichtung 12 leitet. Da die Bitleitung 17 auf Massepotential liegt, wird der Knoten 21 entladen und dabei die Gate-Einrichtung 11 gesperrt. Daher ist der Knoten 21 entladen und der Knoten 22 bleibt hoch. Um den Zustand des Zwischenspeichers durch Rückkehr zum erwähnten stabilen Zustand beizubehalten, wird die Bitleitung 18 noch einmal auf Masse gesetzt. Auf ähnliche Weise wird der Knoten 21 auf hoch zurückgesetzt und der Knoten 22 entladen werden, indem die Bitleitung 17 auf hoch gesetzt wird. Das nachfolgende Entladen der Bitleitung 17 behält den Datenzustand des Zwischenspeichers bei. Um die im Lese-/Schreib- Speicher gespeicherten Daten zu lesen, muß man lediglich die Wortleitung 16 entladen und gewährleistet dadurch, daß die Gate- Einrichtungen 11 und 12 sperren. Der Datenzustand des Zwischenspeichers wird dann durch einen Vergleich der abgefühlten Ströme an den Bitleitungen 17 und 18 ermittelt. Nachdem die Lese/Schreib-Daten gelesen worden sind, muß der Zwischenspeicher aufgefrischt werden, um ihn in den korrekten Lese-/Schreib-Datenzustand zurückzusetzen. Außerdem können im Lese-/Schreib- Speicher gespeicherte Daten nichtlöschend gelesen werden. Das nichtlöschende Lesen wird durch die temporäre Erhöhung der Spannung an der Wortleitung 16 über die normale Wartezustands-Spannung erzielt. Wieder wird der Datenzustand durch Vergleich der abgefühlten Ströme an den Bitleitungen 17 und 18 ermittelt.
  • Die Lese-/Schreib-Datenspeicherzelle kann dazu verwendet werden, Daten gleichzeitig als ROM- und Lese-/Schreib-Speicher zu speichern. Mehrere Datenbits können im ROM-Modus, wie vorher erwähnt, zusammen mit einem einzelnen Bit im Lese-/Schreibmodus gespeichert werden. Daten können jedoch nicht gleichzeitig in beiden Modi gelesen werden, da die Wortleitung 16 hoch sein muß, um ROM-Daten, und niedrig, um Lese-/Schreib-Daten zu lesen. Außerdem muß der Zwischenspeicher nach dem Lesen der ROM-Daten in den gewünschten Zustand aufgefrischt werden. Die Lese-/Schreib- Datenspeicherzelle kann auch als Einbit-ROM verwendet werden, wie in der Beschreibung des Standes der Technik erwähnt wurde, wenn eine solche Anwendung erwünscht wird.
    • Alternatives Ausführungsbeispiel der Erfindung
  • In Fig. 4 wird ein alternatives Ausführungsbeispiel der Datenspeicherzelle der Erfindung abgebildet. Der ROM-Betriebsmodus der Schaltung von Fig. 4 ist mit dem der Schaltung von Fig. 2 identisch. Der Lese-/Schreib-Betriebsmodus der Schaltung von Fig. 4 unterscheidet sich von dem der Fig. 2 und ist dem Betrieb einer herkömmlichen statischen 6fach-Zelleneinrichtung ähnlich, mit dem Unterschied, daß eine der E/A-Einrichtungen fehlt. Aus der Datenspeicherzelle von Fig. 2 und Fig. 3 übernommene Elemente werden weiterhin durch die gleichen Bezugsnummern bezeichnet.
  • Der FET 31 wird als eine E/A-Einrichtung verwendet, um Daten in die Datenspeicherzelle zu schreiben. Die Wortleitung 33 wird dazu verwendet, den Zustand des FET 31 zu steuern, um Daten von der dritten Bitleitung 32 einzugeben. Das Hochschalten der Wortleitung 33 ermöglicht das direkte Setzen des Knotens 22. Da der Spannungspegel des Knotens 22 auch bestimmt, ob die Gate-Einrichtung 12 leitet, wird der Knoten 21 auch gesetzt. Die ROM-Modus-Bitleitungen 17a und 18a werden im Lese-/Schreib-Modus auf Masse gehalten. Die Auswahlleitung 16a wird im Lese-/Schreib-Modus auf hoch gehalten. Die Daten werden auf ähnliche Weise gelesen, wie für die Lese-/Schreib-Datenspeicherzelle in den Fig. 2 und 3 beschrieben.
  • Der Betrieb der Datenspeicherzelle in Fig. 4 im Lese-/Schreib- Modus kann wegen des direkten Setzens der Datenzustände schneller erfolgen als der Betrieb der Datenspeicherzellen in den Figuren 2 und 3. Die zusätzliche Einrichtung neigt jedoch dazu, mehr Schaltungsfläche in Anspruch zu nehmen, und die Gesamtspeicherdichte wird verringert. Daher wird die Schaltung am besten aufgrund der spezifischen Anwendung gewählt.
  • Obwohl die Erfindung in bezug auf ein bevorzugtes und ein alternatives Ausführungsbeispiel beschrieben worden ist, wird es dem Fachmann klar sein, daß verschiedene Detailänderungen vorgenommen werden können, ohne vom in den angehängten Ansprüchen definierten Umfang der Erfindung abzuweichen. Z. B. kann mit entsprechenden Änderungen statt des Widerstands jede Impedanzcharakteristik eines vorbestimmten elektrischen Parameters in den Datenspeicherzellen verwendet werden. Außerdem müssen Gate-Einrichtungen nicht zur Speicherung mehrerer ROM-Datenzustände verwendet werden. Statt dessen lassen sich getrennte Transistoren und Widerstände einsetzen. Dementsprechend sind die hier beschriebenen Datenspeicherzellen nur durch die folgenden Ansprüche eingeschränkt.

Claims (7)

1. Datenspeicherzelle zur Speicherung einer Mehrzahl von unabhängigen Datenzuständen umfassend
- einen ersten Schaltungszweig (12, 13, 21) mit einem steuerbaren elektronischen Schalter (12), wobei der besagte erste Schaltungszweig eine erste Impedanzcharakteristik eines vorbestimmten elektrischen Parameters aufweist, falls der besagte erste Schaltungszweig in seinem leitfähigen Zustand ist, wobei der Wert der besagten ersten Impedanzcharakteristik einem definierten Datenzustand entspricht,
- einen zweiten Schaltungszweig (11, 14, 22) mit einem steuerbaren elektronischen Schalter (11), wobei der zweite Schaltungszweig eine zweite Impedanzcharakteristik aufweist, wobei die besagte zweite Impedanzcharakteristik unabhängig von der Impedanzcharakteristik des besagten ersten Schaltungszweiges ist, wobei der besagte erste und zweite Schaltungszweig an einen gemeinsamen Zugriffsknoten (16) der Zelle gekoppelt sind, und
- Mittel (16, 17, 18) zum Abfühlen der Impedanzcharakteristik von jedem der besagten ersten und zweiten Schaltungszweigen, dadurch gekennzeichnet, daß der besagte elektronische Schalter des besagten ersten Schaltungszweiges und der elektronische Schalter des besagten zweiten Schaltungszweiges derart kreuzgekoppelt sind, daß sie ein Flip-Flop bilden.
2. Datenspeicherzelle nach Anspruch 1, wobei die besagten ersten und zweiten Schaltungszweige ein Paar miteinander verbundener mit Widerstand behafteter Gate-Einrichtungen (11, 12) beinhalten, wobei ein Ende des mit Widerstand behafteten Gates (13, 14) von jeder der besagten Einrichtungen in Serie mit dem Drain der anderen der besagten Einrichtungen verbunden ist, wobei das andere Ende des mit Widerstand behafteten Gates von jeder der besagten Einrichtungen mit einer gemeinsamen Wortleitung (16) verbunden ist, wobei jede Source der besagten Einrichtungen mit einer anderen Bitleitung (17, 18) verbunden ist.
3. Datenspeicherzelle nach einem der Ansprüche 1 oder 2, ferner umfassend eine separat tor-gesteuerte Einrichtung (31), welche die Kapazität von einem der internen Knoten der besagten Datenspeicherzelle an eine dritte Bitleitung (32, Fig. 4) koppelt.
4. Datenspeicherzelle nach einem der vorigen Ansprüche, wobei die besagte Datenspeicherzelle späte Programmierungsmöglichkeit hat.
5. Datenspeicherzelle nach einem der vorigen Ansprüche, wobei die besagten mit Widerstand behafteten Gate-Einrichtungen (11, 12) die Struktur einer FET-Einrichtung aufweisen und die besagten mit Widerstand behafteten Gates (13, 14) Teil der FET-Einrichtungen selbst sind.
6. Datenspeicherzelle nach einem der vorigen Ansprüche, wobei die besagten Zweige getrennte Transistoren und Widerstände beinhalten.
7. Datenspeicherzelle nach einem der vorigen Ansprüche, wobei der besagte Speicher die Möglichkeit des Nur-Lese-Modus (ROM-Modus) oder Lese/Schreib-Modus (R/W-Modus) hat, wobei die Kombinationen der Datenzustände im ROM-Modus eine Funktion der möglichen Widerstandswerte von jedem mit Widerstand behafteten Gate ist.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58186233A (ja) * 1982-04-23 1983-10-31 Oki Electric Ind Co Ltd トランスポンダ装置における電波返送方式
JPH03200089A (ja) * 1989-12-28 1991-09-02 Nippon Kouro Hiyoushiki Kyokai トランスポンダの応答データ検出方法
US6222762B1 (en) 1992-01-14 2001-04-24 Sandisk Corporation Multi-state memory
US5712180A (en) * 1992-01-14 1998-01-27 Sundisk Corporation EEPROM with split gate source side injection
US7071060B1 (en) 1996-02-28 2006-07-04 Sandisk Corporation EEPROM with split gate source side infection with sidewall spacers
US5313421A (en) * 1992-01-14 1994-05-17 Sundisk Corporation EEPROM with split gate source side injection
US7983065B2 (en) * 2009-04-08 2011-07-19 Sandisk 3D Llc Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines
US8199576B2 (en) * 2009-04-08 2012-06-12 Sandisk 3D Llc Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines and a double-global-bit-line architecture
US8351236B2 (en) * 2009-04-08 2013-01-08 Sandisk 3D Llc Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines and a single-sided word line architecture
US8526237B2 (en) 2010-06-08 2013-09-03 Sandisk 3D Llc Non-volatile memory having 3D array of read/write elements and read/write circuits and method thereof
US20110297912A1 (en) 2010-06-08 2011-12-08 George Samachisa Non-Volatile Memory Having 3d Array of Read/Write Elements with Vertical Bit Lines and Laterally Aligned Active Elements and Methods Thereof

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3541531A (en) * 1967-02-07 1970-11-17 Bell Telephone Labor Inc Semiconductive memory array wherein operating power is supplied via information paths
US3618052A (en) * 1969-12-05 1971-11-02 Cogar Corp Bistable memory with predetermined turn-on state
US4095281A (en) * 1976-03-04 1978-06-13 Rca Corporation Random access-erasable read only memory cell
US4134151A (en) * 1977-05-02 1979-01-09 Electronic Memories & Magnetics Corporation Single sense line memory cell
US4158239A (en) * 1977-12-20 1979-06-12 International Business Machines Corporation Resistive gate FET flip-flop storage cell
JPS54146935A (en) * 1978-05-10 1979-11-16 Nec Corp Mask programmable read/write memory
US4202044A (en) * 1978-06-13 1980-05-06 International Business Machines Corporation Quaternary FET read only memory
US4327424A (en) * 1980-07-17 1982-04-27 International Business Machines Corporation Read-only storage using enhancement-mode, depletion-mode or omitted gate field-effect transistors
US4462088A (en) * 1981-11-03 1984-07-24 International Business Machines Corporation Array design using a four state cell for double density
US4546453A (en) * 1982-06-22 1985-10-08 Motorola, Inc. Four-state ROM cell with increased differential between states
US4583201A (en) * 1983-09-08 1986-04-15 International Business Machines Corporation Resistor personalized memory device using a resistive gate fet

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