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Die Erfindung betrifft in integrierten Schaltungen
ausgeführte Speicher und insbesondere solche, die
Redundanzkreise umfassen.
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Ein integrierten Speicher umfaßt zahlreiche
Speicherzellen in Reihen und in Spalten auf einer sehr kleinen
Fläche, und ein technologischer Fehler an einer
einzigen Zelle bringt das Ausrangieren des gesamten
Speichers mit sich. Um dies zu vermeiden, werden
Redundanzkreise verwendet, die in Betrieb genommen werden, wenn
zur Zeit des Tests des Speichers ein Fehler
festgestellt wird.
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Am häufigsten umfaßt der Speicher dann mehrere Reihen
oder mehrere Spalten zum Austausch (oder zugleich
mehrere Reihen und mehrere Spalten). Jede Austauschreihe
oder -spalte kann eine defekte Reihe oder Spalte des
Speichers ersetzen.
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Der Austausch soll jedoch für den Benutzer transparent
sein, d.h., daß dieser auf den Eingang des Speichers
die Adresse der defekten Reihe oder Spalte geben kann,
um auf dieser Adresse zu lesen oder zu schreiben,
genauso, als ob sie nicht defekt wäre. Die Adresse der
defekten Reihen oder Spalten ist daher im Inneren der
integrierten Schaltung registriert; wenn der Benutzer
eine Adresse einer defekten Reihe oder Spalte am
Eingang des Speichers eingibt, sind es die internen
Schaltungen des Speichers, die erkennen, daß es sich um eine
der registrierten defekten Adressen handelt, und die
die elektrischen Signale zu den Austauschspalten
leiten. Der Benutzer beteiligt sich an diesem Prozeß
uberhaupt nicht.
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Um die defekten Adressen zu registrieren, wurde benutzt
und wird immer noch benutzt, was im weiteren Sinn als
"Sicherungen" bezeichnet wird: eine Sicherung definiert
eine binäre Information gemäß ihrem Zustand (leer oder
programmiert); für jede zu registrierende defekte
Adresse wird eine Batterie von mehreren Sicherungen in
der Anzahl gleich der Anzahl von Bits zum Definieren
einer Adresse verwendet. Für eine Adresse mit p Bits
gibt es eine Batterie mit p Sicherungen. Der intakte
oder programmierte Zustand der verschiedenen
Sicherungen einer Batterie definiert eine Adresse mit p Bits.
Wenn es N Redundanzreihen oder -spalten gibt, d.h.,
wenn N defekte Reihen oder Spalten durch
Austauschreihen oder -spalten ersetzt werden sollen, werden N
Batterien benötigt.
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Wenn ein Austauschelement zum Ersetzen eines defekten
Elements benötigt wird, wird die Adresse des defekten
Elementes in einer Batterie von Sicherungen gespeichert
und es wird eine dieser Batterie zugeordnete
Validierungssicherung durchgebrannt, um anzuzeigen, daß sie
wirksam verwendet worden ist, um eine
Austauschoperation zu definieren.
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Die Sicherungen können körperliche Sicherungen sein
(offenes Schaltungselement, das in Kurzschluß
umgewandelt wird, wenn es durchgebrannt wird, oder umgekehrt);
oder nun, jetzt häufiger, können die Sicherungen zu
nicht flüchtigen Speicherelementen wie
UPROM-Transistoren ("unerasable Programmable read-only memory)
gehören;
diese Transistoren sind elektrisch programmiert
und können anschließend nicht mehr gelöscht werden. Der
leere Zustand des Transistors entspricht einem
Ausgangszustand der "Sicherung"; der programmierte Zustand
des Transistors entspricht einem durchgebrannten
Zustand der Sicherung.
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Figur 1 zeigt einen Teil eines Redundanzkreises des
Standes der Technik; dieser Teil ist dazu bestimmt, ein
Adressenbit eines defekten Elementes zu speichern und
das gespeicherte Bit mit einem Bit entsprechend der
empfangenen Adresse zu vergleichen; der Vergleich der
empfangenen Adresse und der gespeicherten Adresse
definiert, ob es geschieht, daß die Redundanz in Betrieb
gesetzt wird. Es gibt daher genauso viele Kreise wie
denjenigen von Figur 1, wie es Bits in der Adresse des
zu ersetzenden defekten Elementes gibt.
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Das defekte Adreßbit wird in einer Sicherung
gespeichert, die hier aus einem Transistor mit schwebendem
Gate TGF vom UPROM-Typ besteht. Der leere oder
Programmierte Zustand des Transistors definiert den Wert des
gespeicherten Bits. Es wird eine Lesespannung VL auf
das Steuergate des Transistors gegeben. Wenn der
Transistor TGF in einem leeren (nicht programmierten)
Zustand bleibt, dann ist das gespeicherte Adreßbit ein
Null-Bit; in diesem Fall ist der Transistor TGF bei
Vorhandensein der Lesespannung VL leitend; wenn der
Transistor TGF hingegen programmiert worden ist, ist
das gespeicherte Adreßbit eine 1; in diesem Fall bleibt
der Transistor trotz der Lesespannung VL gesperrt.
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Ein aus einem Transistor T1 mit P-Kanal und zwei
Invertiergliedern I1 und I2 bestehender
Strom-Spannungswandler gestattet es, den im Transistor TGF fließenden
Strom zu lesen, um zu bestimmen, ob er leitend oder
gesperrt ist. Der Wandler liefert einen logischen
Spannungspegel 0, wenn der Transistor TGF leitend ist, wenn
daher das gespeicherte Bit 0 ist, und einen logischen
Spannungspegel 1, wenn der Transistor TGF gesperrt ist,
wenn daher das gespeicherte Bit 1 ist.
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Ein exklusives ODER-Glied X1 empfängt zum einen das
Ausgangssignal des Wandlers (Ausgangssignal von I2) und
zum anderen ein Bit A mit der zu einem gegebenen
Zeitpunkt von dem Speicher empfangenen Adresse. Wie dies
oben stehend angegeben worden ist, wenn die eingegebene
Adresse p Bits umfaßt, dann gibt es p Kreise identisch
mit demjenigen von Figur 1, wobei jeder Kreis den
Vergleich zwischen einem empfangenen Adreßbit Ai und einem
gespeicherten Adreßbit derselben Ordnung i ausführt.
Nur wenn es ein Koinzidenzbit zu dem empfangenen
Adreßbit und der gespeicherten Adresse gibt, wird die
Redundanz in Betrieb gesetzt.
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Wenn das empfangene Adreßbit mit dem gespeicherten Bit
identisch ist, liefert das exklusive ODER-Glied eine
logische 0; andernfalls liefert sie eine 1. Nur wenn
sämtliche Ausgangssignale der exklusiven ODER-Glieder
entsprechend den unterschiedlichen Bits gleich 0 sind,
soll die Redundanz in Betrieb genommen werden. Ein
nicht dargestelltes NOR-Glied empfängt sämtliche
Ausgangssignale S der exklusiven ODER-Glieder und gibt
eine logische 1 nur aus, wenn seine sämtlichen
Eingangssignale gleichzeitig 0 sind. Es empfängt im
übrigen ein zusätzliches Eingangssignal entsprechend einer
Validierungssicherung, Eingangssignal, das nur 0 ist,
wenn die Validierungssicherung programmiert worden ist.
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Der Strom-Spannungswandler (T1, I1, I2) umfaßt genauer
ein erstes Invertierglied I1, dessen Eingang mit einem
Schaltungsknotenpunkt N1 verbunden ist, der der Drain
des Transistors TGF ist. Der Ausgang des
Invertiergliedes I1 ist mit dem Gate eines Transistors T1 mit
P-Kanal verbunden, dessen Source auf einer positiven
Versorgungsspannung Vdd liegt und dessen Drain mit dem
Knotenpunkt N1 verbunden ist. Die relativen
Dimensionierungen des Transistors T1 und der das Invertierglied
I1 bildenden Transistoren gestatten es, die
Stromschwellwerte zu regulieren, die das Kippen des
Invertiergliedes I1 in der einen oder in der anderen
Richtung hervorrufen. Das Invertierglied I2, in Kaskade mit
dem Ausgang des Invertiergliedes I1, ist fakultativ; im
vorliegenden Fall invertiert es den logischen
Ausgangspegel des Invertiergliedes I1, um einen logischen
Pegel 0 zu definieren, wenn der Transistor TGF leer und
leitend ist.
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Um schließlich die Beschreibung von Figur 1 zu beenden,
ein durch ein logisches Signal PW kontrollierter
Transistor T2 ist zwischen der Versorgung Vdd und dem
Knotenpunkt N1 angeschlossen. Das Signal PW wird durch
eine nicht dargestellte Schaltung zum Zurücksetzen
unter Spannung (auf Englisch "power-on-reset") erzeugt.
Das Signal wird herkömmlich einige Augenblicke nach dem
Zurücksetzen der integrierten Schaltung unter Spannung
erzeugt; es dient dazu, klar einen logischen Pegel 1 an
dem Knotenpunkt N1 nach dem Zurücksetzen unter Spannung
herzustellen, wenn sich der Transistor TGF in einem
programmierten Zustand (daher trotz der Lesespannung VL
nicht leitend) befindet. In diesem Fall ist nämlich der
Knotenpunkt N1 zum Zeitpunkt des Zurücksetzens unter
Spannung schwebend (TGF nicht leitend); zu Beginn kann
sein Potential nahe Null sein, was das Ausgangssignal
des Invertiergliedes I1 auf 1 bringt und was die
Sperrung des Transistors T1 bestätigt; der Knotenpunkt N1
bleibt daher schwebend und es gibt keinen Grund, nach 1
zu streben, was indessen ausgeführt werden sollte, um
den programmierten Zustand des Transistors TGF
darzustellen. Dies trifft um so mehr zu, als es
beträchtliche parasitäre Kapazitäten zwischen dem Knotenpunkt N1
und der Masse gibt. Um dies zu vermeiden, macht das
Signal PW den Transistor T2 während eines kurzen
Augenblickes nach dem Zurücksetzen unter Spannung klar
leitend, was den Knotenpunkt N1 auf 1 bringt; das
Ausgangssignal des Invertiergliedes I1 geht auf 0 und
macht den Transistor T1 leitend, was anschließend den
Zustand 1 des Knotenpunkts N1 sogar nach dem
Verschwinden des Signals PW bestätigt.
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Eines der Ziele der vorliegenden Erfindung ist es, zu
vermeiden, daß ein Signal zum Zurücksetzen unter
Spannung PW verwendet werden muß. Die Schaltung, die dieses
Signal erzeugt, ist nämlich schwierig zu entwickeln,
sie ist voluminös und sie verbraucht einen
beträchtlichen Strom.
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Ein Versuch ist unternommen worden, in dem eine
Kapazität zwischen dem Ausgang des Invertiergliedes I1 und
der Masse angeordnet wurde. Wenn diese Kapazität zum
Zeitpunkt des Zurücksetzens unter Spannung entladen
wird, tendiert sie dann dazu, den Transistor T1 während
einer bestimmten Zeit im Verlauf des Zurücksetzens
unter Spannung leitend zu halten, und der Knotenpunkt N1
hat dann daher die Zeit, aufgrund des Transistors T1
auf 1 zu steigen, wonach die Situation dann normal ist.
Die Erfahrung hat gezeigt, daß diese Lösung nicht
zufriedenstellend ist, zum einen, weil die Kapazität
voluminös ist und zum anderen, weil sie in der
Technologie
der integrierten Schaltungen schlecht bestimmt ist;
es gibt Ungewißheiten über ihren Wert und daher über
ihre Funktion.
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Aus diesem Grund wird gemäß der Erfindung eine
Schaltung vorgeschlagen, die eine für dieses Problem
zufriedenstellende Lösung liefert, insbesondere, indem das
Erfordernis eines Signals PW zum Zurücksetzen unter
Spannung ausgeschaltet wird, und dies, ohne die anderen
Eigenschaften der Schaltung zu verschlechtern.
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Gemäß der Erfindung wird vorgeschlagen, den Transistor
T2 abzuschaffen und zwischen dem Ausgang des
Invertiergliedes I1 und dem Gate des Transistors T1 zwei
zusätzliche Invertierglieder in Reihe anzuordnen, wobei jedes
von ihnen zwei sehr asymmetrische Transistoren umfaßt
und sich die Asymmetrie in umgekehrter Richtung auf die
beiden Invertierglieder auswirkt.
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Diese Asymmetrie ist daher in einer Richtung mit
Tendenz, das Leitendmachen des Transistors T1 des
Stromwandlers zu erleichtern.
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Die Erfindung schlägt daher einen integrierten Speicher
vor, umfassend einen Redundanzkreis mit wenigstens
einer Batterie von Sicherungen, die eine Adresse eines
defekten Elementes definieren, und ein Mittel zum
Inbetriebsetzen eines Reparaturelementes, wenn eine zum
Speicher gegebene Adresse einer in der
Sicherungsbatterie gespeicherten Adresse entspricht, wobei der
Redundanzkreis jeder Sicherung zugeordnet einen
Strom-Spannungswandler umfaßt, von dem ein Eingang mit der
Sicherung verbunden ist, wobei der Wandler ein
Invertierglied umfaßt, dessen Eingang den Eingang des Wandlers
bildet und dessen Ausgang das Gate eines
Rückschleifentransistors
steuert, wobei die Source des Transistors
mit einer Versorgungsspannung und sein Drain mit dem
Eingang des Invertiergliedes verbunden ist, wobei der
Speicher dadurch gekennzeichnet ist, daß ein Satz von
zwei zusätzlichen Invertiergliedern in Reihe zwischen
dem Ausgang des ersten Invertiergliedes und dem Gate
des Transistors angeordnet ist, wobei die
Invertierglieder jeweils zwei sehr asymmetrische Transistoren
umfassen und sich die Asymmetrie in umgekehrter
Richtung auf die beiden Invertierglieder auswirkt.
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Die Erfindung ist nicht nur auf den Spezialfall der
Speicherredundanzkreise anwendbar, sondern auch auf
sämtliche Fälle, in denen sich ein ähnliches Problem
stellt. Aus diesem Grund schlägt die Erfindung
allgemeiner einen Kreis zum Lesen des Zustandes einer
Speicherzelle vor, umfassend einen
Strom-Spannungswandler, bestehend aus einem Invertierglied und einem
Rückschleifentransistor, dadurch gekennzeichnet, daß der
Ausgang des Invertiergliedes mit dem Gate des
Rückschleifentransistors mittels zweier Invertierglieder in
Reihe verbunden ist, die jeweils zwei sehr
asymmetrische Transistoren umfassen, wobei die Asymmetrie in
umgekehrter Richtung für die beiden Invertierglieder ist.
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Das erste Invertierglied hat dann einen Transistor
eines ersten Leitfähigkeitstyps dessen Verhältnis
Kanalbreite zu -länge sehr viel größer als 1 ist, und
einen Transistor eines zweiten Leitfähigkeitstyps,
dessen Verhältnis Kanalbreite zu -länge sehr viel kleiner
als 1 ist. Und für das zweite Invertierglied ist dies
umgekehrt.
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Bei einer bevorzugten Ausführungsform ist der
Transistor, dessen Gate mittels des Satzes von zwei
Invertiergliedern
in Reihe gesteuert wird, ein
MOS-Transistor mit P-Kanal. Das erste Invertierglied hat einen
Transistor mit P-Kanal mit großem Verhältnis
Kanalbreite/länge und einen Transistor mit N-Kanal mit
kleinem Verhältnis Kanalbreite/länge. Das zweite
Invertierglied hat im Gegensatz einen Transistor mit P-Kanal
mit kleinem Verhältnis Kanalbreite/länge und einen
Transistor mit N-Kanal mit großem Verhältnis
Kanalbreite/länge.
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Weitere Merkmale und Vorteile der Erfindung gehen beim
Lesen der nachfolgenden, detaillierten Beschreibung
hervor, die unter Bezugnahme auf die beigefügten
Zeichnungen ausgeführt ist, in denen:
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Figur 1 - bereits beschrieben - ein Teilschaltbild
eines Redundanzkreises eines Speichers des
Standes der Technik darstellt;
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Figur 2 ein abgewandeltes Schaltbild gemäß der
Erfindung darstellt;
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Figur 3 den Ausschnitt der verwendeten
Invertierglieder darstellt;
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Figur 4 ein detailliertes Schaltbild eines
Redundanzkreises darstellt, in dem die Erfindung
aufgenommen ist.
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Der Speicher gemäß der Erfindung kann herkömmlich ein
Netzwerk von Reihen und Spalten von Zellen umfassen,
die mittels eines Reihendecodierers und eines
Spaltendecodierers adressierbar sind. Der Reihendecodierer
dient dazu, eine bestimmte Reihe zu bestimmen, wenn er
eine Reihenadresse empfängt. Der Spaltendecodierer
empfängt
eine Spaltenadresse und steuert infolgedessen
einen Multiplexer, um ein bestimmtes Wort der
ausgewählten Reihe zu bestimmen. Der Multiplexer wählt nun
Spalten entsprechend diesem Wort aus und gestattet es,
die Spalten mit Eingangs-Ausgangsanschlüssen zu
verbinden. Die Anschlüsse dienen dazu, beim Lesen oder beim
Schreiben ein Wort von in dem Speicher registrierten
Daten zu übertragen. Diese Organisation wird meistens
verwendet, obwohl sie nicht die einzig mögliche ist,
und wird als Basis zur Veranschaulichung der
vorliegenden Erfindung verwendet.
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Die integrierte Schaltung umfaßt im übrigen eine
Redundanzschaltungsanordnung.
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Zur Vereinfachung wird in Erwägung gezogen, daß die
einzigen Redundanzelemente Reparaturspalten sind, die
dazu bestimmt sind, defekte Spalten zu ersetzen. Es
könnte jedoch auch Reparaturreihen geben, um defekte
Reihen zu ersetzen.
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Es wird für jede Reparaturspalte ein entsprechender
Redundanzkreis vorgesehen. Dieser Kreis besitzt die
folgenden Funktionen:
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- er besitzt im Speicher die Adresse der defekten
Spalte;
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- er empfängt die auf den Eingang des Speichers
gegebenen Spaltenadressen;
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- er bleibt inaktiv, wenn die Adresse nicht der
registrierten Adresse entspricht;
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- er leitet die Reparaturspalte zu den
Eingangs-Ausgangsanschlüssen an der Stelle der defekten
Spalte, wenn er die Adresse entsprechend der
defekten Spalte empfängt.
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Das Herzstück des gemäß der Erfindung modifizierten
Redundanzkreises ist in Figur 2 dargestellt.
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Wie bei dem Kreis von Figur 1 muß verstanden werden,
daß der Kreis von Figur 2 lediglich der Speicherung
eines Adreßbits eines defekten Elementes entspricht und
daß der Satz der Redundanzschaltunganordnung für jede
zu ersetzende defekte Spalte so viele Schaltungen des
Typs von Figur 2 umfaßt, wie es Bits in der
Spaltenadresse gibt.
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Zur Vereinfachung der Zeichnung ist im übrigen in
Figur 2 die Schaltungsanordnung nicht dargestellt worden,
die zur Programmierung des Zustandes der Sicherung
dient. Und es sind Schaltungselemente nicht dargestellt
worden, die keine Wirkung auf das Verständnis der
Erfindung haben. Indessen wird in Figur 4 ein
vollständigeres Schaltbild gegeben.
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Wie für die Beschreibung von Figur 1 wird angenommen,
daß die Sicherung hier ebenfalls ein elektrisch
programmierbarer und nicht löschbarer Transistor mit
schwebendem Gate ist.
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Sämtliche Elemente, die mit denjenigen von Figur 1
identisch sind und auf dieselbe Weise angeschlossen
sind, tragen dieselben Bezugszeichen und werden nicht
beschrieben. Sie haben dieselbe Funktion wie diejenige,
die unter Bezugnahme auf Figur 1 beschrieben worden
ist. Es handelt sich um den Transistor TGF und seine
Lesespannung VL, das Invertierglied I1 und den
Rückschleifentransistor T1, der einen Teil des
Strom-Spannungswandlers bildet, der dazu dient, den Zustand der
Sicherung zu lesen, das fakultative Invertierglied I2
und das exklusive ODER-Glied X1, das das Ausgangssignal
des Strom-Spannungswandlers und ein aktuelles Adreßbit
A empfängt.
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Der Strom-Spannungswandler umfaßt im wesentlichen noch
das Invertierglied I1 und den Transistor T1. Der
Transistor T1 ist vorzugsweise mit P-Kanal und nun zwischen
der positiven Versorgung Vdd und dem Eingang des
Invertiergliedes I1 (Eingang selbst mit dem Drain des
Transistors TGF verbunden, dessen Source auf Masse ist)
angeschlossen.
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Statt daß der Ausgang des Invertiergliedes I1 das Gate
des Transistors T1 direkt steuert, ist aus der Figur
ersichtlich, daß dieser Ausgang mit einem Satz von zwei
Invertiergliedern I3 und I4 in Reihe verbunden ist,
wobei der Ausgang dieses Satzes mit dem Gate von T1
verbunden ist.
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Der auf das Gate von T1 gegebene logische
Spannungspegel ist derselbe, als ob die Steuerung direkt wäre,
aber die Funktion im Anlaufbetriebszustand
unterscheidet sich aufgrund der speziellen Eigenschaften der die
Invertierglieder I3 und I4 bildenden Transistoren.
Diese Invertierglieder sind beide sehr asymmetrisch,
d.h. sie besitzen jeweils zwei Transistoren mit sehr
unterschiedlichen Dimensionen. Und die Asymmetrie ist
in umgekehrter Richtung für die beiden
Invertierglieder.
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Figur 3 stellt ein Ausführungsbeispiel dar, das diese
Besonderheit veranschaulicht.
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Die beiden Invertierglieder I3 und I4 von Figur 3
bestehen herkömmlich jeweils aus einem MOS-Transistor mit
P-Kanal (T3 für I3, T4 für I4) in Reihe mit einem MOS-
Transistor mit N-Kanal (T'3 für I3, T'4 für I4); die
Gates der beiden Transistoren sind vereinigt, um den
Eingang des Invertiergliedes zu bilden; die Drains sind
vereinigt, um den Ausgang des Invertiergliedes zu
bilden. Die Source des Transistors mit P-Kanal (T3, T4)
ist mit der positiven Versorgung Vdd verbunden; die
Source des Transistors mit N-Kanal (T'3, T'4) ist mit
der Masse verbunden.
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Der Transistor T3 hat vorzugsweise ein Verhältnis
Kanalbreite zu -länge viel großer als 1, vorzugsweise
wenigstens 10 und sogar größer als 20. Im bevorzugten
Beispiel ist das Verhältnis 20 Einheiten zu 0,9
Einheiten. Das Wort Einheit wird im Sinne von Längeneinheit
in der Zeichnung der integrierten Schaltung verwendet.
Die Längeneinheit ist beispielsweise etwa 2 Mikrometer
im Speicher.
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Man erinnert sich, daß die Länge des Kanals in der
Fließrichtung des Stroms genommen wird, wobei die
Breite in der Querrichtung ist. Der Transistor T3 ist
daher ein Transistor mit P-Kanal, in der Lage, einen
beträchtlichen Strom in Anbetracht seiner großen Breite
durchzulassen.
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Hingegen weist der Transistor T'3 mit N-Kanal ein
Verhältnis Breite/Länge viel kleiner als 1 auf. Die
Asymmetrie zwischen den beiden Transistoren des
Invertiergliedes ist daher sehr stark. Vorzugsweise ist das
Verhältnis Breite/Länge kleiner als 1/5 oder sogar 1/10.
Im dargestellten Beispiel ist es von 2 Einheiten zu
20 Einheiten.
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Für das Invertierglied I4 ist die Situation genau
umgekehrt: der Transistor mit T-Kanal T4 hat ein kleines
Verhältnis Breite/Länge wie der Transistor mit N-Kanal
T'3 von I3 und der Transistor mit N-Kanal T'4 hat ein
großes Verhältnis Breite/Länge wie der Transistor T3.
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Beim dargestellten Beispiel hat T4 eine Kanalbreite von
2 Einheiten und eine Länge von 20 Einheiten (Verhältnis
1/10); und T'4 hat eine Breite von 20 Einheiten und
eine Länge von 0,8 Einheiten (Verhältnis 25).
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Hieraus ergibt sich die folgende Funktion in dem Fall,
in dem die Sicherung zum einen programmiert ist und zum
anderen die Versorgungsspannung Vdd ausgeschaltet
worden ist und gerade zurückgesetzt worden ist: es wird
angenommen, daß der Ausgang von I1 anfangs entladen
ist; der Transistor T3 tendiert sehr leicht dazu,
leitender als T'3 zu werden, da zum einen sein Gate auf
einem verhältnismäßig niedrigen Potential liegt und zum
anderen sein eigener Innenwiderstand viel kleiner als
derjenige von T'3 ist. Der Ausgang von I3 bleibt daher
leicht nahe der Versorgungsspannung Vdd.
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Für das Invertierglied I4 ist dies das Gegenteil: das
Gate von T'4 (N-Kanal) liegt auf einem verhältnismäßig
hohen Potential und dieser Transistor hat einen viel
geringeren Innenwiderstand als derjenige von T4. Der
Ausgang des Invertiergliedes I4 neigt daher sehr leicht
dazu, sich Null zu nähern. Dies macht den Transistor T1
leitend, der daher das Zunehmen des Potentials des
schwebenden Knotenpunkts N1 gegen Vdd zuläßt. Selbst
wenn der Knotenpunkt N1 bei Beginn auf Null wäre, was
die Tendenz hätte, daß die Invertierglieder I3 und I4
in entgegengesetzter Richtung zu dem gerade Gesagten
kippen würden, würde die starke Asymmetrie der
Invertierglieder den Transistor T1 dazu bringen, sehr rasch
und während einer ausreichenden Zeit leitend zu werden,
damit der Knotenpunkt N1 ausreichend hoch ansteigt und
nun die Kipprichtungen bestätigt, die von Anfang an
angenommen worden sind.
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In dem Fall, in dem der Transistor mit schwebendem Gate
TGF leer ist, gibt es kein Problem. Sobald die
Versorgungsspannung Vdd zu steigen beginnt, wird der
Transistor TGF leitend, was den Knotenpunkt N1 auf Null zieht
und die Invertierglieder I3 und I4 in einer Richtung
mit Tendenz zum Sperren von T1 bringt. Es gibt kein
Risiko, daß der Knotenpunkt N1 schwebend bleibt. Um der
Kipprichtung sicher zu sein, wird es indessen
vorgezogen, vorzusehen, daß der Transistor T1 ein kleines
Verhältnis Kanalbreite/länge in bezug auf den Transistor
TGF aufweist. Beispielsweise hat TGF ein Verhältnis von
etwa 1 Einheit zu 1 Einheit und T1 ungefähr von 2
Einheiten zu 40 Einheiten.
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Figur 4 stellt ein detailliertes Ausführungsbeispiel
des Redundanzkreises dar. Dieser Kreis umfaßt im
wesentlichen das Schaltbild von Figur 2, zu dem die für
die Programmierung des Transistors mit schwebendem Gate
TGF erforderlichen Elemente hinzugefügt worden sind.
Der leere oder programmierte Zustand hängt von dem Wert
des zu speichernden Adreßbits ab, d.h. dem Wert des
Adreßbits A, das in dem Zeitpunkt auf den Speicher
gegeben wird, in dem eine Störung erfaßt wird oder in dem
daher entschieden wird, eine Sicherungsbatterie für die
Reparatur dieses Defekts zu bestimmen.
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Der Programmierkreis ist durch das Bezugszeichen PRG
angegeben. Für die Programmierung ist der Drain des
Transistors TGF vom Strom-Spannungswandler (I1, T1, I3,
I4) durch einen Transistor T5 isoliert, der durch eine
Polarisationsspannung VB gesteuert ist. Diese Spannung
sperrt den Transistor während der Programmierung und
macht ihn während der Verwendung des Speichers leitend.
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Der Kreis PRG umfaßt Mittel, um auf den Transistor TGF
die für seine Programmierung erforderliche,
verhältnismäßig hohe Spannung Vpp zu geben. Diese
Schaltungsanordnung wird beispielsweise durch ein Signal EN
ausgelöst, das auf das Gate eines Transistors T6 gegeben
wird. Und sie wird durch das Adreßbit A, das auf das
Gate eines Transistors T7 gegeben wird, validisiert
oder nicht (je nachdem, ob die Sicherung leer bleiben
oder programmiert werden soll). In der Figur hat der
Transistor T8 die Funktion eines Widerstandes zur
Begrenzung des Stroms im Zweig T6, T7, T8. Ein durch den
Drain von T6 gesteuerter Transistor T9 dient dazu, die
Spannung Vpp auf den Drain von TGF zur Zeit des
gleichzeitigen Vorhandenseins des Programmiersignals EN und
eines Adreßbits A gleich 1 zu geben.
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Schließlich ist die auf das Steuergate des Transistors
mit schwebendem Gate gegebene Spannung in der
Anwendungsbetriebsart eine Spannung VL, geeignet, ihn
leitend zu machen, wenn er leer ist, und nicht geeignet,
ihn leitend zu machen, wenn er programmiert ist. In der
Programmierbetriebsart ist die auf das Steuergate von
TGF gegebene Spannung diejenige, die passend ist, um
das schwebende Gate zu laden; sie hängt vom Typ des
verwendeten Transistors ab.