JPS627639B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体記憶セルに関するものであ
り、更に詳わしく言えば、情報保持時と選択時
（読出しまたは書込み時）とでコレクタ負荷を切
換える型の半導体記憶セルに関するものである。

〔発明の背景〕 従来から、高速用のバイポーラメモリ集積回路
用のメモリセルとして、情報保持時と選択時とで
セルのコレクタ負荷抵抗を大きく切換える（選択
時に低くする）と同時に大きな読出し電流を流す
型のものが知られている。たとえば特公昭46−
13781号に詳細に述べられている例は第１図ａ〜
ｄに示されているようなものである。２個のマル
チトランジスタＴ，T′はコレクタ、ベースが交
さ接続され、一方がオフ、一方がオン状態を保つ
ことにより情報が保持される。各トランジスタの
コレクタにはＲ_stで示す負荷抵抗とＲ_Rで示す負
荷抵抗が接続され、非選択時にはＲ_stがコレクタ
負荷として、また選択時にはこれに加えてＲ_stよ
り小さなＲ_Rがコレクタ負荷として作用するよう
電子的切替手段（Ｒ_Rを兼ねる例もある）が設け
られている。

また第１図ｅは第１図ｃを改良した回路であ
り、負荷切換用のPN接合ダイオードＤ，D′と直
列に抵抗Ｒ_Rが接続されており、大電流の読出し
電流を流した際にオフ側のトランジスタのコレク
タ負荷回路中のダイオードがオン側トランジスタ
のベース電流によりターンオンし、よつて２つの
トランジスタのコレクタ電位Ｖ_c1，Ｖ_c0の差（以
下セル電位差と略す）が小さくなることを防いで
いる。

勿論、第１ｄ図の回路も同様な動作をするが、
第１ｄ図の回路では、負荷抵抗の切換は外部信号
Ｖ_Xにより行なわれる。しかし、メモリセル（正
確にはデイジツト線）に読出し電流が流れないう
ちに負荷抵抗が低抵抗Ｒ_Rに切換わるとセルのコ
レクタにはＩ_st×Ｒ_Rという極めて小さな電圧し
か現われなくなるので情報破壊が生ずる。つま
り、デイジツトの選択とワードの選択にタイミン
グが必要となる。そのため、非常に高速のメモリ
には向かない。一方、第１図ｅはこの抵抗の切換
は読出し電流が流れること自体で行なうためタイ
ミングの考慮は不要となる。

これらのセルは、情報保持時には負荷抵抗が大
きいため保持電流Ｉ_stが少なくてよく、低消費電
力のメモリを構成できる。一方、選択時には負荷
抵抗が小さくなり大きな読出し電流Ｉ_Rが流せる
ので、動作速度は速い。以上の特徴を充分に生か
すには、メモリ容量が大きくなればなる程、情報
保持時の負荷抵抗Ｒ_stと動作時の負荷抵抗Ｒ_Rと
の比を大きくする必要がある。

しかし、第１図に示したような従来型のメモリ
セルでは、Ｒ_stとＲ_Rとの比をあまり大きくする
と、電流がＩ_stからＩ_Rへと切換わる途中で、セ
ルの情報保持ができなくなる。たとえば、第１図
ｅの型のセルについてＩ_Rの値を横軸にセル電位
差（Ｖ_c1−Ｖ_c0）を縦軸にとつて示すと、第２図
のようになる。このように、Ｒ_stとＲ_Rの比が大
きい時（第２図の場合は約500）には、Ｒ_stで電
位が決まつている状態からＲ_Rで電位が決まる状
態へと転移する途中で非常に電位差が小さい状態
を必ず経ることになる。このように電位差が小さ
い状態が存在すると記憶情報の破壊が生ずるた
め、従来型の第１図ｅの回路でもＩ_R／Ｉ_stの比
をあまり大きくできず、実用的には（ｈ_FE等のば
らつきを考慮すると）20程度が上限であつた。

また、第１図ｅの回路によりメモリアレイを構
成するとＩ_R／Ｉ_st比を常に大きくすると、第２
図に示すように、電位差が非常に小さくなる以前
の状態としてメモリセル・トランジスタが非常に
深く飽和する状態が存在する場合がある。すなわ
ちワード線の立下りを高速化するため選択ワード
線に対応するメモリセルのみ保持電流Ｉ_stをとく
に大きくする回路形式のメモリ（例えば特開昭49
−22829または特開昭50−126335に開示される）
に第１図ｅのメモリセルを用いた場合Ｉ_R／Ｉ_st
比を大きくとろうとすれば選択ワード線に接続さ
れている、選択セル以外のセルは他の非選択セル
のＩ_stよりかなり大きなＩ_stを流す必要が生じこ
のセルのトランジスタは非常に深く飽和した状態
が生ずる。この状態は１つのワード線に接続され
たメモリセルのうち選択セルを除いた全てのセル
において生ずるが、この状態が生ずるとメモリセ
ル・トランジスタのN⁺領域（コレクタ領域）間
で分離が不能となり、高電位にあるメモリセルの
N⁺領域から低電位にあるN⁺領域へと電流が流
れ、結局情報破壊が生ずるか、または情報破壊が
生じやすい状態となり、僅かの雑音が原因となつ
て情報破壊が生ずる。これもＩ_R／Ｉ_st比を大き
くできない原因となつている。この状態は、メモ
リセル１個たとえば選択セル１個のみで生ずる場
合影響は少ないが、この場合にように多数個が同
時に深く飽和すると影響が非常に大きい。

〔発明の目的〕

そこで本発明の目的は、非選択時の情報保持電
流Ｉ_stから選択時の読出電流Ｉ_Rへの電流切替の
過渡時にセル電位差が減少することがなく、かつ
Ｉ_stとＩ_Rの比を比常に大きくとることが可能で
あり、以つて消費電力が小さくしかも高速読み出
し可能なメモリ構成できるメモリセルを提供する
ことにある。

〔発明の概要〕

本発明は、交さ接続されたトランジスタのコレ
クタ負荷回路はそれぞれシヨツトキーダイオード
を第１の抵抗Ｒ_Rの直列回路、及びこの直列回路
と並列に接続された第２の抵抗Ｒ_stを含むことを
特徴とする。すなわち第１の抵抗がメモリセルの
非選択時にはコレクタ負荷として作用しないよう
に切替える電子的切替手段としてシヨツトキーダ
イオードを用いた点に特徴を有する。

この構成によれば、まずシヨツトキーダイオー
ドの寄生容量の働きにより、メモリセル非選択か
ら選択への切替え時にセル電位差が過渡的に減少
することが防止される。すなわち、セルのオン側
トランジスタのコレクタ電流が非選択時のＩ_stの
値から選択時のＩ_Rの値に変化する際に上記ダイ
オードの寄生容量にはＩ_st×Ｒ_stに相当する電圧
が蓄わえられているので前述した過渡的なセル電
位差の減少が防止できる。つまり、第２図の特性
は、Ｉ_stだけが流れている情報保持時から、充分
大きな読出し電流Ｉ_Rが流れる状態までの途中の
状態を示している。したがつてダイオードに寄生
容量が少ないと、メモリセルの電流が増加するに
つれて、メモリセルの電位は第２図の左から右へ
と曲線を辿つて変化し電位差は第３図の実線のよ
うに変化し、第２図のＳに対応するS′で最も小さ
くなる。これに対し、たとえばダイオードと並列
にコンデンサが挿入されればその上に電荷が蓄え
られているため、電位変化は緩やかとなり、例え
ば第３図に模式的に破線で示すような変化をす
る。このコンデンサとしては、ダイオードの寄生
容量を活用できれば全く好都合で、メモリセル面
積の増加は僅かですむ。このようなダイオードと
しては、ダイオードの単位面積当たり大きな容量
を形成できるシヨツトキーダイオードが最も適し
ている。勿論、接合ダイオードでも寄生容量は存
在するが、単位面積当りの容量ではシヨツトキー
バリア・ダイオードで達成できる値よりかなり小
さいため、メモリセル面積が大きくなる。また、
この容量として必要な値は、メモリセルのその他
の寄生容量（たとえばN⁺領域（コレクタ）と基
板との間の接合容量）により決まるため、メモリ
セル面積が大きくなるとそれだけ大きな容量値が
必要となる。つまり、接合ダイオードを使用した
場合、必要な容量値自体もシヨツトキーバリヤダ
イオードを使用した場合よりも大きくなり、非現
実的な面積のメモリセルとなる。

また、シヨツトキバリアダイオードを使用する
と、シヨツトキーバリアダイオードのしきい値電
圧が低いためトランジスタが飽和する以前に負荷
抵抗の切換が行なわれるため、たとえ選択ワード
接続されるメモリセルのＩ_stを他のメモリセルよ
り大きく設定したとしても抵抗値、電流値を適当
に設定して飽和を防ぐことが可能となり、情報破
壊を防ぐことができる。

〔発明の実施例〕

本発明のメモリセルの実施例を第４図に示す。
マルチエミツタトランジスタＴ，T′はそのベー
ス、コレクタが互いに交さ接続されている。それ
ぞれの第１エミツタは情報の読出し、書込みに用
いられ、通常１０、及び１０′はこのために対を
なすデイジツド線に接続される。それぞれの第２
エミツタは共通に接続され、その共通端１４には
情報保持用の保持電流Ｉ_stを流すための電流源に
接続される。またコレクタはそれぞれコレクタ負
荷回路を介して共通に接続され、その共通端１６
はアドレス選択用のワード線に接続される。

トランジスタＴのコレクタ負荷回路は抵抗Ｒ_R
とシヨツトキーダイオードSBDの直列回路、及び
これに並列に接続された抵抗Ｒ_stとから成る。

ダイオードとして接合ダイオードではなくシヨ
ツトキーダイオードを使用したことにより以下の
ような利益を得ることができる。

(1) シヨツトキーダイオードは小面積で大容量
（寄生容量）を得ることができるので、極く僅
かのメモリセル面積増加でメモリセル電位差の
減少を防ぎ得る。第５図は、ダイオード容量と
セル電位差（Ｖ_c1−Ｖ_c0）の減少を回路シミユ
レーシヨンにより計算した結果であり、縦軸は
情報保持時のメモリセルの電位差（振幅）と、
過度状態で最も減少した時の電位差の比を表わ
している。前述したように、飽和の問題で実際
にはＩ_R／Ｉ_st＝1000とすることはpn接合ダイ
オードでは実用は無理だが、その状態で情報破
壊が生じないとして計算した結果が接合ダイオ
ードの場合として示した点であり、メモリセル
のセル電位差（Ｖ_c0−Ｖ_c0）は情報保持時の0.2
倍にまで減少する。典型的なデバイス値ｈ_FE，
Ｖ_BE等でこのように減少すると、デバイスの値
にばらつきがあつたり、または種々の雑音電圧
が印加されたりすると情報破壊が生ずる。した
がつて、Ｉ_R／Ｉ_st10³のような大きな比を得る
ことは不可能である。

一方、シヨツトキーバリアダイオードを使用
した設計例では、過度時に最も振幅が減少した
点でも情報保持時の0.9倍の振幅が確保されて
おり、Ｉ_R／Ｉ_st＝10³としても情報破壊は生じ
ない。このSBDの設計例では、メモリセル面積
の増加は５〜10％と僅かである。接合ダイオー
ドだけで同様の効果を得ようとすると、前述し
たようにメモリセル自体の面積増加による所要
容量値の増加も影響して、メモリセル面積はレ
イアウトにもよるが50〜100％の増加が必要と
なり実用的ではない。また、メモリセル面積増
加に伴なう寄生容量の全体的な増加によりアク
セス時間は10〜30℃も増加する。

(2) Ｉ_R／Ｉ_stを大きくすると、ワード線当りの
総Ｉ_stが少なくなり、ワード線の立下りが遅く
なるため選択されたワード線のみ大きな保持電
流Ｉ_stを流し、ワード線立下り時の放電効果を
消費電力を僅か増加させるだけで大きくし、以
つてメモリ動作を高速化することが必要とな
る。この場合、前述したように、接合ダイオー
ドを使用して負荷抵抗の切換を行なうと（第１
図ｄ）、大きな保持電流が流れている選択ワー
ド線に接続されるセルのうち選択セル以外のセ
ルは深い飽和状態になるように設計せざるを得
ない（ここまで電流を流さないと放電効果が出
ない）。この時、多数のメモリセル間の分離が
行なわれなくなり、メモリセル間はかなり低い
抵抗で等価的に接続されたと同時になり、メモ
リセルのセル電位差が減少し、情報破壊が生ず
る。したがつて、大きな放電電流を流さない
が、Ｉ_R／Ｉ_st比を小さくするか（〜20程度）
しかないが、いずれにしろ大容量で高速のメモ
リを構成することは全く不可能である。SBDを
使用すると、トランジスタが飽和する以前に負
荷抵抗を切換える。すなわち、Ｒ_stより小さな
Ｒ_Rをもコレクタ負荷として動作させることが
できるため、全く飽和しないように設計するこ
とができる。

(3) シヨツトキーダイオードを使用することによ
つて得られる一般的な利益だが、Ｖ_Fが小さい
ためメモリセルの駆動振幅を小さくでき、それ
だけ高速化できる。

第６図ａ及びｂは第４図にて説明した実施例
に対し、さらにコレクタ負荷回路にコンデンサ
Ｃ_s及びＣ_s′をそれぞれ並列に付加した本発明
の別の実施例を示す。第６図ａの例では抵抗Ｒ
_st，Ｒ_st′にそれぞれ並列にコンデンサＣ_s，Ｃ
_s′が付加され、また第６図ｂの例ではシヨツト
キーバリアダイオードSED，SED′にそれぞれ
コンデンサＣ_s，Ｃ_s′が付加されている。この
ような付加コンデンサはシヨツトキーバリアダ
イオードの寄生容量による選択過渡時のセル電
位差の過度的減少を防止する効果を補助する役
割りを果し、とくにメモリセルのサイズを小型
化しようとする場合に、シヨツトキーバリアダ
イオードよりも更に単位面積当りの容量の大き
なコンデンサを用いることができるので有効で
ある。

なお、実施例はダブルエミツタトランジスタを
用いたメモリセルについてのみ示したが、シング
ルエミツタトランジスタを用いたメモリセルにつ
いても第４図、もしくは第６図ａ，ｂと同様なコ
レクタ負荷回路を接続してそれぞれ同様な効果を
得ることはもち論である。

〔発明の効果〕

以上のように、本発明によれば、負荷切替型の
メモリセルにおいて、セル電流が非選択時の情報
保持電流の値から選択時の読出電流に変化する際
に過渡的にセル電位差が減少することが防止さ
れ、かつ上記読出し電流は保持電流に対して非常
に大きな値に設定することが可能であるので、消
費電流量が小さく、かつ高速読み出しの可能なメ
モリを得ることができる。

【図面の簡単な説明】

第１図は、情報保持時と選択時とでコレクタ負
荷を切換える型の従来型のメモリセルの回路図、
第２図は、従来型のセルの負荷抵抗切換えの比を
制限する特性を説明する図、第３図は本発明の効
果を説明する図、第４図は本発明の実施例のメモ
リセルの回路図、第５図は、第４図の実施例の効
果を示す実験結果を示す図、第６図は本発明の他
の実施例を示す図である。SBD……シヨツトキー
ダイオード、Ｒ_R，Ｒ_R′，Ｒ_st，Ｒ_st′……抵抗、
Ｔ，T′……マルチエミツタトランジスタ。

Claims (1)

1. 【特許請求の範囲】 １ ベース、コレクタが相互に交さ接続された第
   １、第２のトランジスタを有し、該第１、第２の
   トランジスタのコレクタにはインピーダンスが情
   報保時には大きく、選択的には小さくなるように
   された負荷回路がそれぞれ接続された半導体記憶
   セルにおいて、前記負荷回路はそれぞれシヨツト
   キーダイオードと第１の抵抗の直列回路、及び該
   直列回路と並列に接続された第２の抵抗を含むこ
   とを特徴とする半導体記憶セル。 ２ 前記負荷回路は前記第１の抵抗に並列に接続
   されたコンデンサを含むことを特徴とする特許請
   求の範囲第１項に記載の半導体記憶セル。 ３ 前記負荷回路は前記シヨントキーバリアダイ
   オードに並列に接続されたコンデンサを含むこと
   を特徴とする特許請求の範囲第１項に記載の半導
   体記憶セル。