JP2555039B2

JP2555039B2 - 半導体集積回路装置

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Publication number: JP2555039B2
Application number: JP61267656A
Authority: JP
Inventors: 勝博則末; 誠林; 知行渡部; 誠降籏
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Priority date: 1986-11-12
Filing date: 1986-11-12
Publication date: 1996-11-20
Anticipated expiration: 2011-11-20
Also published as: JPS63122090A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、I²L（インテグレーテツドインジエクシ
ヨンロジツク:Integrated Injection Logic）を用い
た集積回路に係り、特に設計性、拡張性に優れたRAM
（ランダムアクセスメモリRandom Access Memory）
の周辺回路に関する。

〔従来の技術〕

従来のアナログ・デイジタル供存LSIにおける内蔵I²L
RAMについては、電子通信学会論文誌VOL.J66−C No.9
における金子らによる「高耐圧アナログ回路共存256ビ
ツトI²L RAM」と題する文献において論じられている。

第２図は、従来のI²L素子によるメモリセルの回路図
である。このメモリセルは、２コレクタのI²L2素子を用
い、それぞれのI²Lのベースと、それぞれの２コレクタ
のうち１コレクタを相互に交差接続し、残りの１コレク
タをそれぞれビツト線B,に接続している。また、I²L
のインジエクタをワード線Ｗ＋、I²Lのエミツタをワー
ド線W^-としている。

それぞれ、Q₂₁,Q₂₂はpnpトランジスタ、Q₂₃,Q₂₄は２
コレクタの逆方向動作するnpnトランジスタである。

第３図は、第２図の動作を説明するための周辺回路も
含めた等価回路である。第２図の２コレクタ逆npnトラ
ンジスタQ₂₃,Q₂₄は等価的にベースとコレクタを相互に
交差接続した逆npnトランジスタQ₃₃,Q₃₄と読み出し、書
き出込みを行う際の外部との結合素子として働く逆npn
トランジスタQ₃₅,Q₃₆とに分離して表わしてあり、Q₃₃と
Q₃₅はQ₂₃に、Q₃₄とQ₃₆はQ₂₄に相当する。

ワード線Ｗ＋には定電流源I_inj接続され、pnpトラン
ジスタQ₃₁,Q₃₂はそれぞれ逆npnトランジスタQ₃₃,Q₃₄の
負荷として働く。また逆npnトランジスタQ₃₅,Q₃₆のコレ
クタはそれぞれビツト線B,に接続され、B,は負荷抵
抗R_Bを通して電源V_BBら接続されている。

トランジスタQ₃₉,Q₃₁₀,Q₃₁₁,Q₃₁₂,Q₃₁₃,G₃₁,V_CCは本
メモリセルのセンスアンプである。

npnトランジスタQ₃₉,Q₃₁₀はビツト線B,の電位差を
検出する差動対として動作し、G₃₁は差動対の定電流源
として働く。

npnトランジスタQ₃₉のコレクタは電源V_CCに接続され
ているが、これと対をなすnpnトランジスタQ₃₁₀のコレ
クタは、pnpトランジスタQ₃₁₁,Q₃₁₂に接続され、Q₃₁₀の
コレクタ電流とほぼ同じ大きさの電流が出力トランジス
タQ₃₁₃のベース電流となる回路となつている。

以下、第３図の等価回路図を用いて、読み出し動作
と、その条件について述べる。

いま、逆npnトランジスタQ₃₃,Q₃₅が導通状態であれ
ば、Q₃₄,Q₃₆は非導通である。Q₃₅には、pnpトランジス
タQ₃₂を通じて供給されるベース電流に応じたコレクタ
電流が流れ、逆方向動作する。この場合のコレクタ電流
は、負荷抵抗R_Bを通じて電源V_BBより供給され、ビツト
線Ｂの電位V_Bは、負荷抵抗R_Bの電圧降下による分だけV
_BBより低くなる。

一方、ビツト線の電位はQ₃₆がオフ（OFF）であるた
めV_BBと同電位であり、ビツト線B,には電位差が生じ
る。このビツト線の電位差のため、センスアンプのnpn
トランジスタQ₃₉はOFF,Q₃₁₀はオン（ON）となる。Q₃₁₀
がONとなつたことにより、npnトランジスタQ₃₁₃のベー
スにはQ₃₁₀のコレクタ電流とほぼ同じ大きさの電流が流
れ、Q₃₁₃はONとなり、本センスアンプの出力端子である
Q₃₁₃のコレクタ電位はほぼOV程度の電位となる。

次に、上記の場合とは反対にnpnトランジスタQ₃₄,Q₃₆
がONしている場合には、ビツト線の電位は、ビツト線
Ｂより、R_Bによる電圧降下の分だけ低くなる。この電位
差によりnpnトランジスタQ₃₉がON、Q₃₁₀がOFFとなり、Q
₃₁₃にはベース電流が供給されず、Q₃₁₃はOFFとなつて出
力はハイインピーダンスとなる。

以上のように、本方式のメモリセルは、内部に蓄えた
情報をnpnトランジスQ₃₅,Q₃₆のONまたは、OFFによつて
生じるビツト線電位差となし、この電位差をセンスアン
プにより検出して読み出しを行なう。

〔発明が解決しようとする問題点〕

以上、１ビツトのみ読み出し動作について述べたが、
実際のRAMでは、ビツト線B,を共用する複数個のメモ
リーセルが存在する。

したがつて、この従来方式メモリーセルでは選択，非
選択のメモリーセルが電気的に分離できないため非選択
のメモリセルもビツト線よりコレクタ電流を吸い込むこ
とになる。

そこで、メモリセルの選択，非選択を行なう方法とし
て、選択したセルのインジエクタ電流I_inJを増やし、非
選択のセルが吸い込む電流との差をつけるという手段が
取られる。この場合、ビツト線間の電位差が最も少なく
なる最悪条件は、すべての非選択のメモリセルが、選択
されたメモリと反対の情報を保持している場合である。
選択されたメモリセルのインジエクタ電流をI_S,非選択
のメモリセルのインジエクタ電流をI_uSとすると、選択
されたセルの吸い込み電流I_B、及び非選択セルの全吸い
込み電流I_uSTはとなる。

ここで、α_p,β_ｎはそれぞれ、pnpトランジスタQ₃₁,Q
₃₂のベース接地電流増幅率、逆npnトランジスQ₃₅,Q₃₆の
電流増巾率である。またＮは、ビツト線B,に接続され
るメモリセルの個数である。選択されたメモリセルの情
報が読み出し可能な条件は I_B＞I_uST ……（３）であるから、インジエクタ電流、I_uSTI_S間の関係は、 I_S＞I_uS（Ｎ−１） ……（４）とならなければならない。

例えば、1KビツトのRAMを１ワード８ビツトの構成で
作つたとすると、ビツトを共有するメモリセルは128個
となり、I_SはI_uSの127倍以上としなければならない。こ
のことにより、RAMの規模、構成が異なると、ビツト線
を共有するメモリセルの数が異なつてくるので、周辺回
路をその都度設計し、I_SとI_uSの比を変えなければなら
ないことがわかる。また、安定動作のためにはI_S/I_uSは
10²以下にするのが望ましい。

さらに、上記の最悪条件において、メモリセルのnpn
トランジスタQ₃₅、又はQ₃₆が常に逆方向動作をしている
ためには、ビツト線電位が下側のワード線W_の電位より
高い必要がある。従つて、となる。ここでV_BEはダイオードQ₃₇,Q₃₈の順方向電圧で
ある。

前出の式（４）の動作条件より、従来方式のメモリセ
ルでは同一ビツト線に接続するメモリセル数が変化する
と、I_Sを変化させなければならない。このことを式
（５）の動作条件にあてはめると、例えばI_Sが大きくな
つた場合、R_Bを小さくするか、またはV_BBを高くする必
要がある。ところがV_BBは、npnトランジスタQ₃₅,Q₃₆の
エミツタ−コレクタ間耐圧BV_CEOの制限から、 V_BB＜BV_CEO＋2V_BE ……（６）の条件を満たさねばならず、式（５），（６）がI_Sの上
限を規定し、この上限が同一ビツト線のセル数Ｎを制限
することになる。

また、前式の式（４）の条件を満足するため、I_Sを大
きくしたとすると、npnトランジスタQ₃₅、またはQ₃₆の
コレクタ電流I_Bが増加し、ビツト線B,間の電位差が大
きくなる。このため、ビツト線の寄生容量の充放電時間
が大きくなり、同一ビツト線メモリセル数が増えると情
報の読み出しに要する時間が大きくなることがわかる。

以上のべてきたように、従来のI²L素子によるメモリ
セルと、そのセンスアンプは、ビツト線を共有するメモ
リセル数を変化させると、周辺回路をその部度設計しな
おさなければならず、設計性に問題があつた。また、ト
ランジスタの耐圧の制限から同一ビツト線に接続できる
メモリセル数には上限があり、拡張性に問題があつた。
さらに同一ビツト線のセル数が変化すると、情報の読み
出し遅延時間が変化するという問題があつた。

本発明の目的は、設計性，拡張性に優れたI²LRAMセル
において、書き込み時の誤書き込みを防止し、同一ビツ
ト線のセル数が変化しても読み出し遅延時間が一定で、
かつ設計変更の不要なセンスアンプと、これに付随し
て、製造ばらつきや、温度変化に対し、常に最適な電流
を供給し、動作マージンを拡大するビツト線電源回路を
提供することにある。

〔問題点を解決するための手段〕

上記目的は、従来のI²LRAM結合トランジスタをnpnト
ランジスタに置き換え、メモリセルの接地端子と、結合
トランジスタのエミツタ端子を分離することにより、設
計性、拡張性に優れた特性を持たせたI²LRAMセルのセン
スアンプとして、ビツト線にエミツタを接続し、ベース
を一定電位としたpnpのペアトランジスタと、このpnpト
ランジスタのコレクタ側に接続するnpnトランジスタ３
素子によつて構成した電流差動回路を用い、本センスア
ンプ及びビツト線の電流源として働く、pnpのペアトラ
ンジスタと、本電流源の基準電流源として働く、上記メ
モリセルと同一回路のダミーセルを用いることによつて
達成できる。

〔作用〕

ビツト線にエミツタを接続したベース接地のpnpのペ
アトランジスタはビツト線の電位をほぼ一定に保ちなが
ら、ビツト線の電流を電流差動回路側に出力する。この
ため書き込み時の誤書込みを防止し、ビツト線電位は読
み出し時も変動しないため、同一ビツト線に接続される
メモリセル数が変化し、ビツト線の寄生容量が変化して
も容量の充放電による読み出し遅延を生じない。上記pn
pトランジスタのコレクタ側に接続したnpnトランジスタ
の電流差動回路はビツト線に流れる電流を比較し、これ
を“0"または“1"の信号に変換する機能を持つ。

また、ビツト線にコレクタを接続し、エミツタを電源
電圧としたpnpトランジスタはビツト線電流源として働
く。この電流源の基準電流としてメモリセルと同一のダ
ミーセルを用いることにより、メモリセルの特性が変動
しても常に動作条件を満足するビツト線電流が供給さ
れ、誤動作を防止することができる。

〔実施例〕

以下、本発明の対象としている第１のメモリセルにつ
いて、第４図を用いて説明する。第４図は、本発明が対
象としているI²Lメモリセル１ビツト分の等価回路であ
る。

第４図において、相互に交差接続されたnpnトランジ
スタQ₄₃,Q₄₄と、負荷として働くpnpトランジスタQ₄₁,Q
₄₂は、I²L2ゲート分を相互配線することにより構成され
ている。それぞれ、Q₄₁とQ₄₄およびQ₄₂とQ₄₃でI²L1ゲー
トに対応する。

また、Q₄₅,Q₄₆は通常のnpnトランジスタすなわち、順
方向動作のnpnトランジスタである。また、Q₄₃とQ₄₄はI
²Lゲート内の逆方向動作トランジスタである。

したがつてQ₄₅,Q₄₆はQ₄₃,Q₄₄とは逆方向に動作するも
のである。またセル電源線WIはI²Lのインジエクタライ
ンである。

動作時、セル電源線WI及びビツト線B,には、定電流
源が接続される。

次に、本メモリセルの動作を説明する。

第５図は、第４図のメモリセルの第1,第２のワード
線、W_C,W_Sと、ビツト線B,の電位変化を表わしてお
り、本メモリセルの動作を明らかにしたタイミングチヤ
ート図である。第５図のａ点では、ワード線W_Cの電位VW
_Cは0.4〜1.0Vの範囲のある電位V_T以下の“L"レベル、W_S
の電位VW_Sは前記V_T以上の“H"レベル、また、ビツト線
B,の電位VB,Vは共に“H"レベルとなつており、メモ
リセルのスイツチトランジスタQ₄₅,Q₄₆はオフ状態にあ
る。このため、メモリセル内部の情報は保たれ、待機状
態となつている。ｂ点では、ワード線W_C,W_Sは共に“H"
レベル、又ビツト線Ｂは“L"レベル、は“H"レベルに
ある。このため、スイツチトランジスタQ₄₅のベースコ
レクタ間は順バイアスとなり逆方向動作し、Q₄₅のベー
ス電位はワード線W_Cの電位VW_Cとほぼ同じとなる。よつ
てQ₄₄のベース・エミツタ間は順バイアスされなくな
り、強制的に非導通状態となり書き込みが行われる。ｃ
点では、ワード線W_C,W_Sは共に“L"レベルとなつてい
る。この状態では、ｂ点で行われた書き込みによりスイ
ツチトランジスタQ₄₆のベース電位が“H"レベルとなつ
ているので、Q₄₆は順方向動作しに流れる電流を吸い
込む。このときのビツト線B,の電流差を検出すること
により読み出しが可能となる。

ｄ点では、ワード線の状態はｂ点と同じで書き込み状
態となつているが、ビツト線はｂ点と反対にが“L"レ
ベルとなつている。このことによりQ₄₆が順方向動作しQ
₄₃が非導通状態となる。ｂ点において行われた書き込み
を“1"とすると、ｄ点では“0"を書き込んでいることに
なる。また、ｅ点では、ｃ点と同じく、ワード線を読み
出し状態として読み出しを行つており、この場合Q₄₅が
導通状態となり、ビツト線の電流を吸い込んでいるた
め、読み出されている情報は、ｃ点とは逆であり、ｃ点
で読み出された情報を“1"とすると、ｅ点で読み出され
た情報は“0"に相当する。

第６図は、第４図に示したメモリセルとセンスアンプ
S.Aの接続を示す図である。第６図ではメモリセルM_Cの
ワード線W_Iには定電流源I_injが接続されている。ワード
線W_C,W_Sは、上記したように待機状態、書き込み状態、
読み出し状態に応じてそれぞれの電位が変化されるもの
であるが、第６図では便宜上、ともに接地電位にあるよ
うに表示されている。よって第６図は、メモリセルが読
み出し状態にあるときの状態を示している。ビツト線B,
にはセンスアンプS.Aが接続され、センスアンプS.Aに
は電源V_CCが接続され、S.Aからは出力端子D_outより読み
出したデータが出力される。

第１図（ａ）は第６図内に示したセンスアンプS.Aの
一実施例である。本センスアンプはpnpトランジスタ
Q₁₁,Q₁₂,Q₁₃によつて構成されたカレントミラー回路と
本カレントミラー回路の基準電流源として働く回路I_Ref
を持つ。本カレントミラー回路の出力は、ビツト線B,
に接続される。ビツト線B,には、ベースを一定電位と
したpnpトランジスQ₁₄,Q₁₅のエミツタが接続される。pn
pトランジスタQ₁₄,Q₁₅のベースには定電圧回路V_Refが接
続されている。定電圧回路V_Refは、本実施例では、npn
トランジスタQ₁₆、抵抗R₁₁,R₁₂,R₁₃及びダイオードD₁₁
より成るエミツタフオロア回路としている。pnpトラン
ジスタQ₁₄,Q₁₅のコレクタ側にはnpnトランジスタQ₁₇,Q
₁₉,Q₁₁₀より成る電流差動対が接続されている。

次に、第１図（ａ）のセンスアンプ各部の動作につい
て説明する。

本発明の対象とするメモリセルの読み出し動作はすで
に説明したとうりであるが、この読み出し時の動作条件
として、以下に述べるものがある。本メモリセルは、読
み出し時、スイツチトランジスタを飽和させると情報の
反転が起こる可能性がある。このためビツト線B,に
は、スイツチトランジスタが飽和しない程度の電流をビ
ツト線に供給する必要がある。このビツト線電流を決定
する回路が第１図（ａ）中のI_Refで示す回路であり、I
_Refで定まつた電流と同じ大きさの電流をビツト線に供
給する回路がQ₁₁,Q₁₂,Q₁₃より成るカレントミラー回路
である。定電流回路I_Refの一実施例を第１図（ｂ）に示
す。本実施例では、本発明の対象とするメモリセルと同
じ回路をダミーセル、M_C1,M_C2として用い、これをメモ
リーセルの読み出し状態として用いる。ダミーセルM_C1,
M_C2のスイツチトランジスタQ₁₁₆,Q₁₂₂のコレクタはオー
プンであり、Q₁₁₅,Q₁₂₁のコクレタは結線し、出力端子R
_efとしている。スイツチトランジスタQ₁₁₆,Q₁₂₂のコレ
クタがオープンであることからダミーセルM_C1,M_C2内部
の状態に不平衡を生じ、必ずスイツチトランジスタ
Q₁₁₅,Q₁₂₁が導通状態となる。このことにより、この基
準電流回路はR_ef端子よりメモリセルが吸い込める電流
の２倍の電流を吸い込み、これをQ₁₁,Q₁₂,Q₁₃よりなる
カレントミラー回路を介し、ビツト線に供給することと
なる。

このように、本実施例のpnpトランジスタQ₁₁,Q₁₂,Q₁₃
及び基準電流回路I_Refはビツト線にメモリセルが吸い込
める電流の２倍の電流を供給し、メモリセルのスイツチ
トランジスタを読み出し時に飽和させない回路となつて
いる。また、基準電流回路I_Refとしてダミーセルを用い
ることで、製造ばらつきや、温度変化によりメモリセル
の吸い込み電流が変化してもビツト線の電流と、セルの
吸い込み電流の比は変わらず、常にメモリセルの動作条
件を満足するため、動作マージンが大きい。

次にpnpトランジスタQ₁₄,Q₁₅と定電圧回路V_Refの動作
について説明する。

本発明の対象とするメモリセルの書き込み方法は前述
のとうりであるが、メモリの大規模化等の際、周辺回路
の共用等を行なうと、メモリセルを書き込み状態にして
おきながら書き込みを行なわないという動作モードが生
じる。この時もメモリセルの内の情報は保持されなけれ
ばならない。

このためには、メモリセルのGND電位、即ち、ワード
線W_Cの電位より、ビツト線の電位を高く保ち、スイツチ
トランジスタの逆方向動作による情報破壊を防止しなけ
ればならない。この目的のために、ベースを一定電位と
したpnpトランジスタQ₁₄,Q₁₅を用いる。このpnpトラン
ジスタQ₁₄,Q₁₅のエミツタをビツト線に接続することに
より、ビツト線B,の電位はQ₁₄,Q₁₅のベース電位よ
り、Q₁₄,Q₁₅のベース，エミツタ間の順方向電圧だけ高
く保たれ、書き込み時の誤動作を防止することができ
る。また、本回路の他の効果として、読み出し時もビツ
ト線の電位がほぼ一定に保たれるため、ビツト線寄生容
量の充放電による読み出し遅延を生じない。このビツト
線寄生容量の主たるものはメモリセルのスイツチトラン
ジスタのコレクタの接合容量であり、同一ビツト線に接
続されるメモリセル数が増えた時、その数に比例して寄
生容量も増加するが、上記本回路の効果により、その遅
延時間に対する影響は無視できる。本実施例では、pnp
トランジスタQ₁₄,Q₁₅のベース電位制定回路は、npnトラ
ンジスタQ₁₆、抵抗R₁₁,R₁₂,R₁₃及びダイオードD₁₁によ
つて構式したエミツタフオロア回路である。

次に、npnトランジスタQ₁₇,Q₁₉,Q₁₁₀の動作を説明す
る。Q₁₇,Q₁₉,Q₁₁₀はpnpトランジスタQ₁₄,Q₁₅のコレクタ
から流れ出すビツト線電流を比較しこれを“0"又は“1"
の信号に変換し出力する電流差動回路として働く。この
電流差動回路は動作のための専用電源を必要とせず、ビ
ツト線に流れる電流のみによつて動作するため、低消費
電力である。

〔発明の効果〕

本発明によるセンスアンプはビツト線電位を常に一定
電位に保つ機能を有するため、書き込み時の情報破壊を
防止し、読み出し時のビツト線寄生容量による遅延時間
をなくすことができる。さらに、本センスアンプは同一
ビツト線に接続するメモリセル数が変化しても、回路定
数の変更等、再設計の必要がない。従つて本センスアン
プは、メモリの大規模化に対して設計性，拡張性に優れ
ている。

さらに本発明によるセンスアンプは、常にメモリセル
の動作条件を満たすようビツト線電流を自己補正する機
能を有するため、メモリセルの特性が製造ばらつきや、
温度変化等により変動してもメモリセルの誤動作を防止
できる。

【図面の簡単な説明】

第１図（ａ），（ｂ）は本発明によるセンスアンプの一
実施例を示す回路図、第２図は従来のI²LRAMセルの回路
図、第３図は従来のRAMセルとセンスアンプの接続を示
す回路図、第４図は、本発明が対象とするRAMセルの回
路図、第５図は本発明が対象とするRAMセルの動作を示
すタイミングチヤート、第６図はRAMセルと本発明によ
るセンスアンプとの接続を示す図である。 B,……ビツト線、Q₁₁,Q₁₂,Q₁₃,Q₁₄,Q₁₅,Q₁₁₁,Q₁₁₂,Q
₁₁₇,Q₁₁₈……pnpトランジスタ、Q₁₆,Q₁₇,Q₁₉,Q₁₁₀,
Q₁₁₃,Q₁₁₄,Q₁₁₅,Q₁₁₆,Q₁₁₉,Q₁₂₀,Q₁₂₁,Q₁₂₂……npnトラ
ンジスタ、R₁₁,R₁₂,R₁₃……抵抗、D₁₁……ダイオード、
V_CC……電源端子、R_ef……基準電流端子、I_Ref……基準
電流源、V_Ref……基準電圧源、D_Out……データ出力端
子、M_C1,M_C2……メモリセル、I_inj……インジエクタ電
流源、Ｗ＋,W^-……ワード線、Q₂₁,Q₂₂……pnpトランジ
スタ、Q₂₃,Q₂₄……マルチコレクタnpnトランジスタ、V
_BB……ビツト線電源、R_B……ビツト線負荷抵抗、V_B,V
……ビツト線電位、Q₃₇,Q₃₈……ダイオード、Q₃₁₁,Q₃₁₂
……pnpトランジスタ,Q₃₉,Q₃₁₀,Q₃₁₃……npnトランジス
タ、G₃₁……I²Lゲート、D_Out……データ出力端子、WI…
…インジエクタライン、W_C,W_S……ワード線、Q₄₁,Q₄₂…
…pnpトランジスタ、Q₄₃,Q₄₄,Q₄₅,Q₄₆……npnトランジ
スタ、V_WC,V_WS……ワード線電位、V_B,V……ビツト線
電位、Q₆₁,Q₆₂……pnpトランジスタ、Q₆₃,Q₆₄,Q₆₅,Q₆₆
……npnトランジスタ、S.A……センスアンプ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/102 (72)発明者林誠小平市上水本町1448番地日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者渡部知行国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者降籏誠高崎市西横手町111番地株式会社日立製作所高崎工場内 (56)参考文献特開昭59−56290（ＪＰ，Ａ) 特開昭58−159294（ＪＰ，Ａ) 特開昭56−94577（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】ビット線対と、上記ビット線対に接続され、上記ビット線対に電流を供
給する定電流回路と、セル電源線と第１ワード線と、第２ワード線と、上記ビット線対、上記セル電源線、上記第１ワード線及
び上記第２ワード線に結合され、上記第１ワード線が所
定電位以下の電位とされるとともに上記第２ワード線を
上記所定電位以上の電位とされることにより情報保持の
待機状態にされ、上記第１及び第２ワード線がともに上
記所定電位以上の電位とされることにより上記ビット線
対からの情報が書き込まれる書き込み状態にされ、かつ
上記第１及び第２ワード線がともに上記所定電位以下の
電位とされることにより読み出し状態にされ、かかる読
み出し状態において保持情報に応じた読み出し電流を上
記ビット線対から吸い込むメモリセルと、上記ビット線対に流れる上記定電流回路からの電流と上
記メモリセルに流れる読み出し電流との電流差を検出す
るセンスアンプ回路と、を具備してなり、上記メモリセルは、ベースとコレクタとが相互に交差接
続されてなりかつエミッタが上記第１ワード線に共通接
続されてなる第１、第２の逆npnトランジスタと、コレ
クタが上記第１の逆npnトランジスタのコレクタに接続
され上記第１の逆npnトランジスタの負荷となる第１のp
npトランジスタと、エミツタが上記第１のpnpトランジ
スタのエミッタとともに上記セル電源線に共通接続され
ベースが上記第１のpnpトランジスタのベースとともに
上記第１ワード線に共通接続されかつコレクタが上記第
２の逆npnトランジスタのコレクタに接続され上記第２
の逆npnトランジスタの負荷となる第２のpnpトランジス
タと、コレクタが上記ビット線対の一方に接続されベー
スが上記第１の逆npnトランジスタのコレクタに接続さ
れてなる第１のnpnトランジスタと、コレクタが上記ビ
ット線対の他方に接続されベースが上記第２の逆npnト
ランジスタのコレクタに接続されエミッタが上記第１の
npnトランジスタのエミッタとともに上記第２ワード線
に接続されてなる第２のnpnトランジスタとから構成さ
れてなり、上記定電流回路は、上記メモリセルと同一の回路からな
るダミーメモリセルを含んで構成され、上記ダミーメモ
リセルの吸い込み電流により上記ビット線に供給する電
流を決定し上記メモリセルが吸い込む電流量に対応した
電流をビット線対に供給するように構成されてなること
を特徴とする半導体集積回路装置。
【請求項２】上記定電流回路は、上記メモリセルが吸い
込む電流の他上記ビット線対を介して上記センスアンプ
回路に流れる電流を供給するように構成され、かつ、上
記メモリセルと同一の回路からなるダミーメモリセルを
２組有し、上記メモリセルが吸い込む電流の２倍の電流
を上記ビット線対に供給するように構成されてなること
を特徴とする特許請求の範囲第１項記載の半導体集積回
路装置。