SU744724A1 - Матричное запоминающее устройство - Google Patents

Description

Изобретение относитс  к полупроводниковым запоминающим устройствам. : Известна матрица элементов пам ти, вы по ненна  на основе инжекционного элемента пам ти. Известный элемент пам ти содержит бистабильную  чейку, образованную двум  п-р-п транзисторами и двух коллекторным р-п-р транзистором. Дл  записи-считывани  информации служат дополнительные (вторые ) коллекторы п-р-п транзисторов, подключенные к разр дным шинам {. Недостатком матрицы, выполн енной на основе описанного элемента пам ти,  вл етс  необходимость введеии  изол ции между отдельными строками матрицы, что св заио с недопустимостью электрической св зи между ними и что значительно усложн ет технологию изготовлени  больших интегральных схем пам ти, содержащей эту матрицу. Известна также матрица инжекцнЬнных элементов пам ти, котора  может быть изготовлена без изол ции отдельных строк или р дов 2. Однако базовий элемент пам ти данной матрицы содержит большое число дополнительных логических иижекционных вентилей -: 2 дл  выборки элемента пам ти .в матрице и дл  управлени  им при запжи и считыйании информации. Это существенно увеличивает площадь элементов пам ти и матрицы в целом и снижает ее быстродействие при считывании и записи. Наиболее близким техническим решением  вл етс  полупроводниковое интегральное запоминающее устройство, содержащее элементы пам ти, адресные игины и разр дные , щины записи и считывани . Каждый элемент пам ти содержит бистабильнук)  чейку, образованную первым и вторым п-р-п транзисторами с перехрестно св занными базами и коллекторами и дчухколлекториым третьим транзистором р-п-р типа. Первый транзистор п-р-п типа имеет дополнительный коллектор дл  считывани  информации. Эмиттер третьего р-п-р транзистора подключен к словарной шин€, а коллекторы - к базам первого и втброго транзисторов соответственно . Дл  записи информации служат четвертый и питый транзисторы р-п-р типа, эмиттеры которых подключены к разр дным шинам, а коллекторы к багзам норного и второго транзисторов. П тым р-п-р транзистор имеет дополкительпый кол/юктор, содиненный со вторым коллектором первого -р-п транзистора. К этой же точке подклюен . коллектор шестого п-р-п транзистора, аза которого подключена к словарной шине. очка об-ьедйнени  коллекторов подсседиена к базе выходного седьмого п-р-п транистора считывани , коллектор ко-горого подлючен к разр дной шине считывани . Базы все:х р-п-р транзисторов и эмиттеры всех п-р-п транзисторов соединены с общей точкой . В режиме хранени  все р-п-р транзисоры эле MieHT а пам ти открыты и бистабильна   чейка находитс  в одном из двух устойчивых состо ний. Выборка строки матрицы производитс  снижением потенциала адресной шиш и быключениём третьего транзистора . При записи, одновременно с сигналом выборки, выключаетс  один из р-п-р Транзисторов записи, а считывание осуществл етс  при подаче сигнала выборки. При этом закрываетс  шестой q-p-n транзистор и. снимаетс  запрещающийсигнал с базы выходного транзистора, что приводит к его включению и снижению потенциала разр дной шины считывани  до уровн  логического «О, в случае, если элемент .пам ти хранит его, т. е. если открыт второй п-р-п транзистор. . .

Недостатками матрицы подобных элементов пам ти ЯВ.ТЯЮТСЯ введение дл  считывани  информации двух инверторов на п-рП транзисторах, что вызывает заметное возрастание мощности.потреблени , невысокое быстродействие при считывании информации , которое объ сн етс  тем, что относительно больша  паразитна  емкость шины считывани  перезар жаетс  с помощью ин-. RJepTopa,на выходном п-р-п транзисторе, базовый ток которого невелик (часть toKa хранени ).....

Цель изобретени  - повышение ее.быстродействи  при считывании информации и уменьшение рассеиваемой мощности. ;

Указанна  цель достигаетс  тем, что в матрйч юе запоминающее устройство, содержащее группы  чеек пам ти, кажда  из которых выподнена т п ти транзисторах, первый и второй из Которых соединены ПО триггерной схеме, коллектор третьего и первый коллектор четвертого транзисторов соединены с коллектором первого транзйЬТбра, второй коллектор четвертого и коллектор п того транзисторов соединены с коллектором второго транзистора, эмиттеры первого и второго транзисторов соединены с шиной нулевого потенциала и базами четвертого и п того транзисторов, эмиттер третьего транз истора соединен с первой разр дной щиной, эииттёр четвертого транзистора тодклйчен к адресной шине, эмиттер п того транзистора подсоединен ко второй разр дной шине, усилители считывани , каждый из которых выполнен на четырех транзисторах, базы шестого и седьмого из которых подключены

К шине нулевого потенциала и эмиттеру восьмого транзистора, эмиттер дев того транзистора соединен с базой шестого транзистора , информационную шину, шину питани , ширту разрёшетти  считывани  и тину считывани , в нем вторые; коллекторы первых транзисторов каждой группы  чеек пам ти подключены к информационной шине, к коллектору восьмого, базе дев того и коллектору шестого транзисторов, эмиттер шестого транзистора соединен с шиной питани , эмиттер седьмого транзистора соединен с шиной разрешени  считывани , коллектор седьмого транзистора соединен с базой восьмого транзистора, коллектор дев того транзис .тора соединён с Шиной считывани .

На чертеже представлен;з электрическа  схема устройства,. ,

Матричное запоминающее устройство разбито на группы  чеек.пам ти 1,по четыре строки в, каждо.й группе. Элемент 2 .пам ти содержит бистабйльную  чейку, образован0 йую, например, п-р-п транзисторами 3 и 4, и р-п-р транзистОром 5. Цепи записи элемента 2 пам ти образованы, например, р-п-р транзисторами 6 и 7. х . .

База и коллектор транзистора 4 соединены соответственно с одним из коллекторов и базой транзистора 3, второй Коллектор транзистора 3 соединен с информационной шиной 8. Первый и второй; коллекторы р-п-р транзистора 5 соединены .соответственно с коллекторами п-р-п транзисторов 3 и 4 и

O р-п-р транзисторов 7 и б. Базы р-п-р транзисторов 5, 6, 7 и эмитТерЫ п-р-п транзисторов 3 и 4 соединены, вместе и подключены к шине 9 нулевого потенциала. Эмиттер р-п-р транзистора 5 подключен к адресной шине 10, а эмиттеры р-п-р гранзисторов

6 и 7 подключены соотвётстбенио к разр дньш щинам П и 12. Элементы 2 пам Ти каждого столбца одной группы 1 подключены к усилителю 13 считывани , состо щему , например, из п-р-п транзисторов 14

() и 15 и р-п-р транзисторов 16 и 17, причем : эМйттеры п-р ПТранзисторов 14 и 15 и п-базы р-п-р транзисторов 16 и 17 соединены вместе и подключены к. шине 9, эмиттер, р-п.-р транзистора 16 подключен к шине 18 питани , эмиттер р-п-р транзистора 17 под кл:ючен к шине 19 разрешени  считывани , коллекторы транзисторов 15, 16 и база транзистора 14 соединены вместе и подключены к шине 8, а коллектор транзистора 14 подключен к шике 20 считывани .

Claims (3)

1.Патент США № 3643235, кл. 340-173, опублик. 1974.

2.Патент Франции № 2138905, кл. Н 01 L 19/00, опублик. 1974.

3.Патент США № 3986178,

кл. 340-173, опубл к. 1976 (прототип).