JPS58147889A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS58147889A JPS58147889A JP57032016A JP3201682A JPS58147889A JP S58147889 A JPS58147889 A JP S58147889A JP 57032016 A JP57032016 A JP 57032016A JP 3201682 A JP3201682 A JP 3201682A JP S58147889 A JPS58147889 A JP S58147889A
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- JP
- Japan
- Prior art keywords
- pair
- diodes
- field effect
- compound semiconductor
- schottky
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、化合物半導体４界効果形トランジスタ（以
下ＦＥＴという）を用いた、半導体メモリに関するもの
である。
下ＦＥＴという）を用いた、半導体メモリに関するもの
である。
従来この橋の装置として第１図に示すものがあった。図
において、（１） 、 （２）は駆動用ＦＥＴ １（３
） ？ （４）は負荷抵抗、（５）、（６）はアクセス
用ダイオード、（７） 。
において、（１） 、 （２）は駆動用ＦＥＴ １（３
） ？ （４）は負荷抵抗、（５）、（６）はアクセス
用ダイオード、（７） 。
（８）はビット線対、（９）はワード線、α０は電源で
ある。
ある。
次に動作について説明する。読み出しは、ワード線を低
電圧レベルにし、ビット線（７）−アクセスダイオード
（５）−駆動トランジスタ（１）−ワード線（９）から
成る第１の電流パスと、（８） −（６） −＜２４−
（９）から成る第２の電流パスに流れる電流を比較、検
出することによって達成される。
電圧レベルにし、ビット線（７）−アクセスダイオード
（５）−駆動トランジスタ（１）−ワード線（９）から
成る第１の電流パスと、（８） −（６） −＜２４−
（９）から成る第２の電流パスに流れる電流を比較、検
出することによって達成される。
又、書き込みは、ワード線を低電圧レベルにし、一方の
ビット締（７）または（８）を高電圧レベルにし、アク
セスダイオード（５）または（６）から強制的に電流を
流し込み、フリップフロップを反転させることによって
行なわれる。
ビット締（７）または（８）を高電圧レベルにし、アク
セスダイオード（５）または（６）から強制的に電流を
流し込み、フリップフロップを反転させることによって
行なわれる。
ここで、負荷抵抗（３） 、 （４）はフリップフロッ
プを構成するインバータの負荷素子であり、情報を保持
するためには、負荷抵抗（３） 、 （４）のインピー
タンスは、Ｉｉｇｄ用ＦＥＴのオン時のインピーダンス
より大きく、オフ時のインピーダンスよりも小さいこと
が必要である。
プを構成するインバータの負荷素子であり、情報を保持
するためには、負荷抵抗（３） 、 （４）のインピー
タンスは、Ｉｉｇｄ用ＦＥＴのオン時のインピーダンス
より大きく、オフ時のインピーダンスよりも小さいこと
が必要である。
従来の半導体装置は以とのように構成されているので、
同一基板上にＦＥＴとダイオードと抵抗を同時に作成し
なければならず、製造プロセスが複雑になる。又抵抗の
制御性が問題となるなどの欠点があった。
同一基板上にＦＥＴとダイオードと抵抗を同時に作成し
なければならず、製造プロセスが複雑になる。又抵抗の
制御性が問題となるなどの欠点があった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、メモリセルを形成するインバータ
の負荷素子にショートキーダイオードを使用することに
より、安定Ｇζ製造することいる。
めになされたもので、メモリセルを形成するインバータ
の負荷素子にショートキーダイオードを使用することに
より、安定Ｇζ製造することいる。
以下、この発明の一実施例を図について説明する。第２
図において、（１） 、 （２）は駆動用ＦＥＴ 、
（３） 。
図において、（１） 、 （２）は駆動用ＦＥＴ 、
（３） 。
（４）は負荷用ショットキーダイオードでカソードを電
源Ｃ１１に、アノードを駆動用ＦＥＴ （１） 、 （
２）に接続されている。（５） ＠ （６）はアクセス
ダイオードでショットキーダイオードでもよい。（７）
、 （８）はビット線対で、相補的なデータを読み出
し、書き込みする。
源Ｃ１１に、アノードを駆動用ＦＥＴ （１） 、 （
２）に接続されている。（５） ＠ （６）はアクセス
ダイオードでショットキーダイオードでもよい。（７）
、 （８）はビット線対で、相補的なデータを読み出
し、書き込みする。
（９）はワード線で、所望のメモリセルを選択するとき
には低電圧レベルに設定する。０１）は電源であり、Ｆ
ＥＴやショットキーダイオードの耐圧、周辺回路との盛
会等を考慮して、電圧値を設定する。
には低電圧レベルに設定する。０１）は電源であり、Ｆ
ＥＴやショットキーダイオードの耐圧、周辺回路との盛
会等を考慮して、電圧値を設定する。
次に本発明の半導体装置の動作について説明する。読み
出し、書き込み動作は従来と同様である。
出し、書き込み動作は従来と同様である。
インバータの負荷を構成するショットキーダイオードは
カソードを電源ＱＯに、アノードを駆動用ＦＥＴ （１
） 、 （２）に接続しており、ショットキーダイオー
ドの逆方向特性を利用している。ショットキーダイオー
ドの逆方向電流は、オン状態にあるＦＥＴが駆動できる
電流に比し十分小さく、またオフ状ａにあるＦＥＴのリ
ーク電流よりも大きく、メモリセルのフリップフロップ
を構成するインバータの負荷素子として適している。
カソードを電源ＱＯに、アノードを駆動用ＦＥＴ （１
） 、 （２）に接続しており、ショットキーダイオー
ドの逆方向特性を利用している。ショットキーダイオー
ドの逆方向電流は、オン状態にあるＦＥＴが駆動できる
電流に比し十分小さく、またオフ状ａにあるＦＥＴのリ
ーク電流よりも大きく、メモリセルのフリップフロップ
を構成するインバータの負荷素子として適している。
なお、上記の例では、アクセストランジスタ（５）。
（６）を単Ｃζダイオードと記しであるが、これらを勿
論ショットキーダイオードで構成することもできる。
論ショットキーダイオードで構成することもできる。
以上のように、この発明によれば、メモリセルの負荷素
子を駆動用ＦＥＴであるＧａ Ａｓなどのような化合物
半導体ＦＥＴと同一のショットキー接合からなるショッ
トキーダイオードを用いているので、製造プロセスが簡
単になり、安価に化合物半導体装置を僧られる効果があ
る。
子を駆動用ＦＥＴであるＧａ Ａｓなどのような化合物
半導体ＦＥＴと同一のショットキー接合からなるショッ
トキーダイオードを用いているので、製造プロセスが簡
単になり、安価に化合物半導体装置を僧られる効果があ
る。
Ｉ［１図は従来の半導体装置を示す等価回略図、ｉ！２
図はこの発明の一実施例による半導体装置を示す等価回
略図である。 なお、図中、同一符号は同一、又は相当部分をボす。 （１） （２）・・・駆動用ＦＥＴ １（３＞ （４）
・・・負荷用ショットキーダイオード、（５）（６）・
・・アクセスダイオード％ （７）（８）・・・ビット
線対、（９）・・・ワード線、ＱＱ・・・ｌ１ＩＥ謔。 代連人 葛 野 信 −
図はこの発明の一実施例による半導体装置を示す等価回
略図である。 なお、図中、同一符号は同一、又は相当部分をボす。 （１） （２）・・・駆動用ＦＥＴ １（３＞ （４）
・・・負荷用ショットキーダイオード、（５）（６）・
・・アクセスダイオード％ （７）（８）・・・ビット
線対、（９）・・・ワード線、ＱＱ・・・ｌ１ＩＥ謔。 代連人 葛 野 信 −
Claims (2)
- （１）１本のワード線、１対のビット線、１対の駆動用
の化合物半導体電界効果トランジスタ、１対の負荷素子
、１対のアクセスダイオードを備え、上記１対のダイオ
ードのアノードが上記１対のビット線に接続され、上記
１対のアクセスダイオードのカソードがそれぞれ上記１
対の駆動用化合物半導体電界効果トランジスタのドレイ
ンに接続され、上記１対の駆動用化合物半導体電界効果
トランジスタのソースを上記ワード線に接続し、上記１
対の負荷素子を電源と上記化合物半導体４界効果トラン
ジスタのドレインに接続し、一方の上記化合物半導体電
界効果トランジスタのゲートを他方の上記化合物半導体
電界効果トランジスタのドレインに互いに交差接続され
て成る半導体メモリセルにおいて、上記１対の負荷素子
を、アノードを電源に接続し、カソードを上記化合物半
導体電界効果トランジスタのドレインに接続されて成る
ショットキーダイオードで構成したことを特徴とする半
導体装置。 - （２）上記アクセスダイオードをショットキーダイオー
ドで構成したことを特徴とする特許請求の範囲ｍ１項記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57032016A JPS58147889A (ja) | 1982-02-26 | 1982-02-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57032016A JPS58147889A (ja) | 1982-02-26 | 1982-02-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58147889A true JPS58147889A (ja) | 1983-09-02 |
Family
ID=12347054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57032016A Pending JPS58147889A (ja) | 1982-02-26 | 1982-02-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58147889A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4922455A (en) * | 1987-09-08 | 1990-05-01 | International Business Machines Corporation | Memory cell with active device for saturation capacitance discharge prior to writing |
| US5239502A (en) * | 1990-08-02 | 1993-08-24 | Carlstedt Elektronik Ab | Bit storage cell |
| WO2006021827A1 (en) * | 2004-08-23 | 2006-03-02 | Goran Krilic | Single-ended optically biased three transistor fully static ram cell |
-
1982
- 1982-02-26 JP JP57032016A patent/JPS58147889A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4922455A (en) * | 1987-09-08 | 1990-05-01 | International Business Machines Corporation | Memory cell with active device for saturation capacitance discharge prior to writing |
| US5239502A (en) * | 1990-08-02 | 1993-08-24 | Carlstedt Elektronik Ab | Bit storage cell |
| WO2006021827A1 (en) * | 2004-08-23 | 2006-03-02 | Goran Krilic | Single-ended optically biased three transistor fully static ram cell |
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