JPH0687499B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0687499B2 JPH0687499B2 JP61314112A JP31411286A JPH0687499B2 JP H0687499 B2 JPH0687499 B2 JP H0687499B2 JP 61314112 A JP61314112 A JP 61314112A JP 31411286 A JP31411286 A JP 31411286A JP H0687499 B2 JPH0687499 B2 JP H0687499B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に係り、特にソフトエラー
耐量の高いメモリセルを備えたスタティック型の半導体
記憶装置に関する。
耐量の高いメモリセルを備えたスタティック型の半導体
記憶装置に関する。
第５図は、このような従来の半導体記憶装置のメモリセ
ルの構成を示した回路図である。
ルの構成を示した回路図である。
図において、Q1,Q2はＮ型のトランスファ・トランジス
タ、Q3,Q4はＮ型のドライバ・トランジスタ、Q5,Q6はＰ
型のロード・トランジスタである。B,は、列方向およ
び行方向に配列された複数のメモリセルを、列方向に貫
通するビット線対であり、特にＢはビット線、は相補
的ビット線である。Ｗは、前記配列された複数のメモリ
セルを行方向に貫通するワード線である。Q9はビット線
Ｂに設けられた負荷用のトランジスタ、Q10は相補的ビ
ット線に設けられた負荷用のトランジスタである。ト
ランジスタQ9,Q10の各ドレインは電源ラインVCCに接続
され、それらの各ゲートは基準電圧源VRに接続されてい
る。
タ、Q3,Q4はＮ型のドライバ・トランジスタ、Q5,Q6はＰ
型のロード・トランジスタである。B,は、列方向およ
び行方向に配列された複数のメモリセルを、列方向に貫
通するビット線対であり、特にＢはビット線、は相補
的ビット線である。Ｗは、前記配列された複数のメモリ
セルを行方向に貫通するワード線である。Q9はビット線
Ｂに設けられた負荷用のトランジスタ、Q10は相補的ビ
ット線に設けられた負荷用のトランジスタである。ト
ランジスタQ9,Q10の各ドレインは電源ラインVCCに接続
され、それらの各ゲートは基準電圧源VRに接続されてい
る。
トランスファ・トランジスタQ1のドレインはビット線Ｂ
に接続され、トランスファ・トランジスタQ2のドレイン
は相補的ビット線に接続されている。また、トランス
ファ・トランジスタQ1,Q2の各ゲートは、ワード線Ｗに
共通に接続されている。
に接続され、トランスファ・トランジスタQ2のドレイン
は相補的ビット線に接続されている。また、トランス
ファ・トランジスタQ1,Q2の各ゲートは、ワード線Ｗに
共通に接続されている。
トランスファ・トランジスタQ1のソース，ドライバ・ト
ランジスタQ3のドレイン，ロード・トランジスタQ5のド
レインは共通節点ａで接続されている。一方、トランス
ファ・トランジスタQ2のソース，ドライバ・トランジス
タQ4のドレイン，ロード・トランジスタQ6のドレインは
共通節点ｂで接続されている。
ランジスタQ3のドレイン，ロード・トランジスタQ5のド
レインは共通節点ａで接続されている。一方、トランス
ファ・トランジスタQ2のソース，ドライバ・トランジス
タQ4のドレイン，ロード・トランジスタQ6のドレインは
共通節点ｂで接続されている。
ドライバ・トランジスタQ4およびロード・トランジスタ
Q6の各ゲートは共通節点ｃで接続されている。一方、ド
ライバ・トランジスタQ3およびロード・トランジスタQ5
の各ゲートは共通節点ｄで接続されている。
Q6の各ゲートは共通節点ｃで接続されている。一方、ド
ライバ・トランジスタQ3およびロード・トランジスタQ5
の各ゲートは共通節点ｄで接続されている。
また、ロード・トランジスタQ5,Q6の各ソースは電源ラ
インVCCに接続され、ドライバ・トランジスタQ3,Q4の各
ソースはグランドVSSに接続されている。
インVCCに接続され、ドライバ・トランジスタQ3,Q4の各
ソースはグランドVSSに接続されている。
そして、上述した共通節点a,c間は抵抗R1を介して接続
され、共通節点b,d間は抵抗R2を介して接続されてい
る。
され、共通節点b,d間は抵抗R2を介して接続されてい
る。
次に、上述した構成のメモリセルを備えた半導体記憶装
置の動作を説明する。
置の動作を説明する。
メモリセルの状態として、（Ｉ）ストア、（II）読み出
し、（III）書き込みの三つの状態がある。
し、（III）書き込みの三つの状態がある。
（Ｉ）ストア状態において、ワード線Ｗは『Ｌ』レベル
に設定され、トランスファ・トランジスタQ1,Q2はOFF状
態になっている。したがって、メモリセルの動作は、ド
ライバ・トランジスタQ3とロード・トランジスタQ5とか
らなる第１インバータと、ドライバ・トランジスタQ4と
ロード・トランジスタQ6とからなる第２インバータと
で、説明することができる。
に設定され、トランスファ・トランジスタQ1,Q2はOFF状
態になっている。したがって、メモリセルの動作は、ド
ライバ・トランジスタQ3とロード・トランジスタQ5とか
らなる第１インバータと、ドライバ・トランジスタQ4と
ロード・トランジスタQ6とからなる第２インバータと
で、説明することができる。
第６図は、共通節点ｄを入力，共通節点ａを出力とする
第１インバータの伝達曲線αと、共通節点ｃを入力，共
通節点ｂを出力とする第２インバータの伝達曲線βとを
示している。同図において、伝達曲線αと伝達曲線βと
の交点A,Bが安定点である。動作点がＡにあればデータ
『１』ストアに対応し、一方、動作点がＢにあればデー
タ『０』ストアに対応する。
第１インバータの伝達曲線αと、共通節点ｃを入力，共
通節点ｂを出力とする第２インバータの伝達曲線βとを
示している。同図において、伝達曲線αと伝達曲線βと
の交点A,Bが安定点である。動作点がＡにあればデータ
『１』ストアに対応し、一方、動作点がＢにあればデー
タ『０』ストアに対応する。
（II）次に、データの読み出し動作を説明する。
今、仮にデータ『０』にストアされているとする。読み
出し時には、ワード線Ｗは『Ｈ』レベルに設定され、ト
ランスファ・トランジスタQ1,Q2はON状態になってい
る。このとき、ビット線Ｂに設けられた負荷トランジス
タQ9が、トランスファ・トランジスタQ1を介して前記第
１インバータに接続されるので、その伝達曲線αはシフ
トして、第６図に示す伝達曲線α１のようになる。同様
に、伝達曲線βは、第６図に示す伝達曲線β１のように
シフトする。即ち、伝達曲線α１についてみれば、デー
タ『０』をストアするために、ドライバ・トランジスタ
Q3が放電していても、共通節点ａの電位は、当初（伝達
曲線α）の『Ｌ』レベルよりも若干高くなる。そのため
に、ドライバ・トランジスタQ4が若干導通し、『Ｈ』レ
ベルになっている共通節点ｂのレベルも若干低下する。
出し時には、ワード線Ｗは『Ｈ』レベルに設定され、ト
ランスファ・トランジスタQ1,Q2はON状態になってい
る。このとき、ビット線Ｂに設けられた負荷トランジス
タQ9が、トランスファ・トランジスタQ1を介して前記第
１インバータに接続されるので、その伝達曲線αはシフ
トして、第６図に示す伝達曲線α１のようになる。同様
に、伝達曲線βは、第６図に示す伝達曲線β１のように
シフトする。即ち、伝達曲線α１についてみれば、デー
タ『０』をストアするために、ドライバ・トランジスタ
Q3が放電していても、共通節点ａの電位は、当初（伝達
曲線α）の『Ｌ』レベルよりも若干高くなる。そのため
に、ドライバ・トランジスタQ4が若干導通し、『Ｈ』レ
ベルになっている共通節点ｂのレベルも若干低下する。
（III）次に、データの書き込み動作を説明する。
例えば、初期状態として、共通節点ａが『Ｈ』レベル
に、共通節点ｂが『Ｌ』レベルになっているとする。こ
のデータを反転させるには、トランスファ・トランジス
タQ1,Q2をON状態にし、書き込みドライバ（図示せず）
を用いて、ビット線Ｂを強制的に『Ｌ』レベルに、相補
的ビット線を強制的に『Ｈ』レベルにする。そうする
と、共通節点ａの電位は、『Ｈ』レベルから、トランス
ファ・トランジスタQ1とロード・トランジスタQ5とのオ
ン抵抗比で決まる『Ｌ』レベルに反転する。一方、レベ
ル変化した共通節点ａの電位は、抵抗R1と、ドライバ・
トランジスタQ4およびロード・トランジスタQ6の各ゲー
ト容量との積で定まる時定数に応じて第２インバータ側
に伝達される。これにより、ドライバ・トランジスタQ4
がOFF状態に、ロード・トランジスタQ6がON状態に、そ
れぞれ変化して、共通節点ｂの電位が『Ｌ』レベルから
『Ｈ』レベルに上昇する。このようにしてフリップフロ
ップの反転書き込みが終了する。
に、共通節点ｂが『Ｌ』レベルになっているとする。こ
のデータを反転させるには、トランスファ・トランジス
タQ1,Q2をON状態にし、書き込みドライバ（図示せず）
を用いて、ビット線Ｂを強制的に『Ｌ』レベルに、相補
的ビット線を強制的に『Ｈ』レベルにする。そうする
と、共通節点ａの電位は、『Ｈ』レベルから、トランス
ファ・トランジスタQ1とロード・トランジスタQ5とのオ
ン抵抗比で決まる『Ｌ』レベルに反転する。一方、レベ
ル変化した共通節点ａの電位は、抵抗R1と、ドライバ・
トランジスタQ4およびロード・トランジスタQ6の各ゲー
ト容量との積で定まる時定数に応じて第２インバータ側
に伝達される。これにより、ドライバ・トランジスタQ4
がOFF状態に、ロード・トランジスタQ6がON状態に、そ
れぞれ変化して、共通節点ｂの電位が『Ｌ』レベルから
『Ｈ』レベルに上昇する。このようにしてフリップフロ
ップの反転書き込みが終了する。
次に、上述したメモリセルに発生するソフトエラーにつ
いて説明する。
いて説明する。
ソフトエラーは、上述した各トランジスタQ3,Q4,Q5,Q6
のうち、OFF状態のトランジスタのドレインで起こりや
すい。例えば、共通節点ａの電位が『Ｌ』レベルで、共
通節点ｂの電位が『Ｈ』レベルでストアされている場
合、ソフトエラーはトランジスタQ4,Q5に発生しやす
い。今、仮にα線あるいは他の荷電粒子がQ4（Q5）のド
レインに入射したとしよう。入射されたイオンは、大量
の電子正孔対を発生させる。特にドレイン近傍の空乏層
では、電子・正孔が分離され、共通節点ｂ（ａ）の電位
が一時的に低（高）くなる。そして、このときの共通節
点ｂ（ａ）の電位は、抵抗R2（R1）と、トランジスタ
Q3,Q5（Q4,Q6）の各ゲート容量とで定まる時定数に応じ
て、共通節点ｄ（ｃ）に伝達される。一方、ON状態にな
っているトランジスタQ6（Q3）は、前述した共通節点ｂ
（ａ）の電位が低下（上昇）するのを抑制しようとす
る。しかし、共通節点ｄ（ｃ）に伝達され電位低下（上
昇）幅が大きい場合、即ち、上述した時定数が小さい場
合、フリップフロップが反転し、ソフトエラーを生じ
る。
のうち、OFF状態のトランジスタのドレインで起こりや
すい。例えば、共通節点ａの電位が『Ｌ』レベルで、共
通節点ｂの電位が『Ｈ』レベルでストアされている場
合、ソフトエラーはトランジスタQ4,Q5に発生しやす
い。今、仮にα線あるいは他の荷電粒子がQ4（Q5）のド
レインに入射したとしよう。入射されたイオンは、大量
の電子正孔対を発生させる。特にドレイン近傍の空乏層
では、電子・正孔が分離され、共通節点ｂ（ａ）の電位
が一時的に低（高）くなる。そして、このときの共通節
点ｂ（ａ）の電位は、抵抗R2（R1）と、トランジスタ
Q3,Q5（Q4,Q6）の各ゲート容量とで定まる時定数に応じ
て、共通節点ｄ（ｃ）に伝達される。一方、ON状態にな
っているトランジスタQ6（Q3）は、前述した共通節点ｂ
（ａ）の電位が低下（上昇）するのを抑制しようとす
る。しかし、共通節点ｄ（ｃ）に伝達され電位低下（上
昇）幅が大きい場合、即ち、上述した時定数が小さい場
合、フリップフロップが反転し、ソフトエラーを生じ
る。
第７図は、ソフトエラーによるフリップフロップの反転
現象を示した説明図である。同図（ａ）は、抵抗R
2（R1）と、トランジスタQ3,Q5（Q4,Q6）の各ゲート容
量との積で定まる時定数が小さいために、共通節点ｄ
（ｃ）に伝達された電位低下（上昇）幅がトランジスタ
Q3（Q6）の抑制作用よりも大きくなり、その結果、フリ
ップフロップが反転した状態を示している。一方、同図
（ｂ）は、前記時定数が大きいために、トランジスタQ3
（Q6）の抑制作用がまさり、フリップフロップが反転し
なかった状態を示している。
現象を示した説明図である。同図（ａ）は、抵抗R
2（R1）と、トランジスタQ3,Q5（Q4,Q6）の各ゲート容
量との積で定まる時定数が小さいために、共通節点ｄ
（ｃ）に伝達された電位低下（上昇）幅がトランジスタ
Q3（Q6）の抑制作用よりも大きくなり、その結果、フリ
ップフロップが反転した状態を示している。一方、同図
（ｂ）は、前記時定数が大きいために、トランジスタQ3
（Q6）の抑制作用がまさり、フリップフロップが反転し
なかった状態を示している。
そこで、従来の半導体記憶装置は、抵抗R2（R1）の値を
大きくして共通節点ｄ（ｃ）の電位変動を抑えて、ソフ
トエラー耐量を高くしている。
大きくして共通節点ｄ（ｃ）の電位変動を抑えて、ソフ
トエラー耐量を高くしている。
しかしながら、従来の半導体記憶装置は、メモリセルに
含まれるフリップフロップの交差接続されたドレインと
ゲート間に抵抗R1,R2を挿入するために、これを作成す
るための工程を必要とし、そのために、半導体記憶装置
の製造工程が煩雑化するという問題点がある。
含まれるフリップフロップの交差接続されたドレインと
ゲート間に抵抗R1,R2を挿入するために、これを作成す
るための工程を必要とし、そのために、半導体記憶装置
の製造工程が煩雑化するという問題点がある。
この発明は、このような問題点を解決するためになされ
たものであって、ソフトエラー耐量の高い半導体記憶装
置を容易に実現することを目的としている。
たものであって、ソフトエラー耐量の高い半導体記憶装
置を容易に実現することを目的としている。
この発明に係る半導体記憶装置は、メモリセルに含まれ
るフリップフロップの交差接続されたドレインとゲート
間に抵抗R1,R2を挿入するかわりに、トランジスタをそ
れぞれ挿入したものである。
るフリップフロップの交差接続されたドレインとゲート
間に抵抗R1,R2を挿入するかわりに、トランジスタをそ
れぞれ挿入したものである。
この発明においては、フリップフロップの交差接続され
たドレインとゲート間にトランジスタを挿入しているの
で、このトランジスタのゲート電圧を適宜に設定するこ
とによって、前記ドレインとゲート間に高抵抗を実現で
き、ソフトエラー耐量を高くできる。しかも、このトラ
ンジスタは、前記抵抗R1,R2よりも簡単に作り込めるか
ら、ソフトエラー耐量の高い半導体記憶装置を容易に実
現できる。
たドレインとゲート間にトランジスタを挿入しているの
で、このトランジスタのゲート電圧を適宜に設定するこ
とによって、前記ドレインとゲート間に高抵抗を実現で
き、ソフトエラー耐量を高くできる。しかも、このトラ
ンジスタは、前記抵抗R1,R2よりも簡単に作り込めるか
ら、ソフトエラー耐量の高い半導体記憶装置を容易に実
現できる。
以下、この発明の実施例を図に基づいて説明する。
第１実施例 第１図は、この発明の一実施例に係る半導体記憶装置の
メモリセルの構成を示した回路図である。
メモリセルの構成を示した回路図である。
同図において、第５図に示した従来例と同一符号は、同
一部分を示しているから、ここでの説明は省略する。
一部分を示しているから、ここでの説明は省略する。
以下、この実施例の特徴を説明する。
共通節点a,c間はＮ型のトランジスタQ7を介して接続さ
れ、共通節点b,d間はＮ型のトランジスタQ8を介して接
続されている。トランジスタQ7,Q8の閾値は、他のＮ型
トランジスタQ1,Q2,Q3,Q4の閾値よりも低く設定されて
いる。また、トランジスタQ7,Q8の各ゲートはワード線
Ｗに共通に接続されている。
れ、共通節点b,d間はＮ型のトランジスタQ8を介して接
続されている。トランジスタQ7,Q8の閾値は、他のＮ型
トランジスタQ1,Q2,Q3,Q4の閾値よりも低く設定されて
いる。また、トランジスタQ7,Q8の各ゲートはワード線
Ｗに共通に接続されている。
次に、この実施例の動作を説明する。
（Ｉ）ストア状態において、ワード線Ｗは『Ｌ』レベル
に設定されるため、トランジスタQ7,Q8は非導通にな
る。ただし、トランジスタQ7,Q8の閾値電圧は低く設定
されているため、トランジスタQ7（Q8）には若干のドレ
イン電流が流れ、その電流値はトランジスタQ3,Q5（Q4,
Q6）の各ゲートリーク電流よりも十分大きな値になる。
したがって、この状態において、トランジスタQ7,Q8は
高抵抗として作用するから、第５図に示した従来例と同
様に、OFF状態になっているトランジスタのドレインに
α線などが入射することによる共通節点ｄ（ｃ）の電位
変動を抑えて、ソフトエラー耐量を高くすることができ
る。
に設定されるため、トランジスタQ7,Q8は非導通にな
る。ただし、トランジスタQ7,Q8の閾値電圧は低く設定
されているため、トランジスタQ7（Q8）には若干のドレ
イン電流が流れ、その電流値はトランジスタQ3,Q5（Q4,
Q6）の各ゲートリーク電流よりも十分大きな値になる。
したがって、この状態において、トランジスタQ7,Q8は
高抵抗として作用するから、第５図に示した従来例と同
様に、OFF状態になっているトランジスタのドレインに
α線などが入射することによる共通節点ｄ（ｃ）の電位
変動を抑えて、ソフトエラー耐量を高くすることができ
る。
（II）読み出し状態において、ワード線Ｗは『Ｈ』レベ
ルに設定されるから、トランジスタQ7,Q8はON状態にな
り、その抵抗は著しく低下する。しかし、読み出し動作
では、共通節点a,bの電位が、ビット線対B,に伝えら
れるだけであるから、トランジスタQ7,Q8の抵抗値の減
少が、読み出し動作に与える影響はほとんどない。
ルに設定されるから、トランジスタQ7,Q8はON状態にな
り、その抵抗は著しく低下する。しかし、読み出し動作
では、共通節点a,bの電位が、ビット線対B,に伝えら
れるだけであるから、トランジスタQ7,Q8の抵抗値の減
少が、読み出し動作に与える影響はほとんどない。
（III）書き込み状態では、前記読み出し状態と同様
に、ワード線Ｗが『Ｈ』レベルに設定されるから、トラ
ンジスタQ7,Q8の抵抗は著しく低下している。例えば、
初期状態として、共通節点ａが『Ｈ』レベルに、共通節
点ｂが『Ｌ』レベルになっているとする。このデータを
書き換えるために、トランスファ・トランジスタQ1,Q2
をON状態にするとともに、書き込みドライバ（図示せ
ず）を用いて、ビット線Ｂを『Ｌ』レベルにする。そう
すると、共通節点ａは、トランスファ・トランジスタQ1
およびロード・トランジスタQ5のON抵抗比で定まる電位
にまで低下する。共通節点ａの電位変化は、ON状態にな
っているトランジスタQ7のON抵抗と、トランジスタQ4,Q
6の各ゲート容量との積で定まる時定数に応じて、共通
節点ｃ側に伝達される。トランジスタQ7のON抵抗は小さ
いから、前記時定数も小さくなり、共通節点ａの電位変
化の伝達は速やかに行われる。その結果、ドライバ・ト
ランジスタQ4がOFF状態になり、共通節点ｂの電位が
『Ｌ』レベルから『Ｈ』レベルに上昇し、フリップフロ
ップの反転動作が短時間のうちに行われる。
に、ワード線Ｗが『Ｈ』レベルに設定されるから、トラ
ンジスタQ7,Q8の抵抗は著しく低下している。例えば、
初期状態として、共通節点ａが『Ｈ』レベルに、共通節
点ｂが『Ｌ』レベルになっているとする。このデータを
書き換えるために、トランスファ・トランジスタQ1,Q2
をON状態にするとともに、書き込みドライバ（図示せ
ず）を用いて、ビット線Ｂを『Ｌ』レベルにする。そう
すると、共通節点ａは、トランスファ・トランジスタQ1
およびロード・トランジスタQ5のON抵抗比で定まる電位
にまで低下する。共通節点ａの電位変化は、ON状態にな
っているトランジスタQ7のON抵抗と、トランジスタQ4,Q
6の各ゲート容量との積で定まる時定数に応じて、共通
節点ｃ側に伝達される。トランジスタQ7のON抵抗は小さ
いから、前記時定数も小さくなり、共通節点ａの電位変
化の伝達は速やかに行われる。その結果、ドライバ・ト
ランジスタQ4がOFF状態になり、共通節点ｂの電位が
『Ｌ』レベルから『Ｈ』レベルに上昇し、フリップフロ
ップの反転動作が短時間のうちに行われる。
このように、この実施例によれば、フリップフロップの
交差接続されるドレインとゲート間にトランジスタQ7,Q
8を挿入したから、ソフトエラー耐量の高い半導体記憶
装置を容易に実現できる。また、トランジスタQ7,Q8の
各ゲートをワード線Ｗに接続したから、従来装置と比較
して書き込み時の過渡応答の速い半導体記憶装置を実現
できる。
交差接続されるドレインとゲート間にトランジスタQ7,Q
8を挿入したから、ソフトエラー耐量の高い半導体記憶
装置を容易に実現できる。また、トランジスタQ7,Q8の
各ゲートをワード線Ｗに接続したから、従来装置と比較
して書き込み時の過渡応答の速い半導体記憶装置を実現
できる。
第２実施例 前記第１実施例では、トランジスタQ7,Q8にＮ型トラン
ジスタを使用したが、これは第２図に示したようなＰ型
トランジスタQ71,Q81を用いてもよい。このＰ型トラン
ジスタQ71,Q81の閾値電圧は、他のＰ型トランジスタQ5,
Q6よりも低く設定されている。ただし、トランジスタQ
71,Q81の極性は、第１実施例の場合と逆になっているか
ら、このトランジスタQ71,Q81の各ゲートは、ワード線
Ｗの論理を逆にしたワード線に接続される。このよう
な第２実施例によっても、前述した第１実施例の場合と
同様の効果を得ることができる。
ジスタを使用したが、これは第２図に示したようなＰ型
トランジスタQ71,Q81を用いてもよい。このＰ型トラン
ジスタQ71,Q81の閾値電圧は、他のＰ型トランジスタQ5,
Q6よりも低く設定されている。ただし、トランジスタQ
71,Q81の極性は、第１実施例の場合と逆になっているか
ら、このトランジスタQ71,Q81の各ゲートは、ワード線
Ｗの論理を逆にしたワード線に接続される。このよう
な第２実施例によっても、前述した第１実施例の場合と
同様の効果を得ることができる。
第３実施例 前記第1,第２実施例では、フリップフロップの交差接続
されるドレインとゲート間に、閾値電圧が低く設定され
たトランジスタを使用したが、これは、第３図に示すよ
うに、通常の閾値電圧に設定されたＮ型のトランジスタ
Q72,Q82を用いてもよい。このトランジスタQ72,Q82の各
ゲートは、電源ラインVCCに接続される。この第３実施
例によれば、トランジスタQ72,Q82の抵抗値は一定に維
持されるため、前記第１および第２実施例のような書き
込み時の過渡応答性の向上は期待できないが、従来例の
抵抗R1,R2を作る工程を省略してソフトエラー耐量の高
い半導体記憶装置を容易に実現するという、この発明の
所期の目的は達成できる。
されるドレインとゲート間に、閾値電圧が低く設定され
たトランジスタを使用したが、これは、第３図に示すよ
うに、通常の閾値電圧に設定されたＮ型のトランジスタ
Q72,Q82を用いてもよい。このトランジスタQ72,Q82の各
ゲートは、電源ラインVCCに接続される。この第３実施
例によれば、トランジスタQ72,Q82の抵抗値は一定に維
持されるため、前記第１および第２実施例のような書き
込み時の過渡応答性の向上は期待できないが、従来例の
抵抗R1,R2を作る工程を省略してソフトエラー耐量の高
い半導体記憶装置を容易に実現するという、この発明の
所期の目的は達成できる。
第４実施例 第３実施例では、Ｎ型のトランジスタQ72,Q82を用いた
が、これは、第４図に示すようなＰ型のトランジスタQ
73,Q83を用いてもよい。この場合、トランジスタQ73,Q
83の各ゲートは、グランドVSSに接続される。このよう
な第４実施例によっても、前記第３実施例と同様の効果
を得ることができる。
が、これは、第４図に示すようなＰ型のトランジスタQ
73,Q83を用いてもよい。この場合、トランジスタQ73,Q
83の各ゲートは、グランドVSSに接続される。このよう
な第４実施例によっても、前記第３実施例と同様の効果
を得ることができる。
以上のように、この発明によれば、メモリセルに含まれ
るフリップフロップの交差接続されるドレインとゲート
間にトランジスタを接続したので、従来装置において必
要とされた前記ドレインとゲート間に抵抗を作る工程を
省略することができる。即ち、抵抗を作るためには、不
純物ドープ量を少なくしたポリシリコン層を形成する工
程などが必要となるが、トランジスタを作る場合にはこ
のような工程が不要になるから、半導体記憶装置を製造
する工程が簡素化され、ソフトエラー耐量の高い半導体
記憶装置を容易に実現することができる。
るフリップフロップの交差接続されるドレインとゲート
間にトランジスタを接続したので、従来装置において必
要とされた前記ドレインとゲート間に抵抗を作る工程を
省略することができる。即ち、抵抗を作るためには、不
純物ドープ量を少なくしたポリシリコン層を形成する工
程などが必要となるが、トランジスタを作る場合にはこ
のような工程が不要になるから、半導体記憶装置を製造
する工程が簡素化され、ソフトエラー耐量の高い半導体
記憶装置を容易に実現することができる。
第１図はこの発明の第１実施例に係る半導体記憶装置の
メモリセルの構成を示した回路図、第２図はこの発明の
第２実施例に係る半導体記憶装置のメモリセルの構成を
示した回路図、第３図はこの発明の第３実施例に係る半
導体記憶装置のメモリセルの構成を示した回路図、第４
図はこの発明の第４実施例に係る半導体記憶装置のメモ
リセルの構成を示した回路図、第５図は従来の半導体記
憶装置のメモリセルの構成を示した回路図、第６図は前
記従来例の半導体記憶装置の直流特性図、第７図は前記
従来例のソフトエラーの説明図である。 図において、Q1,Q2はトランスファ・トランジスタ、Q3,
Q4はドライバ・トランジスタ、Q5,Q6はロード・トラン
ジスタ、Q7,Q8はトランジスタ、B,はビット線対、Ｗ
はワード線、a,b,c,dは共通節点である。 なお、図中同一符号は同一または相当部分を示す。
メモリセルの構成を示した回路図、第２図はこの発明の
第２実施例に係る半導体記憶装置のメモリセルの構成を
示した回路図、第３図はこの発明の第３実施例に係る半
導体記憶装置のメモリセルの構成を示した回路図、第４
図はこの発明の第４実施例に係る半導体記憶装置のメモ
リセルの構成を示した回路図、第５図は従来の半導体記
憶装置のメモリセルの構成を示した回路図、第６図は前
記従来例の半導体記憶装置の直流特性図、第７図は前記
従来例のソフトエラーの説明図である。 図において、Q1,Q2はトランスファ・トランジスタ、Q3,
Q4はドライバ・トランジスタ、Q5,Q6はロード・トラン
ジスタ、Q7,Q8はトランジスタ、B,はビット線対、Ｗ
はワード線、a,b,c,dは共通節点である。 なお、図中同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】複数のメモリセルを列方向および行方向に
それぞれ配列して構成され、 前記各メモリセルは、少なくとも、第１および第２のト
ランスファ・トランジスタ、第３および第４のドライバ
・トランジスタ、第５および第６のロード・トランジス
タを含み、 前記第１および第２のトランスファ・トランジスタの各
ドレインは、前記各メモリセルを列方向に貫通するビッ
ト線対に、それぞれ個別に接続され、 前記第１および第２のトランスファ・トランジスタの各
ゲートは、前記各メモリセルを行方向に貫通するワード
線に共通に接続され、 前記第１のトランスファ・トランジスタのソース，第３
のドライバ・トランジスタのドレイン，第５のロード・
トランジスタのドレインは第１の共通節点で、前記第２
のトランスファ・トランジスタのソース，第４のドライ
バ・トランジスタのドレイン，第６のロード・トランジ
スタのドレインは第２の共通節点で、それぞれ接続さ
れ、 前記第４のドライバ・トランジスタおよび前記第６のロ
ード・トランジスタの各ゲートは第３の共通節点で、前
記第３のドライバ・トランジスタおよび前記第５のロー
ド・トランジスタの各ゲートは第４の共通節点で、それ
ぞれ接続され、 前記第１および第３の共通節点間は第７のトランジスタ
を介して、前記第２および第４の共通節点間は第８のト
ランジスタを介して、それぞれ接続されていることを特
徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61314112A JPH0687499B2 (ja) | 1986-12-27 | 1986-12-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61314112A JPH0687499B2 (ja) | 1986-12-27 | 1986-12-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63166259A JPS63166259A (ja) | 1988-07-09 |
| JPH0687499B2 true JPH0687499B2 (ja) | 1994-11-02 |
Family
ID=18049388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61314112A Expired - Lifetime JPH0687499B2 (ja) | 1986-12-27 | 1986-12-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0687499B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004095063A (ja) * | 2002-08-30 | 2004-03-25 | Mitsubishi Heavy Ind Ltd | 半導体記憶回路 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4797804A (en) * | 1987-03-09 | 1989-01-10 | International Business Machines Corporation | High density, high performance, single event upset immune data storage cell |
| JP2005302124A (ja) * | 2004-04-09 | 2005-10-27 | Seiko Epson Corp | 半導体記憶装置 |
| JP2022030601A (ja) * | 2020-08-07 | 2022-02-18 | 国立研究開発法人宇宙航空研究開発機構 | Ｃｍｏｓ回路 |
-
1986
- 1986-12-27 JP JP61314112A patent/JPH0687499B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004095063A (ja) * | 2002-08-30 | 2004-03-25 | Mitsubishi Heavy Ind Ltd | 半導体記憶回路 |
| JP4568471B2 (ja) * | 2002-08-30 | 2010-10-27 | 三菱重工業株式会社 | 半導体記憶回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63166259A (ja) | 1988-07-09 |
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