JPH04192189A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH04192189A JPH04192189A JP2320673A JP32067390A JPH04192189A JP H04192189 A JPH04192189 A JP H04192189A JP 2320673 A JP2320673 A JP 2320673A JP 32067390 A JP32067390 A JP 32067390A JP H04192189 A JPH04192189 A JP H04192189A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors
Landscapes
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はフリップフロップとアクセストランジスタによ
りメモリセルが構成されるスタチック型の半導体メモリ
に関する。
りメモリセルが構成されるスタチック型の半導体メモリ
に関する。
本発明は、スタチック型の半導体メモリにおいて、メモ
リセルを構成するアクセストランジスタとフリップフロ
ップの間に抵抗素子を配することにより、セルサイズの
縮小化やデータ保持能力の向上或いは低消費電力等を実
現するものである。
リセルを構成するアクセストランジスタとフリップフロ
ップの間に抵抗素子を配することにより、セルサイズの
縮小化やデータ保持能力の向上或いは低消費電力等を実
現するものである。
フリップフロップとアクセストランジスタからメモリセ
ルが構成されるスタチック型の半導体メモリ(SRAM
)は、動作上の制約も少なく、アクセス時間も短い等の
点から情報機器全般に広く使用されてきている。
ルが構成されるスタチック型の半導体メモリ(SRAM
)は、動作上の制約も少なく、アクセス時間も短い等の
点から情報機器全般に広く使用されてきている。
第1θ図は一般的なスタチック型の半導体メモリのメモ
リセルの回路図である。メモリセルは、インバーターを
それぞれ構成する抵抗3とnM。
リセルの回路図である。メモリセルは、インバーターを
それぞれ構成する抵抗3とnM。
Sトランジスタ1及び抵抗4とnMOs)ランジスタ2
の組からなり、各組は電源電圧Vccと接地電圧GND
間に直列に接続される。これら一対の抵抗3.4及び一
対のnMOSトランジスタl。
の組からなり、各組は電源電圧Vccと接地電圧GND
間に直列に接続される。これら一対の抵抗3.4及び一
対のnMOSトランジスタl。
2によりフリップフロップが構成される。各nMOSト
ランジスタ1.2のドレインは記憶ノードとされ、nM
Osトランジスタlのドレインがアクセストランジスタ
であるnMOs)ランジスタ5を介してビット線BLI
に接続され、nMOSトランジスタ2のドレインがアク
セストランジスタであるnMOs)ランジスタロを介し
てビット線BL2に接続される。
ランジスタ1.2のドレインは記憶ノードとされ、nM
Osトランジスタlのドレインがアクセストランジスタ
であるnMOs)ランジスタ5を介してビット線BLI
に接続され、nMOSトランジスタ2のドレインがアク
セストランジスタであるnMOs)ランジスタロを介し
てビット線BL2に接続される。
第11図は、第10図の回路のチップ上のレイアウトを
示したものである。ポリシリコン層7によりワード線が
形成され、ポリシリコン層8a。
示したものである。ポリシリコン層7によりワード線が
形成され、ポリシリコン層8a。
8bによりドライブトランジスタのゲート電極か形成さ
れる。このレイアウト上、アクセストランジスタのゲー
ト長LACとドライブトランジスタのゲート幅WDIが
図中Y方向のセルサイズを決める要素とされ、ドライブ
トランジスタのゲート長しDIとアクセストランジスタ
のゲート幅WAcが図中X方向のセルサイズを決める要
素とされる。各トランジスタのソース・ドレイン領域は
、ゲート電極及びフィールド酸化膜(LOGO3)とセ
ルファラインで形成される。
れる。このレイアウト上、アクセストランジスタのゲー
ト長LACとドライブトランジスタのゲート幅WDIが
図中Y方向のセルサイズを決める要素とされ、ドライブ
トランジスタのゲート長しDIとアクセストランジスタ
のゲート幅WAcが図中X方向のセルサイズを決める要
素とされる。各トランジスタのソース・ドレイン領域は
、ゲート電極及びフィールド酸化膜(LOGO3)とセ
ルファラインで形成される。
ところが、上述の如き構造を育する半導体メモリでは、
その高集積化が困難であり、消費電流やデータ保持能力
等の点が十分なものではない。
その高集積化が困難であり、消費電流やデータ保持能力
等の点が十分なものではない。
すなわち、リード時のデータ保持能力を高くし、ノイズ
マージンを大きくするためには、メモリセルレシオβ□
/βAc(#W、、LAe/WAeL、、)を高くする
必要がある。そして、このメモリセルレシオを高くする
ためには、ゲート幅W。、やゲート長L ACが大きく
なり且つゲート幅WACやゲート長し□が小さくなるよ
うにサイズを設定する必要が生ずる。ところが、第11
図からも明らかなように、ドライブトランジスタのゲー
ト幅WDIやアクセストランジスタのゲート長L AC
は同じY方向のサイズであって、レシオを高くするため
にそれぞれ長くした場合ではセルのサイズを小さくする
ことができず、高集積化が困難となる。
マージンを大きくするためには、メモリセルレシオβ□
/βAc(#W、、LAe/WAeL、、)を高くする
必要がある。そして、このメモリセルレシオを高くする
ためには、ゲート幅W。、やゲート長L ACが大きく
なり且つゲート幅WACやゲート長し□が小さくなるよ
うにサイズを設定する必要が生ずる。ところが、第11
図からも明らかなように、ドライブトランジスタのゲー
ト幅WDIやアクセストランジスタのゲート長L AC
は同じY方向のサイズであって、レシオを高くするため
にそれぞれ長くした場合ではセルのサイズを小さくする
ことができず、高集積化が困難となる。
また、供給すべき電源電圧Vccが低い方が消費電力も
少なく高集積化が可能である。ところが、上述の構造の
メモリセルでは、最低動作電源電圧V ccminがv
th□(ドライブトランジスタの閾値電圧)とVthA
C(アクセストランジスタの閾値電圧)とΔVthAc
(アクセストランジスタの閾値電圧の基板効果分)の
和によって決定される。このうちVthAcはレシオを
高くするために高く設定されており、ゲート幅WACも
最小幅とされるために、狭チャンネル効果によりΔV
thAcも比較的高い電圧とされる。従って、より低い
最低動作電源電圧V ccminを得ることができず、
同時に記憶ノード電位も低くなって、ソフトエラー耐圧
の改善も困難となっている。
少なく高集積化が可能である。ところが、上述の構造の
メモリセルでは、最低動作電源電圧V ccminがv
th□(ドライブトランジスタの閾値電圧)とVthA
C(アクセストランジスタの閾値電圧)とΔVthAc
(アクセストランジスタの閾値電圧の基板効果分)の
和によって決定される。このうちVthAcはレシオを
高くするために高く設定されており、ゲート幅WACも
最小幅とされるために、狭チャンネル効果によりΔV
thAcも比較的高い電圧とされる。従って、より低い
最低動作電源電圧V ccminを得ることができず、
同時に記憶ノード電位も低くなって、ソフトエラー耐圧
の改善も困難となっている。
そこで、本発明は上述の技術的な課題に鑑み、セルサイ
ズの縮小化やデータ保持能力の向上或いは低消費電力等
を実現する新規なセル構造を育した半導体メモリの提供
を目的とする。
ズの縮小化やデータ保持能力の向上或いは低消費電力等
を実現する新規なセル構造を育した半導体メモリの提供
を目的とする。
上述の目的を達成するため、本発明の半導体メモリは、
一対のインバーターからなるフリップフロップと一対の
アクセストランジスタよりなるメモリセルが構成された
半導体メモリにおいて、前記フリップフロップと前記ア
クセストランジスタとの間に抵抗素子を配したことを特
徴とする。この抵抗素子は、ポリシリコン層等の配線層
により構成することも可能であるが、半導体基板の表面
に形成した不純物拡散領域からなる拡散抵抗素子とする
こともできる。また、抵抗素子の抵抗値としては、−例
として数lO〜数10OKΩ程度であれば良い。本発明
の半導体メモリでは、アクセストランジスタとドライブ
トランジスタを同一のサイズや同一の駆動能力を有する
ように設定でき本発明の半導体メモリをMOSl−ラン
ジスタからなる構造とする場合では、前記フリップフロ
ップと前記アクセストランジスタが、それぞれMOSト
ランジスタを用いて構成される。この時、前記抵抗素子
は該MOSトランジスタのゲートとセルファラインで導
入された不純物により調整される構造にできる。さらに
、当該半導体メモリの素子分離をLOGO3膜等のフィ
ールド絶縁膜により行う場合、そのフィールド絶縁膜と
セルファラインでイオン注入を行って抵抗素子を形成す
る構造とすることもできる。
一対のインバーターからなるフリップフロップと一対の
アクセストランジスタよりなるメモリセルが構成された
半導体メモリにおいて、前記フリップフロップと前記ア
クセストランジスタとの間に抵抗素子を配したことを特
徴とする。この抵抗素子は、ポリシリコン層等の配線層
により構成することも可能であるが、半導体基板の表面
に形成した不純物拡散領域からなる拡散抵抗素子とする
こともできる。また、抵抗素子の抵抗値としては、−例
として数lO〜数10OKΩ程度であれば良い。本発明
の半導体メモリでは、アクセストランジスタとドライブ
トランジスタを同一のサイズや同一の駆動能力を有する
ように設定でき本発明の半導体メモリをMOSl−ラン
ジスタからなる構造とする場合では、前記フリップフロ
ップと前記アクセストランジスタが、それぞれMOSト
ランジスタを用いて構成される。この時、前記抵抗素子
は該MOSトランジスタのゲートとセルファラインで導
入された不純物により調整される構造にできる。さらに
、当該半導体メモリの素子分離をLOGO3膜等のフィ
ールド絶縁膜により行う場合、そのフィールド絶縁膜と
セルファラインでイオン注入を行って抵抗素子を形成す
る構造とすることもできる。
フリップフロップとアクセストランジスタ間に抵抗素子
を配することにより、メモリセルレシオの取り方が変化
する。本発明の半導体メモリでは、加わった抵抗素子が
レシオに関係するため、逆にアクセストランジスタ側の
電流能力は小さくて済むことになる。従って、アクセス
トランジスタのゲート長を長くする必要がなくなって、
セルサイズの縮小化が可能となる。また、抵抗素子によ
ってレシオを稼ぐことができるため、アクセストランジ
スタとドライブトランジスタの電流能力を同等にするこ
とができる。その結果、アクセストランジスタのVth
Acを下げることができ、狭チャンネル効果も抑制され
ることから、ΔVthAcも下がることになる。従って
、最低動作電源電圧Vccminも下がることになり、
同時に高レベル側の記憶ノードの電圧が高くなることか
ら、ソフトエラーの耐圧も改善される。
を配することにより、メモリセルレシオの取り方が変化
する。本発明の半導体メモリでは、加わった抵抗素子が
レシオに関係するため、逆にアクセストランジスタ側の
電流能力は小さくて済むことになる。従って、アクセス
トランジスタのゲート長を長くする必要がなくなって、
セルサイズの縮小化が可能となる。また、抵抗素子によ
ってレシオを稼ぐことができるため、アクセストランジ
スタとドライブトランジスタの電流能力を同等にするこ
とができる。その結果、アクセストランジスタのVth
Acを下げることができ、狭チャンネル効果も抑制され
ることから、ΔVthAcも下がることになる。従って
、最低動作電源電圧Vccminも下がることになり、
同時に高レベル側の記憶ノードの電圧が高くなることか
ら、ソフトエラーの耐圧も改善される。
本発明の好適な実施例を図面を参照しながら説明する。
本実施例はスタチック型の半導体メモリの例であり、フ
リップフロップとアクセストランジスタ間に抵抗素子を
配した構造を有するため、高集積化及びレシオの改善等
がなされる例である。
リップフロップとアクセストランジスタ間に抵抗素子を
配した構造を有するため、高集積化及びレシオの改善等
がなされる例である。
まず、第1図に本実施例の半導体メモリのメモリセルの
回路図を示す。メモリセルは、基本的に、4つのMOS
l−ランジスタと、4つの抵抗素子より構成される。こ
の中、フリップフロップ回路は、ドライブトランジスタ
としてのnMO3)ランジスタ11,12と、抵抗素子
17.18からなる。
回路図を示す。メモリセルは、基本的に、4つのMOS
l−ランジスタと、4つの抵抗素子より構成される。こ
の中、フリップフロップ回路は、ドライブトランジスタ
としてのnMO3)ランジスタ11,12と、抵抗素子
17.18からなる。
nMO3トランジスタ11.12はソースが共通に接地
され、互いにゲートが他のドレインに接続される。抵抗
素子17.18は、その一端に電源電圧Vccが供給さ
れ、他端が各nMOSトランジスタ11.12のドレイ
ンに接続される。アクセストランジスタはnMOSトラ
ンジスタ13,14からなる。nMO3)ランジスタ1
3は一方のソース・ドレインがビット線BLIと接続さ
れ、ワード線がゲートとされる。nMO3)ランジスタ
14は一方のソース・ドレインがビット線BL2と接続
され、ワード線WLがゲートとされる。
され、互いにゲートが他のドレインに接続される。抵抗
素子17.18は、その一端に電源電圧Vccが供給さ
れ、他端が各nMOSトランジスタ11.12のドレイ
ンに接続される。アクセストランジスタはnMOSトラ
ンジスタ13,14からなる。nMO3)ランジスタ1
3は一方のソース・ドレインがビット線BLIと接続さ
れ、ワード線がゲートとされる。nMO3)ランジスタ
14は一方のソース・ドレインがビット線BL2と接続
され、ワード線WLがゲートとされる。
従って、ワード線WLが高レベルの時に、アクセストラ
ンジスタは選択状態となり、ワード線WLが低レベルの
時、アクセストランジスタは非選択状態となる。ビット
線BLI、 ビット線BL2は対をなしてデータの書
き込み及び読み出しに用いられる。それらnMO3)ラ
ンジスタ13.14の他方のソース・ドレインは、それ
ぞれ抵抗素子15.16の一端に接続される。これら抵
抗素子15.16は、後述するように、レシオを稼ぐ目
的でアクセストランジスタとフリップフロップ間に挿入
される。抵抗素子15.16の他端は、nMOSトラン
ジスタ11.12のドレインに接続される。
ンジスタは選択状態となり、ワード線WLが低レベルの
時、アクセストランジスタは非選択状態となる。ビット
線BLI、 ビット線BL2は対をなしてデータの書
き込み及び読み出しに用いられる。それらnMO3)ラ
ンジスタ13.14の他方のソース・ドレインは、それ
ぞれ抵抗素子15.16の一端に接続される。これら抵
抗素子15.16は、後述するように、レシオを稼ぐ目
的でアクセストランジスタとフリップフロップ間に挿入
される。抵抗素子15.16の他端は、nMOSトラン
ジスタ11.12のドレインに接続される。
第1図の回路の動作について説明する。メモリセルは、
選択時にワード線WLのレベルが高レベルになり、アク
セストランジスタであるnMOSトランジスタ13.1
4がオン状態となる。そして、nMO3)ランジスタ1
3,14を介してデータがビット線BL1.BL2とフ
リップフロップ回路との間で転送され、データの書き込
み及び読み出しが行われる。
選択時にワード線WLのレベルが高レベルになり、アク
セストランジスタであるnMOSトランジスタ13.1
4がオン状態となる。そして、nMO3)ランジスタ1
3,14を介してデータがビット線BL1.BL2とフ
リップフロップ回路との間で転送され、データの書き込
み及び読み出しが行われる。
ところで、データの保持状態すなわち非選択状態におい
てメモリセル内でインバーターとして機能する素子は、
nMOSトランジスタ11.12及び抵抗素子17.1
8である。しかし、データの読み出し時では、一対のイ
ンバーターがアクセストランジスタとドライブトランジ
スタにより構成されると考えることができ、特に本実施
例では、nMO3)ランジスタ11,13及び抵抗素子
15の組と、nMO3)ランジスタ12,14及び抵抗
素子16の組とにより、それぞれインバーターが構成さ
れると見做すことができる。そこで、この抵抗素子15
.16を介在させたインバーターの特性が良好ならば、
データの保持状態の特性が良好となる。すなわち、本実
施例では、アクセストランジスタとドライバトランジス
タで構成されるインバーターは、そのアクセストランジ
スタであるnMO8)ランジスタ13.14と直列に抵
抗素子15.16を有している。このように抵抗素子1
5.16を介在させた分だけ、必要なメモリセルレシオ
を得るためのアクセストランジスタの電流駆動能力βA
Cは高くて済むことになり、その結果nMOSトランジ
スタ13.14は、各ゲート長L ACを短くすること
ができる。このようにゲート長L ACが短くなること
で、メモリセルの微細化が実現される。さらに、nMO
3)ランジスタ13,14の電流駆動能力βACを高く
できるため、その閾値電圧VthAcを低い値とするこ
とができ、基板効果を考慮したΔVtLcもトランジス
タのチャンネルのサイズの拡大からその狭チャンネル効
果が緩和されて低い値となる。その結果、V ttlo
m 十V thAc + ΔV thac テ表すレル
最低動作電源電圧Vcciinを低下させることができ
る。
てメモリセル内でインバーターとして機能する素子は、
nMOSトランジスタ11.12及び抵抗素子17.1
8である。しかし、データの読み出し時では、一対のイ
ンバーターがアクセストランジスタとドライブトランジ
スタにより構成されると考えることができ、特に本実施
例では、nMO3)ランジスタ11,13及び抵抗素子
15の組と、nMO3)ランジスタ12,14及び抵抗
素子16の組とにより、それぞれインバーターが構成さ
れると見做すことができる。そこで、この抵抗素子15
.16を介在させたインバーターの特性が良好ならば、
データの保持状態の特性が良好となる。すなわち、本実
施例では、アクセストランジスタとドライバトランジス
タで構成されるインバーターは、そのアクセストランジ
スタであるnMO8)ランジスタ13.14と直列に抵
抗素子15.16を有している。このように抵抗素子1
5.16を介在させた分だけ、必要なメモリセルレシオ
を得るためのアクセストランジスタの電流駆動能力βA
Cは高くて済むことになり、その結果nMOSトランジ
スタ13.14は、各ゲート長L ACを短くすること
ができる。このようにゲート長L ACが短くなること
で、メモリセルの微細化が実現される。さらに、nMO
3)ランジスタ13,14の電流駆動能力βACを高く
できるため、その閾値電圧VthAcを低い値とするこ
とができ、基板効果を考慮したΔVtLcもトランジス
タのチャンネルのサイズの拡大からその狭チャンネル効
果が緩和されて低い値となる。その結果、V ttlo
m 十V thAc + ΔV thac テ表すレル
最低動作電源電圧Vcciinを低下させることができ
る。
第4図は従来例と本実施例の入出力特性を比較した図で
ある。第4図中、実線PIか本実施例にかかるインバー
ターの入出力特性を示す。入力電圧Vjnがドライブト
ランジスタの閾値電圧vth□よりも低い時では、出力
電圧VoutがVcc−VthAC−ΔVthacレベ
ルとされるが、前述のように、V thAc+ΔVtt
lacが小さくなった分だけ、その出力電圧Voutは
従来の破線PAで示す特性に比べて高くなる。すなわち
、本実施例のようにアクセストランジスタの電流駆動能
力βACが高くされ、当該アクセストランジスタの閾値
電圧Vthac+ΔVthAcが低くなる分だけ、高い
高レベル側の記憶ノードの電位が得られるようになる。
ある。第4図中、実線PIか本実施例にかかるインバー
ターの入出力特性を示す。入力電圧Vjnがドライブト
ランジスタの閾値電圧vth□よりも低い時では、出力
電圧VoutがVcc−VthAC−ΔVthacレベ
ルとされるが、前述のように、V thAc+ΔVtt
lacが小さくなった分だけ、その出力電圧Voutは
従来の破線PAで示す特性に比べて高くなる。すなわち
、本実施例のようにアクセストランジスタの電流駆動能
力βACが高くされ、当該アクセストランジスタの閾値
電圧Vthac+ΔVthAcが低くなる分だけ、高い
高レベル側の記憶ノードの電位が得られるようになる。
その結果、ソフトエラーの耐圧も改善される。
このように本実施例の半導体メモリでは、抵抗素子15
.16がnMO3)ランジスタ13,14に直列に挿入
されることで、アクセストランジスタの電流駆動能力β
Acを高くできる。そして、同時に抵抗素子15.16
の挿入から、高いメモリセルレシオを得ることができる
。すなわち、アクセストランジスタに対して直列に抵抗
素子15゜16を接続することで、nMO3)ランジス
タ側の電流駆動能力を高めながら、抵抗素子15,16
とnMO3)ランジスタ13.14の合成した電流駆動
能力を低く抑えることができる。その結果、ドライブ側
とアクセス側の電流駆動能力の比率で表されるメモリセ
ルレシオを一層改善されたものにすることができ、読み
出し時のデータ保持能力を高くできる。
.16がnMO3)ランジスタ13,14に直列に挿入
されることで、アクセストランジスタの電流駆動能力β
Acを高くできる。そして、同時に抵抗素子15.16
の挿入から、高いメモリセルレシオを得ることができる
。すなわち、アクセストランジスタに対して直列に抵抗
素子15゜16を接続することで、nMO3)ランジス
タ側の電流駆動能力を高めながら、抵抗素子15,16
とnMO3)ランジスタ13.14の合成した電流駆動
能力を低く抑えることができる。その結果、ドライブ側
とアクセス側の電流駆動能力の比率で表されるメモリセ
ルレシオを一層改善されたものにすることができ、読み
出し時のデータ保持能力を高くできる。
第2図に具体的なメモリセルのレイアウトを示す。この
レイアウトは、ゲート電極となるポリシリコン1121
.22.23と、ソース・ドレイン領域及びフィールド
酸化膜24の配置からなる。
レイアウトは、ゲート電極となるポリシリコン1121
.22.23と、ソース・ドレイン領域及びフィールド
酸化膜24の配置からなる。
フィールド酸化膜24は、シリコン基板上に選択的に形
成された厚い酸化膜からなり、素子間の分離に用いられ
る。ポリシリコン層21〜23は、シリコン基板上にゲ
ート絶縁膜を介して形成された層であり、それぞれパタ
ーニングされている。
成された厚い酸化膜からなり、素子間の分離に用いられ
る。ポリシリコン層21〜23は、シリコン基板上にゲ
ート絶縁膜を介して形成された層であり、それぞれパタ
ーニングされている。
ポリシリコン層21は、ワード線であり、メモリセルの
途中で屈曲しながら図中X方向に延在される。このポリ
シリコン層21はアクセストランジスタQ、、Q、のゲ
ート電極として機能する。ポリシリコン層22は、略逆
J字状のパターンを有し、ドライブトランジスタQ、の
ゲート電極として機能する。このポリシリコン層22の
両端部は、それぞれ拡散領域に接続され、一端部22a
は拡散抵抗素子とされる抵抗領域25に接続され、他端
部22bは対をなすドライブトランジスタQ、のドレイ
ン領域27に接続される。ポリシリコン層23は、略I
字状のパターンを育し、ドライブトランジスタQ、のゲ
ート電極として機能する。このポリシリコン層23は端
部23aで、拡散抵抗素子である抵抗領域26に接続さ
れると共に、ドライブトランジスタQ、のドレイン領域
28に接続される。
途中で屈曲しながら図中X方向に延在される。このポリ
シリコン層21はアクセストランジスタQ、、Q、のゲ
ート電極として機能する。ポリシリコン層22は、略逆
J字状のパターンを有し、ドライブトランジスタQ、の
ゲート電極として機能する。このポリシリコン層22の
両端部は、それぞれ拡散領域に接続され、一端部22a
は拡散抵抗素子とされる抵抗領域25に接続され、他端
部22bは対をなすドライブトランジスタQ、のドレイ
ン領域27に接続される。ポリシリコン層23は、略I
字状のパターンを育し、ドライブトランジスタQ、のゲ
ート電極として機能する。このポリシリコン層23は端
部23aで、拡散抵抗素子である抵抗領域26に接続さ
れると共に、ドライブトランジスタQ、のドレイン領域
28に接続される。
このような構造のメモリセルでは、ポリシリコン層21
とポリシリコン層22.23の間の抵抗領域25.26
が抵抗素子として機能するために、第1図に示した回路
構成となる。なお、フリップフロップ回路の負荷用の抵
抗素子は、例えば高抵抗なポリシリコン層により形成さ
れるが、その図示を省略している。抵抗領域25.26
が抵抗素子として機能することで、前述のようにメモリ
セルレシオを稼ぐために、ドライブトランジスタのゲー
ト幅を長くしたり或いはアクセストランジスタのゲート
長を長くしたりする必要性が薄れる。
とポリシリコン層22.23の間の抵抗領域25.26
が抵抗素子として機能するために、第1図に示した回路
構成となる。なお、フリップフロップ回路の負荷用の抵
抗素子は、例えば高抵抗なポリシリコン層により形成さ
れるが、その図示を省略している。抵抗領域25.26
が抵抗素子として機能することで、前述のようにメモリ
セルレシオを稼ぐために、ドライブトランジスタのゲー
ト幅を長くしたり或いはアクセストランジスタのゲート
長を長くしたりする必要性が薄れる。
このため本実施例では、その第2図のレイアウトに示す
ように、アクセストランジスタQ、、Q、のゲート長f
ACが図中−点鎖線で示す従来のゲート長L ACに
比べて短(なり、ドライブトランジスタQ、、Q、のゲ
ート幅WDIも図中−点鎖線で示す従来のゲート幅WI
、lに比べて距離S1程短くされる。
ように、アクセストランジスタQ、、Q、のゲート長f
ACが図中−点鎖線で示す従来のゲート長L ACに
比べて短(なり、ドライブトランジスタQ、、Q、のゲ
ート幅WDIも図中−点鎖線で示す従来のゲート幅WI
、lに比べて距離S1程短くされる。
このように拡散抵抗素子を用いて、メモリセル内のY方
向の寸法であるアクセストランジスタQs。
向の寸法であるアクセストランジスタQs。
Q4のゲート長lAcやドライブトランジスタQ1゜Q
、のゲート幅W□をそれぞれ短くすることで、データ保
持特性を劣化させることなく、メモリセルの高集積化が
実現される。
、のゲート幅W□をそれぞれ短くすることで、データ保
持特性を劣化させることなく、メモリセルの高集積化が
実現される。
抵抗領域25.26は、本来アクセストランジスタQ、
、Q、の一方のソース・ドレイン領域とされ、且つドラ
イブトランジスタQ、、Q、のドレイン領域とされるn
”ffiの高濃度不純物拡散領域であるが、本実施例で
は、特に低ドーズ領域とされて高抵抗化される。その抵
抗値は、例えばシート抵抗で数lθ〜数100Ωとされ
る。後述するように、抵抗領域25.26の形成は、セ
ルファラインで行うことができるため、マスクずれ等に
強い構造となり、半導体メモリは再現性に優れることに
なる。
、Q、の一方のソース・ドレイン領域とされ、且つドラ
イブトランジスタQ、、Q、のドレイン領域とされるn
”ffiの高濃度不純物拡散領域であるが、本実施例で
は、特に低ドーズ領域とされて高抵抗化される。その抵
抗値は、例えばシート抵抗で数lθ〜数100Ωとされ
る。後述するように、抵抗領域25.26の形成は、セ
ルファラインで行うことができるため、マスクずれ等に
強い構造となり、半導体メモリは再現性に優れることに
なる。
第3図は抵抗素子を配したメモリセルからなるメモリセ
ルアレイの一部を示す図である。第3図に示すように、
各メモリセルは、一対のドライブトランジスタであるn
MOsMOSトランジスタ31及び負荷抵抗素子37.
38からなるフリップフロップに加え、アクセストラン
ジスタであるnMO3)ランジスタ33.34と、これ
らにそれぞれ直列に接続された抵抗素子35.36を有
している。これら各メモリセルでは、抵抗素子35.3
6が前述のように、アクセストランジスタの電流駆動能
力を高めてもデータ保持能力が劣化しないように機能す
るため、集積化やデータ保持特性の向上環が実現される
。これら各メモリセルは、図示のようにマトリクス状に
配列される。
ルアレイの一部を示す図である。第3図に示すように、
各メモリセルは、一対のドライブトランジスタであるn
MOsMOSトランジスタ31及び負荷抵抗素子37.
38からなるフリップフロップに加え、アクセストラン
ジスタであるnMO3)ランジスタ33.34と、これ
らにそれぞれ直列に接続された抵抗素子35.36を有
している。これら各メモリセルでは、抵抗素子35.3
6が前述のように、アクセストランジスタの電流駆動能
力を高めてもデータ保持能力が劣化しないように機能す
るため、集積化やデータ保持特性の向上環が実現される
。これら各メモリセルは、図示のようにマトリクス状に
配列される。
各メモリセルには、データの読み出し及び書き込みのた
めの一対のビット線BLI、BL2が接続される。また
、各メモリセルには、行選択のためのワード線WLがア
クセストランジスタのゲート電極として配される。各ワ
ード線WLは行デコーダ41により選択される。ビット
線BLI、BL2の終端部には、電源電圧Vccの供給
線との間に負荷MOSトランジスタ59.59がそれぞ
れ配される。これら負荷MO3)ランジスタ59゜59
により、ビット線BLI、BL2のレベルが調整される
。また、ビット線BLI、BL2には、列選択用のMO
Sトランジスタ40.40が配される。これらMOSト
ランジスタ40は、図示しない列デコーダからの信号に
より作動し、選択された列だけがセンスアンプ・書き込
み回路42に接続される。このセンスアンプ・書き込み
回路42により、書き込まれるデータが転送され又は読
み出されたデータが増幅される。
めの一対のビット線BLI、BL2が接続される。また
、各メモリセルには、行選択のためのワード線WLがア
クセストランジスタのゲート電極として配される。各ワ
ード線WLは行デコーダ41により選択される。ビット
線BLI、BL2の終端部には、電源電圧Vccの供給
線との間に負荷MOSトランジスタ59.59がそれぞ
れ配される。これら負荷MO3)ランジスタ59゜59
により、ビット線BLI、BL2のレベルが調整される
。また、ビット線BLI、BL2には、列選択用のMO
Sトランジスタ40.40が配される。これらMOSト
ランジスタ40は、図示しない列デコーダからの信号に
より作動し、選択された列だけがセンスアンプ・書き込
み回路42に接続される。このセンスアンプ・書き込み
回路42により、書き込まれるデータが転送され又は読
み出されたデータが増幅される。
次に、第5図〜第7図を参照して、本実施例にかかるメ
モリセルについて行った実験から、その利点について説
明する。実験は、アクセストランジスタとドライブトラ
ンジスタで共通にW/Lが1.910.8の比のものを
用い、抵抗をリファレンス、20に、39に、100に
と変化させたものである。なお、従来例のデータとして
示したものは、抵抗素子の存在しないアクセストランジ
スタとドライブトランジスタからなるインバーターの値
であって、アクセストランジスタのW/Lが1゜0/1
.5の比とされ、ドライブトランジスタのW/Lが1.
910.8の比とされるものである。
モリセルについて行った実験から、その利点について説
明する。実験は、アクセストランジスタとドライブトラ
ンジスタで共通にW/Lが1.910.8の比のものを
用い、抵抗をリファレンス、20に、39に、100に
と変化させたものである。なお、従来例のデータとして
示したものは、抵抗素子の存在しないアクセストランジ
スタとドライブトランジスタからなるインバーターの値
であって、アクセストランジスタのW/Lが1゜0/1
.5の比とされ、ドライブトランジスタのW/Lが1.
910.8の比とされるものである。
まず、第5図は最小動作電源電圧Vccmin対抵抗値
(Ω)の特性を示す。図中、縦軸が最小動作電源電圧V
ccsainであり、横軸がアクセストランジスタと
フリップフロップ間の抵抗素子の抵抗値を示す。この第
5図では曲線A1〜A、がそれぞれ本実施例のメモリセ
ルに対応した曲線であって、曲線A、がマージン無しの
場合、曲線A、がマージン0.1 Vの場合、曲線A、
がマージン0.2vの場合である。また、点線B1〜B
、はそれぞれ抵抗素子を設けない場合の最小動作電源電
圧Vccminを示しており、点Jl)B、がマージン
無しの場合、曲線B、がマージン0. I Vの場合、
曲線B、がマージン0.2vの場合である。従って、図
中、曲線A1と点線B3、曲線A、と点線Bu、曲線A
、と点線B3をそれぞれ比較することで、抵抗素子を配
設した効果が判る。第5図に示すように、各曲線A、〜
A、は、右下がりの曲線を描いており、抵抗値が高い方
が低い最小動作電源電圧Vccminが得られることが
判る。また、曲線A1〜A、のいずれも対応する点線8
1〜B、よりも低い最小動作電源電圧V ccminの
値が得られている。
(Ω)の特性を示す。図中、縦軸が最小動作電源電圧V
ccsainであり、横軸がアクセストランジスタと
フリップフロップ間の抵抗素子の抵抗値を示す。この第
5図では曲線A1〜A、がそれぞれ本実施例のメモリセ
ルに対応した曲線であって、曲線A、がマージン無しの
場合、曲線A、がマージン0.1 Vの場合、曲線A、
がマージン0.2vの場合である。また、点線B1〜B
、はそれぞれ抵抗素子を設けない場合の最小動作電源電
圧Vccminを示しており、点Jl)B、がマージン
無しの場合、曲線B、がマージン0. I Vの場合、
曲線B、がマージン0.2vの場合である。従って、図
中、曲線A1と点線B3、曲線A、と点線Bu、曲線A
、と点線B3をそれぞれ比較することで、抵抗素子を配
設した効果が判る。第5図に示すように、各曲線A、〜
A、は、右下がりの曲線を描いており、抵抗値が高い方
が低い最小動作電源電圧Vccminが得られることが
判る。また、曲線A1〜A、のいずれも対応する点線8
1〜B、よりも低い最小動作電源電圧V ccminの
値が得られている。
このことは、抵抗素子を配した本実施例のメモリセルに
より、より低い電圧での動作が保証されることを意味し
、データ保持能力か向上していることが判る。例えば、
抵抗値を100にΩとした時では、0.44〜0.73
V程度の最小動作電源電圧Vccminの改善効果が
認められる。
より、より低い電圧での動作が保証されることを意味し
、データ保持能力か向上していることが判る。例えば、
抵抗値を100にΩとした時では、0.44〜0.73
V程度の最小動作電源電圧Vccminの改善効果が
認められる。
続いて第6図は、メモリセルレシオ対抵抗値(Ω)の特
性を示す。図中、縦軸がメモリセルレシオ(β。、/β
AC) l/!であり、横軸がアクセストランジスタと
フリップフロップ間の抵抗素子の抵抗値を示す。この第
6図では曲線A 4. A sがそれぞれ本実施例のメ
モリセルに対応した曲線であって、曲線A4が電源電圧
Vccが3Vの場合であり、曲線Asが電源電圧Vcc
が5■の場合である。
性を示す。図中、縦軸がメモリセルレシオ(β。、/β
AC) l/!であり、横軸がアクセストランジスタと
フリップフロップ間の抵抗素子の抵抗値を示す。この第
6図では曲線A 4. A sがそれぞれ本実施例のメ
モリセルに対応した曲線であって、曲線A4が電源電圧
Vccが3Vの場合であり、曲線Asが電源電圧Vcc
が5■の場合である。
また、点線B、、B、は、抵抗素子を設けない場合のメ
モリセルレシオを示す線であり、点線B4が電源電圧V
ccが3Vの場合であり、曲線B、が電源電圧Vccが
5vの場合である。この第6図からは、抵抗値が上昇す
るに従って緩やかにメモリセルレシオも上昇することが
示され、特に20にΩで顕著とされる。また、明らかに
抵抗素子かアクセストランジスタの一部になり代わって
、レシオの向上に寄与していることが判る。
モリセルレシオを示す線であり、点線B4が電源電圧V
ccが3Vの場合であり、曲線B、が電源電圧Vccが
5vの場合である。この第6図からは、抵抗値が上昇す
るに従って緩やかにメモリセルレシオも上昇することが
示され、特に20にΩで顕著とされる。また、明らかに
抵抗素子かアクセストランジスタの一部になり代わって
、レシオの向上に寄与していることが判る。
次に、第7図は読み出し時のメモリセル電流対抵抗値の
特性を示す図である。図中、縦軸はメモリセル電流の電
流値(μA)であり、横軸は抵抗値(Ω)である。この
第7図において、曲線As。
特性を示す図である。図中、縦軸はメモリセル電流の電
流値(μA)であり、横軸は抵抗値(Ω)である。この
第7図において、曲線As。
八〇がそれぞれ本実施例のメモリセルに対応した曲線で
あって、曲線A、が電源電圧Vccが3vの場合であり
、曲線A、が電源電圧Vccが5Vの場合である。また
、点線B*、B7は、抵抗素子を設けない場合のメモリ
セルレシオを示す線であり、点線B、が電源電圧Vce
が3vの場合であり、曲線B、が電源電圧Vccが5V
の場合である。メモリセル電流が小さすぎる場合には、
アクセス時間の遅延等が生ずることになり、電源電圧V
ccが5Vであって抵抗値が20にΩ上の時、従来例よ
りメモリセル電流は小さくなるが、電源電圧Vccが3
Vであって抵抗値が30にΩ程度の時では、従来例と同
等のメモリセル電流が得られることになる。この第7図
からメモリセル電流は、抵抗値に応じて変化させること
ができ、抵抗素子の抵抗値を調整することで、高速動作
を配慮しながら低消費電流化が実現される。
あって、曲線A、が電源電圧Vccが3vの場合であり
、曲線A、が電源電圧Vccが5Vの場合である。また
、点線B*、B7は、抵抗素子を設けない場合のメモリ
セルレシオを示す線であり、点線B、が電源電圧Vce
が3vの場合であり、曲線B、が電源電圧Vccが5V
の場合である。メモリセル電流が小さすぎる場合には、
アクセス時間の遅延等が生ずることになり、電源電圧V
ccが5Vであって抵抗値が20にΩ上の時、従来例よ
りメモリセル電流は小さくなるが、電源電圧Vccが3
Vであって抵抗値が30にΩ程度の時では、従来例と同
等のメモリセル電流が得られることになる。この第7図
からメモリセル電流は、抵抗値に応じて変化させること
ができ、抵抗素子の抵抗値を調整することで、高速動作
を配慮しながら低消費電流化が実現される。
本実施例の半導体メモリは、その製造工程上も再現性に
優れる構造を育している。第9図は、セルファラインに
よる低ドーズ領域の形成工程を説明する図である。p型
のシリコン基板51の表面には、厚い酸化膜からなるフ
ィールド酸化膜52が選択的に形成されており、そのフ
ィールド酸化膜52が形成されない基板表面の領域には
、ゲート酸化膜53が形成される。このゲート酸化膜5
3上には、ゲート電極54が形成され、このゲート電極
54及びフィールド酸化膜52とセルファラインで基板
表面に、不純物拡散領域55.56が形成される。ここ
で、不純物拡散領域55は、nゝ型の高濃度とされ、不
純物拡散領域56は抵抗素子として用いるためにn−型
の低濃度とされる。このような導入する不純物の打ち分
けは、図示の如きレジストマスク57を用いて行われる
。
優れる構造を育している。第9図は、セルファラインに
よる低ドーズ領域の形成工程を説明する図である。p型
のシリコン基板51の表面には、厚い酸化膜からなるフ
ィールド酸化膜52が選択的に形成されており、そのフ
ィールド酸化膜52が形成されない基板表面の領域には
、ゲート酸化膜53が形成される。このゲート酸化膜5
3上には、ゲート電極54が形成され、このゲート電極
54及びフィールド酸化膜52とセルファラインで基板
表面に、不純物拡散領域55.56が形成される。ここ
で、不純物拡散領域55は、nゝ型の高濃度とされ、不
純物拡散領域56は抵抗素子として用いるためにn−型
の低濃度とされる。このような導入する不純物の打ち分
けは、図示の如きレジストマスク57を用いて行われる
。
高抵抗化のためのイオン注入によって、n−型の不純物
拡散領域56は、アクセストランジスタとフリップフロ
ップの間の抵抗素子として機能し、メモリセルの縮小化
やセルレシオの向上等が実現される。
拡散領域56は、アクセストランジスタとフリップフロ
ップの間の抵抗素子として機能し、メモリセルの縮小化
やセルレシオの向上等が実現される。
第8図はマスクずれが生じた場合の図である。
ドライブトランジスタのゲート電極となるポリシリコン
層61.62及びアクセストランジスタのゲート電極(
ワード線)となるポリシリコン層63が共にフィールド
酸化膜のパターン64から距離dだけずれた場合であっ
て、抵抗素子として機能する高抵抗領域650面積は、
全く変化しない。
層61.62及びアクセストランジスタのゲート電極(
ワード線)となるポリシリコン層63が共にフィールド
酸化膜のパターン64から距離dだけずれた場合であっ
て、抵抗素子として機能する高抵抗領域650面積は、
全く変化しない。
このことはゲート電極(ワード線)となるポリシリコン
層及びフィールド酸化膜とセルファラインで高抵抗領域
65を形成する限り、再現性良く高抵抗領域65が得ら
れることを示す。また、マスクずれは、図示の如くX方
向のみに限らず、Y方向であっても同様であり、Y方向
に多少のマスクずれが生じた場合であっても、その高抵
抗領域65の面積が変化するようなことはない。
層及びフィールド酸化膜とセルファラインで高抵抗領域
65を形成する限り、再現性良く高抵抗領域65が得ら
れることを示す。また、マスクずれは、図示の如くX方
向のみに限らず、Y方向であっても同様であり、Y方向
に多少のマスクずれが生じた場合であっても、その高抵
抗領域65の面積が変化するようなことはない。
なお、アクセストランジスタとフリップフロップ間に抵
抗素子を形成する方法としては、低濃度と高濃度の打ち
分けをするものとして説明したが、これに限定されず、
他の手段を用いることも可能である。
抗素子を形成する方法としては、低濃度と高濃度の打ち
分けをするものとして説明したが、これに限定されず、
他の手段を用いることも可能である。
本発明の半導体メモリは、アクセストランジスタとフリ
ップフロップ間に抵抗素子が配されるため、その抵抗素
子によりメモリセルレシオを改善することができ、リー
ド時のデータ保持能力を高くすることができる。また、
本発明ではアクセストランジスタの閾値電圧を下げなが
ら、メモリセルレシオを高くすることができ、その結果
、最低動作電源電圧が下がり、同時にソフトエラー耐性
も向上する。また、本発明の半導体メモリは、抵抗素子
によってメモリセルレシオが向上することから、アクセ
ストランジスタの電流駆動能力をドライブトランジスタ
に対して小さめに設定する必要性が低くなり、その結果
、メモリセルのサイズを縮小化できることになる。さら
に、抵抗素子により、メモリセルでの消費電流も下げる
ことができる。
ップフロップ間に抵抗素子が配されるため、その抵抗素
子によりメモリセルレシオを改善することができ、リー
ド時のデータ保持能力を高くすることができる。また、
本発明ではアクセストランジスタの閾値電圧を下げなが
ら、メモリセルレシオを高くすることができ、その結果
、最低動作電源電圧が下がり、同時にソフトエラー耐性
も向上する。また、本発明の半導体メモリは、抵抗素子
によってメモリセルレシオが向上することから、アクセ
ストランジスタの電流駆動能力をドライブトランジスタ
に対して小さめに設定する必要性が低くなり、その結果
、メモリセルのサイズを縮小化できることになる。さら
に、抵抗素子により、メモリセルでの消費電流も下げる
ことができる。
第1図は本発明の半導体メモリの一例のメモリセルの回
路図、第2図は本発明の半導体メモリの一例のメモリセ
ルのレイアウト、第3図は本発明の半導体メモリの一例
の要部回路図、第4図は本発明の半導体メモリの一例の
メモリセルのインバーターの入出力特性を示す図、第5
図は本発明にかかるメモリセルの最低動作電源電圧対抵
抗値の特性を示す図、第6図は本発明にかかるメモリセ
ルのベータ比対抵抗値の特性を示す図、第7図は本発明
にかかるメモリセルのメモリセル電流対抵抗値の特性を
示す図、第8図は本発明の半導体メモリの一例において
マスクずれが生じた場合の配線の位置を示す図、第9図
は本発明の半導体メモリの製造工程の一部を説明するた
めの断面図、第1O図は従来の半導体メモリの一例のメ
モリセルの回路図、第11図は従来の半導体メモリの一
例のレイアウトである。 11.12.13.14−nMO3)ランジスタ15.
16.17.18・・・抵抗素子特許出願人 ソ
ニー株式会社 代理人弁理士 小泡 晃 (他2名) 第1図 第4図 撓J陀4典 括抗−磯 第6図 橙抗逼 第8図
路図、第2図は本発明の半導体メモリの一例のメモリセ
ルのレイアウト、第3図は本発明の半導体メモリの一例
の要部回路図、第4図は本発明の半導体メモリの一例の
メモリセルのインバーターの入出力特性を示す図、第5
図は本発明にかかるメモリセルの最低動作電源電圧対抵
抗値の特性を示す図、第6図は本発明にかかるメモリセ
ルのベータ比対抵抗値の特性を示す図、第7図は本発明
にかかるメモリセルのメモリセル電流対抵抗値の特性を
示す図、第8図は本発明の半導体メモリの一例において
マスクずれが生じた場合の配線の位置を示す図、第9図
は本発明の半導体メモリの製造工程の一部を説明するた
めの断面図、第1O図は従来の半導体メモリの一例のメ
モリセルの回路図、第11図は従来の半導体メモリの一
例のレイアウトである。 11.12.13.14−nMO3)ランジスタ15.
16.17.18・・・抵抗素子特許出願人 ソ
ニー株式会社 代理人弁理士 小泡 晃 (他2名) 第1図 第4図 撓J陀4典 括抗−磯 第6図 橙抗逼 第8図
Claims (3)
- (1)一対のインバーターからなるフリップフロップと
一対のアクセストランジスタよりなるメモリセルが構成
された半導体メモリにおいて、 前記フリップフロップと前記アクセストランジスタとの
間に抵抗素子を配したことを特徴とする半導体メモリ。 - (2)前記抵抗素子が不純物拡散領域からなることを特
徴とする請求項1記載の半導体メモリ。 - (3)前記フリップフロップと前記アクセストランジス
タは、それぞれMOSトランジスタを用いて構成され、
前記抵抗素子は該MOSトランジスタのゲートとセルフ
ァラインで導入された不純物により形成されてなること
を特徴とする請求項1記載の半導体メモリ。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2320673A JP2936704B2 (ja) | 1990-11-27 | 1990-11-27 | 半導体メモリ |
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