JPH03181166A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH03181166A
JPH03181166A JP1321791A JP32179189A JPH03181166A JP H03181166 A JPH03181166 A JP H03181166A JP 1321791 A JP1321791 A JP 1321791A JP 32179189 A JP32179189 A JP 32179189A JP H03181166 A JPH03181166 A JP H03181166A
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transistor
transistors
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drain
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JP1321791A
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Kiyoto Watabe
毅代登 渡部
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体記憶装置に係り、特に、ソフトエラー
耐量の高いメモリセルを備えたスタティンク型の半導体
記憶装置に関する。
〔従来の技術〕
第5図は、この種の半導体記憶装置の第1従来例が゛備
えるメモリセルの構成を示す回路図である。
図において、Q+ 、QlはN型のトランスファ・トラ
ンジスタ、Ql、QaはN型のドライバ・トランジスタ
、Qs 、QhはP型のロード・トランジスタである。
B、Uば列方向および行方向に配列された複数のメモリ
セルを列方向に貫通するビット線対であり、Bはビット
線、iは相補的ビット線である。Wは複数のメモリセル
を行方向に貫通するワード線である。Q、はピント線B
に設けられた負荷用のトランジスタ、Ql。は相補的ビ
ット線πに設けられた負荷用のトランジスタであり、こ
れらのドレインは電源ラインV ccに接続される一方
、ゲートは基準電圧源V、に接続されている。
そして、トランスファ・トランジスタQIのドレインは
ビット線Bに、また、トランスファ・トランジスタQt
のドレインは相補的ビット線百に対してそれぞれ接続さ
れており、これらのトランスファ・トランジスタQ+ 
、Qzのゲートはワード線Wに対して共通に接続されて
いる。
また、トランスファ・トランジスタQ、のソースと、ド
ライバ・トランジスタQ、のドレインと、ロード・トラ
ンジスタQ、のドレインとは互いに第1の共通節点aで
接続されている。さらに、トランスファ・トランジスタ
Q!のソースと、ドライバ・トランジスタQ4のドレイ
ンと、ロード・トランジスタQ、のドレインとは第2の
共通節点すで接続されている。そして、ドライバ・トラ
ンジスタQ4およびロード・トランジスタQbの各ゲー
トは第3の共通節点Cで接続される一方、ドライバ・ト
ランジスタQ、およびロード・トランジスタQ、の各ゲ
ートは第4の共通節点dで接続されている。
一方、ロード・トランジスタQs 、Qaの各ソースは
電源ラインVCCに接続されており、ドライバ・トラン
ジスタQs 、 QaそれぞれのソースはグランドV。
に接続されている。
そして、上述した第1および第3の共通節点a。
Cは抵抗R5を介して接続される一方、第2および第4
の共通節点す、dは抵抗R2を介して互いに接続されて
いる。
次に、上記m威のメモリセルを備えた半導体記憶装置の
動作について説明する。
メモリセルには、(1)ストア、(ff)読み出し、(
I[l)書き込みの三つの動作状態がある。
N)ストア状態では、ワード線wがrL、レベルに設定
され、トランスファ・トランジス50口Q、がOFF状
態となる。したがって、メモリセルの動作は、ドライバ
・トランジスタQ3およびロード・トランジスタQSか
らなる第1インバータと、ドライバ・トランジスタQ、
およびロード・トランジスタQ、からなる第2インバー
タとで構成されたフリ7ブフロ7プの動作として説明さ
れることになる。
第6図は、共通節点dを人力、共通節点aを出力とする
第1インバータの伝達曲線αと、共通節点Cを人力、共
通節点すを出力とする第2インバータの伝達曲線βとを
示している。そして、同図においては、伝達曲線αと伝
達曲線βとの交点A。
Bが安定点である。そこで、動作点がAにあればデータ
’IJストアに対応し、動作点がBにあればデータ’O
Jストアに対応する。
(n)次に、データの読み出し状態を説明する。
今、仮にデータ「0」にストアされているとする。そこ
で、読み出し時にはワード線Wが’HJレベルに設定さ
れ、トランスファ・トランジスタQ+ 、QzはON状
態となる。すると、ビット線Bに設けられた負荷トラン
ジスタQ、がトランスファ・トランジスタQ、を介して
前記第1インバータに接続されるので、その伝達曲線α
はシフトすることになり、第6図に示す伝達曲線α、の
ようになる。また、伝達曲線βも同様にシフトし、第6
図に示す伝達曲線β1のようになる。即ち、伝達曲線α
1についてみれば、このとき、データ「0」をストアす
るためにドライバ・トランジスタQ、が放電していたと
しても、共通節点aの電位は、当初(伝達曲線α)のr
 L Jレベルよりも若干高くなる。そのため、ドライ
バ・トランジスタQ4が若干導通することになり、’H
Jレベルになっている共通節点すのレベルも若干低下す
る。
(III)次に、データの書き込み状態を説明する。
例えば、初期状態として、共通節点aが’HJレベル、
共通節点すが’LJレベルになっているとする。このデ
ータを反転させるには、トランスファ・トランジスタQ
+ 、QzをON状態とし、書き込みドライバ(図示せ
ず)を用いてビット線Bを強制的に’LJレベルにする
とともに、相補的ビット線百を強制的に’HJレベルに
する。する′と、共通節点aの電位は、’Hsレベルか
らトランスファ・トランジスタQ、とロード・トランジ
スタQ、との0Njl(抗比で決まる’LJレベルに反
転する。一方、レベル変化した共通節点aの電位は、抵
抗R3とドライバ・トランジスタQ4およびロード・ト
ランジスタQ、それぞれのゲート容量との積で定まる時
定数に応じて第2インバータ側に伝達される。これによ
り、ドライバ・トランジスタQ4がOFF状態、また、
ロード・トランジスタQhがON状態にそれぞれ変化し
、共通節点すの電位が’LJレベルから’HJレベルに
上昇する。このようにしてフリップフロップの反転書き
込みが終了する。
引き続き、上記構成のメモリセルにおいて発生するソフ
トエラーについて説明する。
ソフトエラーは、上記トランジスタQ、〜Q。
のうち、OFF状態となったトランジスタのドレインで
起こりやすい0例えば、共通節点aの電位が’LJレベ
ル、共通節点すの電位がrH,レベルでストアされてい
る場合、ソフトエラーはトランジスタQa 、Qsで発
生しやすい、今、仮にα線あるいは他の荷電粒子がQa
(Qりのドレインに入射したとすると、入射したイオン
は大量の電子正孔対を発生させることになる。特に、ド
レイン近傍の空乏層では電子・正孔が分離されることに
なるので、共通節点b (a)の電位が一時的に低(高
)くなる、そして、このときの共通節点b (a)の電
位は、抵抗Rx(R+)と、トランジスタQs 、 Q
s  (Qa 、 Qh )の各ゲート容量とで定まる
時定数に応じて共通節点d (c)に伝達される。一方
、ON状態になっているトランジスタQ!(Qs)は、
前述した共通節点b (a)の電位が低下(上昇)する
のを抑制しようとする。
しかし、共通節点d (c)に伝達された電位低下(上
昇)幅が大きい場合、即ち、上述した時定数が小さい場
合には、フリップフロップが反転してしまい、ソフトエ
ラーを生じる。
ここで、第7図はソフトエラーによるフリップフロップ
の反転現象を示す説明図である。そして、同図(a)は
、抵抗R1(R1)と、トランジスタQs 、□ QS
  (Qa 、 Qb )それぞれのゲート容量との積
で定まる時定数が小さいために、共通節点d (c)に
伝達された電位低下(上昇)幅がトランジスタQ3(Q
a)の抑制作用よりも大きくなり、フリップフロップが
反転した状態を示している。また、同図(b)は、上記
時定数が大きいために、トランジスタQ3 (Qりの抑
制作用の方が勝り、結果としてフリップフロップが反転
しなかった状態を示している。
したがって、以上説明した第5図で示す第1従来例にお
いては、抵抗R1(R1)の値を大きく設定して共通節
点d (c)の電位変動を抑えることにより、ソフトエ
ラー耐量を高くしている。
ところで、このような半導体記憶装置の第2および第3
従来例として、第8図ないし第11図の回路図でそれぞ
れ示すように、メモリセルに含まれるフリップフロップ
、即ち、ドライバ・トランジスタQ、およびロード・ト
ランジスタQ、からなる第1インバータと、ドライバ・
トランジスタQ4およびロード・トランジスタQ、から
なる第2インバータとが交差接続するドレインとゲート
との間、即ち、共通節点a、c問およびす、  d間そ
れぞれに、抵抗に代わる平面型トランジスタを挿入した
構成のものが提案されている。なお、これらの第8図な
いし第11図において、第1従来例を示す第5図と互い
に同一もしくは相当する部分には同一符号を付し、ここ
での詳しい説明は省略する。
まず、第8図で示す第2従来例においては、メモリセル
における第1および第3の共通節点a。
C間にN型の平面型トランジスタQ7を挿入する一方、
第2および第4の共通節点す、  d間にN型の平面型
トランジスタQ、を挿入している。なお、第9図で示す
ように、N型の平面型トランジスタQt、Q、ではなく
、P型の平面型トランジスタQ、、、Q、、を用いてメ
モリセルを構成してもよい。
そして、これらの平面型トランジスタQ? 、Q*(Q
st、Q□)それぞれのゲートは、ワード線W(相補的
ワードiW)に対して共通に接続されている。
そして、この第2従来例では、平面型トランジスタQ?
 、Q*  (Qst、Q□)のしきい値を適宜設定す
れば、ストア状態におけるワードvAW(相補的ワード
線W)が’L:J  (’HJ)レベルとされたときの
平面型トランジスタQw 、Q*  (Qst。
Q@1)が高抵抗となり、OFF状態となっているトラ
ンジスタのドレインにα線などが入射することによる共
通節点d (c)の電位変動を抑制できる。また、ワ 
)’&lW (W) が「HJ  (’LJ )レベル
とされた読み出し時や書き込み時における応答時間が早
くなる結果、過渡応答の向上が図れる。
次に、第10図(第11図)で示す第3従来例は、共通
節点a、c問およびす、 d間それぞれに、通常のしき
い値電圧とされたN型〈P型)の平面型トランジスタQ
 q t 、 Q s t (Q t s 、 Q *
 x )を挿入することによってメモリセルを構成した
ものであり、これらの平面型トランジスタQqz、  
Qsz (Qff3+  Qas)のゲートは電源ライ
ンVccに接続されている。したがって、この第3従来
例においては、平面型トランジスタQ t x 、 Q
 s t (Q q x 、 Q s 3 )の抵抗値
が一定に維持されることになるので、読み出し時や書き
込み時における過渡応答の向上は期待できないが、ソフ
トエラー耐量の高い半導体記憶装置を実現することはで
きる。なお、この第3従来例では、平面型トランジスタ
Q?z、 Qst (Qff:l+ Qss)のしきい
値調整用マスクが不要であり、ゲートアレイなどに適す
るという利点がある。
〔発明が解決しようとする課題〕
しかしながら、フリップフロップの交差接続するドレイ
ンとゲートとの間に抵抗を挿入した構成のメモリセルを
備えた第1従来例では、抵抗を作成する工程が必要とな
るので、製造工程が煩雑となるばかりか、読み出し時や
書き込み時における応答時間が遅くなるという不都合が
あった。また、抵抗に代わる平面型トランジスタを挿入
した第2および第3従来例においては、第1従来例の不
都合を解消することが可能な反面、集積度の低下を招く
という不都合が生じてしまうことになっていた。
本発明は、このような不都合に鑑みて創案されたもので
あって、ソフトエラー耐量が高く、読み出し時や書き込
み時における過渡応答を改善するとともに、高集積化を
図ることが可能な半導体記憶装置を提供することを目的
としている。
〔課題を解決するための手段〕
この発明に係る半導体記憶装置は、メモリセルに含まれ
るフリ7プフロツプの交差接続するドレインおよびゲー
ト間それぞれに、基板電位が独立に設定される第7の積
層型トランジスタおよび第8の積層型トランジスタを挿
入したことを特徴とするものである。
〔作用〕
上記構成によれば、積層型トランジスタそれぞれのゲー
ト電圧を適宜に設定することにより、フリフプフロップ
の交差接続されたドレインとゲートとの間に高抵抗を実
現し、ソフトエラー耐量を高くすることができる。また
、これらの積層型トランジスタのゲート電圧を読み出し
時や書き込み時にのみ適宜に設定すれば、ドレインとゲ
ートとの間の抵抗が低下して過渡応答の向上が図れるこ
とになる。さらに、これらの積層型トランジスタをフリ
ップフロツブの上側に積層した状態で形成することから
、集積度の大幅な向上が図れることもなる。
〔実施例〕
以下、この発明の実施例を図面に基づいて説明する。
1m虻拠 第1図は本発明の第1実施例に係る半導体記憶装置の備
えるメモリセルの構成を示す回路図であり、第2図はそ
の実現状態を示すレイアウト図である。なお、この実施
例に係るメモリセルの構成は、抵抗もしくは平面型トラ
ンジスタに代わる積層型トランジスタを設けた以外、前
述した従来例と基本的に異ならないので、第1図および
第2図において第5図ないし第11図と互いに同一もし
くは相当する部分については同一符号を付し、ここでの
詳しい説明は省略する。
第1図に示すように、この第1実施例における第1の共
通節点aと第3の共通節点Cとの間には基板電位が独立
に設定される第7のN型とされた積層型トランジスタQ
、が挿入される一方、第2の共i1節点すと第4の共1
lffi点dとの間には基板電位が独立に設定される第
8のN型とされた積層型トランジスタQs4が挿入され
ている。そして、第2図に示すように、この第7の積層
型トランジスタQ?4は第5のロード・トランジスタQ
Sおよび第6のロード・トランジスタQ6の上側に積層
した状態で形成され、また、第8の積層型トランジスタ
Q□は第3のドライブ・トランジスタQ。
および第4のドライブ・トランジスタQ4の上側に積層
した状態で形成されている。
即ち、積層型トランジスタQ?、、Q、を用いてメモリ
セルの構成した場合に必要となるスペースは、第2およ
び第3従来例で示した平面型トランジスタを用いた場合
よりも大幅に少なくて済むことになり、これらのトラン
ジスタQ?4.Q□の基板電位を独立して設定するため
の配線パターンを形成する分だけとなる。なお、第2図
における符号eは、基板電位をとるためのコンタクトホ
ールを示している。
また、このとき、第3図(a)に示すように、積層型ト
ランジスタQ ? a * Q g aそれぞれのポリ
シリコン膜lの厚みがソース・ドレイン2の拡散深さよ
りも厚ければ容易に基板コンタクトをとることができる
が、第3図(b)に示すように、ポリシリコン膜lの厚
みの方がソース・ドレイン2の拡散深さよりも薄い場合
にはゲート3直下のポリシリコン膜1をゲート3の幅方
向に沿って引き出したうえで基板コンタクトをとる必要
がある。なお、この第3図(a) 、 (b)における
符号4は絶縁酸化膜であり、5は基板である。
そして、これらの積層型トランジスタQ’14. Q、
4のしきい値は、他のN型とされた第1ないし第4のト
ランジスタQ+ 、Qz 、Qs 、Qsのしきい値よ
りも低く設定されており、積層型トランジスタQ、、、
Q、、それぞれのゲートはワード1wに対して共通に接
続されている。
ところで、このようにして形成された積層型トランジス
タQ ? 4 、  Q @ 4のしきい値電圧Vいは
、Vい””VFl+2ψ1 +12 as qNa (2ψl +Vms )/Ct
で表されることになる。なお、ここで、■□はフラット
バンド電圧、ψ、はフェルミレベルと真性フェルミレベ
ルとの差、ε、は基板の誘電率、qは電荷、N、は基板
の不純物濃度、Voは基板電位、C,はゲート電極と基
板との間の絶縁容量である。そこで、この式からは、基
板電位v0を変化させると、積層型トランジスタQ’r
a、 Q□のしきい値電圧Vいが変化することが判る。
即ち、積層型トランジスタQ〒at Q10がN型の場
合には、基板電位V□を高くすることによってしきい値
電圧Vthが低くなるが、これらがP型の場合には、基
板電位V。を低くすることによってしきい値電圧■いが
低くなることは明らかである。
なお、以上の説明においては、積層型トランジスタQ 
74 、  Q @ aのゲートをワードvAWに対し
て共通に接続するものとしているが、例えば、このとき
、これらのトランジスタQ?4.Q□のゲートを電源ラ
インVccに固定し、基板電位vmsをワード線Wと共
通にしてもよい。
次に、この第1実施例に係るメモリセルを備え半導体記
憶装置の動作について説明する。
(1)ストア状態では、ワード線Wが’LJレベルに設
定されることから、第7および第8の積層型トランジス
タQ’ra、 Q□は非導通になる。ただし、これらの
積層型トランジスタQ? 、Qsのしきい値電圧は低く
設定されているので、トランジスタQ□(Q□)には若
干のドレイン電流が流れることになり、その電流値はト
ランジスタQ、。
QS  (Q4.Q& 〉の各ゲートリーク電流よりも
十分に大きな値となる。したがって、この状態において
は、積層型トランジスタ07a、 Q□が高抵抗として
作用することになり、第5図に示した従来例と同様、○
FFa’Jbiになっているトランジスタのドレインに
α線などが入射することによる共通節点d (c)の電
位変動が抑制される結果、ソフトエラー耐量を高くする
ことができる。
(II)次に、データの読み出し状態においては、ワー
ド線Wが’HJレベルに設定されるから、積層型トラン
ジスタQ、、、Q、、は○N状態になり、その抵抗は著
しく低下することになる。ところが、この読み出し時に
は、第1および第2の共通節点a、bの電位がビット線
対B、πに伝えられるだけであるから、積層型トランジ
スタQ□、Q、4の抵抗値の減少が読み出し動作に与え
る影響はほとんどない。
(III)さらに、データの書き込み状態では、前記読
み出し状態と同様に、ワード1wがrH,レベルに設定
されるから、積層型トランジスタQ74゜Q14の抵抗
は著しく低下している0例えば、初期状態として、第1
の共通節点aがr HJレベル、また、第2の共通節点
すが’LJレベルになっているとする。このデータを書
き換えるためには、トランスファ・トランジスタQ+ 
、QtをON状態とし、書き込みドライバ(図示せず)
を用いてピッ)!Bを強制的に’LJレベルにする。す
ると、共通節点aは、トランスファ・トランジスタQ1
およびロード・トランジスタQ、のON抵抗比で定まる
電位にまで低下する。そこで、この共通節点aの電位変
化は、ON状態になっている積層型トランジスタQta
のON抵抗と、ドライバ・トランジスタQ#、Q、の各
ゲート容量との積で定まる時定数に応して第3の共通節
点C側に伝達される。このとき、積層型トランジスタQ
、4のON抵抗が小さいことから、前記時定数も小さく
なる結果、共通節点aの電位変化は速やかに伝達される
。その結果、ドライバ・トランジスタQ#がOFF状態
になり、共通節点すの電位が「LJレベルから’HJレ
ベルに上昇し、フリップフロップの反転動作が短時間の
うちに行われる。
このように、この第1実施例によれば、メモリセルに含
まれるフリップフロップ、即ち、ドライバ・トランジス
タQ、およびロード・トランジスタQ、からなる第1イ
ンバータと、ドライバ・トランジスタQ4およびロード
・トランジスタQ&からなる第2インバータとが交差接
続するドレインとゲートとの間、即ち、第1および第3
の共通節点a、c間と、第2および第4の共通節点す。
6間とに、iMN型トランジスタQ□、Q□を挿入した
から、高集積化を実現するとともに、ソフトエラー耐量
の高い半導体記憶装置を容易に実現することができる。
また、これらの積層型トランジスタQ、、、Q、、それ
ぞれのゲートをワードMWに対して共通に接続したから
、従来例と比較して読み出し時や書き込み時における過
渡応答の向上が図れることになる。
蚤1大豊班 ところで、第1実施例においては、第7および第8の積
層型トランジスタQ□、Q□がN型であるものとしてい
るが、これに限定されるものではなく、第4図に示すよ
うに、P型とされた積層型トランジスタQ?S、Q□を
用いてメモリセルを構成してもよい。そして、このとき
、トランスファ・トランジスタQ、、Q!をもP型とす
れば、ワード線Wの論理を逆にした相補的ワード線Wを
共用して接続することができる。但し、積層型トランジ
スタQ、、、Q、Sのしきい値電圧は他のP型トランジ
スタQs 、Q6よりも低く設定しておかねばならず、
例えば、基板電位vmsをグランドVHと接続する必要
がある。このような第2実施例によっても、前述した第
1実施例の場合と同様の効果を得ることができる。
さらにこのとき、すべてのトランジスタを積層型として
形威し、これらの活性領域を互いに酸化膜等で分離すれ
ば、MO3素子特有のラッチアップ(サイリスク作用)
現象が抑制されるので、ソフトエラーだけでなく、重粒
子による一過性の誤動作(シングルイベント)に対して
も有効な素子が実現できることになる。
〔発明の効果〕
以上説明したように、この発明に係る半導体記憶装置に
おいては、メモリセルに含まれるフリップフロップの交
差接続するドレインおよびゲート間それぞれに、基板電
位が独立に設定される第7の積層型トランジスタおよび
第8の積層型トランジスタを挿入するとともに、第7お
よび第8の積層型トランジスタそれぞれのゲートをワー
ド線に対して共通に接続している。そこで、積層型トラ
ンジスタそれぞれのゲート電圧を適宜に設定することに
より、フリツブフロツブの交差接続されたドレインとゲ
ートとの間で高抵抗を実現し、ソフトエラー耐量を高く
することができる。
また、これらの積層型トランジスタのゲート電圧を読み
出し時や書き込み時にのみ適宜に設定すれば、ドレイン
とゲートとの間の抵抗が低下することになり、過渡応答
の向上を図ることできる。
さらにまた、これらの積層型トランジスタをフリップフ
ロップの上側に積層した状態で形成することから、集積
度の大幅な向上が図れるという効果も得られる。
【図面の簡単な説明】
第1図ないし第4図は本発明の実施例に係り、第1図は
第1実施例に係る半導体記憶装置のメモリセルの構成を
示す回路図、第2図はその実現状態を示すレイアウト図
、第3図(a) 、 (b)は積層型トランジスタの構
造を簡略化して示す断面図であり、第4図は第2実施例
に係る半導体記憶装置のメモリセルの構成を示した回路
図である。 また、第5図ないし第11図は従来例に係り、第5図は
第1従来例としての半導体記憶装置のメモリセルの構成
を示す回路図、第6図はその直流特性を示す説明図、第
7図(a) 、 (b)はそのソフトエラーを示す説明
図であり、第8図および第9図は第2従来例としての半
導体記憶装置のメモリセルの構成を示す回路図、第10
図および第11図は第3従来例としての半導体記憶装置
のメモリセルの構成を示す回路図である。 図における符号Q、、Q、はトランスファ・トランジス
タ、Qs 、  Qaはドライバ・トランジスタ、Qs
 、Qhはロード・トランジスタ、Q74゜Q□(Qw
s、  Qas)は積層型トランジスタ、B。 百はビット線、W、Wはワード線、a、b、c。 dは共通節点である。 なお、図中の同一符号は、互いに同一もしくは相当する
部分を示している。

Claims (1)

    【特許請求の範囲】
  1. (1)複数のメモリセルを列方向および行方向にそれぞ
    れ配列して構成され、 前記各メモリセルは、第1および第2のトランスファ・
    トランジスタと、第3および第4のドライバ・トランジ
    スタと、第5および第6のロード・トランジスタとを含
    み、 前記第1および第2のトランスファ・トランジスタの各
    ドレインは、前記各メモリセルを列方向に貫通するビッ
    ト線に対してそれぞれ個別に接続され、 前記第1および第2のトランスファ・トランジスタの各
    ゲートは、前記各メモリセルを行方向に貫通するワード
    線に対して共通に接続され、前記第1のトランスファ・
    トランジスタのソースと、第3のドライバ・トランジス
    タのドレインと、第5のロード・トランジスタのドレイ
    ンとは第1の共通節点で、また、前記第2のトランスフ
    ァ・トランジスタのソースと、第4のドライバ・トラン
    ジスタのドレインと、第6のロード・トランジスタのド
    レインとは第2の共通節点でそれぞれ接続され、 前記第4のドライバ・トランジスタおよび前記第6のロ
    ード・トランジスタの各ゲートは第3の共通節点で、ま
    た、前記第3のドライバ・トランジスタおよび前記第5
    のロード・トランジスタの各ゲートは第4の共通節点で
    それぞれ接続された半導体記憶装置において、 前記第1および第3の共通節点間と前記第2および第4
    の共通節点間とのそれぞれに、基板電位が独立に設定さ
    れる第7の積層型トランジスタおよび第8の積層型トラ
    ンジスタを挿入したことを特徴とする半導体記憶装置。
JP1321791A 1989-12-11 1989-12-11 半導体記憶装置 Pending JPH03181166A (ja)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003060087A (ja) * 2001-08-10 2003-02-28 Mitsubishi Electric Corp 半導体記憶装置

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