JPH03181166A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体記憶装置に係り、特に、ソフトエラー
耐量の高いメモリセルを備えたスタティンク型の半導体
記憶装置に関する。

〔従来の技術〕

第５図は、この種の半導体記憶装置の第１従来例が゛備
えるメモリセルの構成を示す回路図である。

図において、Ｑ＋　、ＱｌはＮ型のトランスファ・トラ
ンジスタ、Ｑｌ、ＱａはＮ型のドライバ・トランジスタ
、Ｑｓ　、ＱｈはＰ型のロード・トランジスタである。

Ｂ、Ｕば列方向および行方向に配列された複数のメモリ
セルを列方向に貫通するビット線対であり、Ｂはビット
線、ｉは相補的ビット線である。Ｗは複数のメモリセル
を行方向に貫通するワード線である。Ｑ、はピント線Ｂ
に設けられた負荷用のトランジスタ、Ｑｌ。は相補的ビ
ット線πに設けられた負荷用のトランジスタであり、こ
れらのドレインは電源ラインＶ　ｃｃに接続される一方
、ゲートは基準電圧源Ｖ、に接続されている。

そして、トランスファ・トランジスタＱＩのドレインは
ビット線Ｂに、また、トランスファ・トランジスタＱｔ
のドレインは相補的ビット線百に対してそれぞれ接続さ
れており、これらのトランスファ・トランジスタＱ＋　
、Ｑｚのゲートはワード線Ｗに対して共通に接続されて
いる。

また、トランスファ・トランジスタＱ、のソースと、ド
ライバ・トランジスタＱ、のドレインと、ロード・トラ
ンジスタＱ、のドレインとは互いに第１の共通節点ａで
接続されている。さらに、トランスファ・トランジスタ
Ｑ！のソースと、ドライバ・トランジスタＱ４のドレイ
ンと、ロード・トランジスタＱ、のドレインとは第２の
共通節点すで接続されている。そして、ドライバ・トラ
ンジスタＱ４およびロード・トランジスタＱｂの各ゲー
トは第３の共通節点Ｃで接続される一方、ドライバ・ト
ランジスタＱ、およびロード・トランジスタＱ、の各ゲ
ートは第４の共通節点ｄで接続されている。

一方、ロード・トランジスタＱｓ　、Ｑａの各ソースは
電源ラインＶＣＣに接続されており、ドライバ・トラン
ジスタＱｓ　、　ＱａそれぞれのソースはグランドＶ。

に接続されている。

そして、上述した第１および第３の共通節点ａ。

Ｃは抵抗Ｒ５を介して接続される一方、第２および第４
の共通節点す、ｄは抵抗Ｒ２を介して互いに接続されて
いる。

次に、上記ｍ威のメモリセルを備えた半導体記憶装置の
動作について説明する。

メモリセルには、（１）ストア、（ｆｆ）読み出し、（
Ｉ［ｌ）書き込みの三つの動作状態がある。

Ｎ）ストア状態では、ワード線ｗがｒＬ、レベルに設定
され、トランスファ・トランジス５０口Ｑ、がＯＦＦ状
態となる。したがって、メモリセルの動作は、ドライバ
・トランジスタＱ３およびロード・トランジスタＱＳか
らなる第１インバータと、ドライバ・トランジスタＱ、
およびロード・トランジスタＱ、からなる第２インバー
タとで構成されたフリ７ブフロ７プの動作として説明さ
れることになる。

第６図は、共通節点ｄを人力、共通節点ａを出力とする
第１インバータの伝達曲線αと、共通節点Ｃを人力、共
通節点すを出力とする第２インバータの伝達曲線βとを
示している。そして、同図においては、伝達曲線αと伝
達曲線βとの交点Ａ。

Ｂが安定点である。そこで、動作点がＡにあればデータ
’ＩＪストアに対応し、動作点がＢにあればデータ’Ｏ
Ｊストアに対応する。

（ｎ）次に、データの読み出し状態を説明する。

今、仮にデータ「０」にストアされているとする。そこ
で、読み出し時にはワード線Ｗが’ＨＪレベルに設定さ
れ、トランスファ・トランジスタＱ＋　、ＱｚはＯＮ状
態となる。すると、ビット線Ｂに設けられた負荷トラン
ジスタＱ、がトランスファ・トランジスタＱ、を介して
前記第１インバータに接続されるので、その伝達曲線α
はシフトすることになり、第６図に示す伝達曲線α、の
ようになる。また、伝達曲線βも同様にシフトし、第６
図に示す伝達曲線β１のようになる。即ち、伝達曲線α
１についてみれば、このとき、データ「０」をストアす
るためにドライバ・トランジスタＱ、が放電していたと
しても、共通節点ａの電位は、当初（伝達曲線α）のｒ
　Ｌ　Ｊレベルよりも若干高くなる。そのため、ドライ
バ・トランジスタＱ４が若干導通することになり、’Ｈ
Ｊレベルになっている共通節点すのレベルも若干低下す
る。

（ＩＩＩ）次に、データの書き込み状態を説明する。

例えば、初期状態として、共通節点ａが’ＨＪレベル、
共通節点すが’ＬＪレベルになっているとする。このデ
ータを反転させるには、トランスファ・トランジスタＱ
＋　、ＱｚをＯＮ状態とし、書き込みドライバ（図示せ
ず）を用いてビット線Ｂを強制的に’ＬＪレベルにする
とともに、相補的ビット線百を強制的に’ＨＪレベルに
する。する′と、共通節点ａの電位は、’Ｈｓレベルか
らトランスファ・トランジスタＱ、とロード・トランジ
スタＱ、との０Ｎｊｌ（抗比で決まる’ＬＪレベルに反
転する。一方、レベル変化した共通節点ａの電位は、抵
抗Ｒ３とドライバ・トランジスタＱ４およびロード・ト
ランジスタＱ、それぞれのゲート容量との積で定まる時
定数に応じて第２インバータ側に伝達される。これによ
り、ドライバ・トランジスタＱ４がＯＦＦ状態、また、
ロード・トランジスタＱｈがＯＮ状態にそれぞれ変化し
、共通節点すの電位が’ＬＪレベルから’ＨＪレベルに
上昇する。このようにしてフリップフロップの反転書き
込みが終了する。

引き続き、上記構成のメモリセルにおいて発生するソフ
トエラーについて説明する。

ソフトエラーは、上記トランジスタＱ、〜Ｑ。

のうち、ＯＦＦ状態となったトランジスタのドレインで
起こりやすい０例えば、共通節点ａの電位が’ＬＪレベ
ル、共通節点すの電位がｒＨ，レベルでストアされてい
る場合、ソフトエラーはトランジスタＱａ　、Ｑｓで発
生しやすい、今、仮にα線あるいは他の荷電粒子がＱａ
（Ｑりのドレインに入射したとすると、入射したイオン
は大量の電子正孔対を発生させることになる。特に、ド
レイン近傍の空乏層では電子・正孔が分離されることに
なるので、共通節点ｂ　（ａ）の電位が一時的に低（高
）くなる、そして、このときの共通節点ｂ　（ａ）の電
位は、抵抗Ｒｘ（Ｒ＋）と、トランジスタＱｓ　、　Ｑ
ｓ　　（Ｑａ　、　Ｑｈ　）の各ゲート容量とで定まる
時定数に応じて共通節点ｄ　（ｃ）に伝達される。一方
、ＯＮ状態になっているトランジスタＱ！（Ｑｓ）は、
前述した共通節点ｂ　（ａ）の電位が低下（上昇）する
のを抑制しようとする。

しかし、共通節点ｄ　（ｃ）に伝達された電位低下（上
昇）幅が大きい場合、即ち、上述した時定数が小さい場
合には、フリップフロップが反転してしまい、ソフトエ
ラーを生じる。

ここで、第７図はソフトエラーによるフリップフロップ
の反転現象を示す説明図である。そして、同図（ａ）は
、抵抗Ｒ１（Ｒ１）と、トランジスタＱｓ　、□　ＱＳ
　　（Ｑａ　、　Ｑｂ　）それぞれのゲート容量との積
で定まる時定数が小さいために、共通節点ｄ　（ｃ）に
伝達された電位低下（上昇）幅がトランジスタＱ３（Ｑ
ａ）の抑制作用よりも大きくなり、フリップフロップが
反転した状態を示している。また、同図（ｂ）は、上記
時定数が大きいために、トランジスタＱ３　（Ｑりの抑
制作用の方が勝り、結果としてフリップフロップが反転
しなかった状態を示している。

したがって、以上説明した第５図で示す第１従来例にお
いては、抵抗Ｒ１（Ｒ１）の値を大きく設定して共通節
点ｄ　（ｃ）の電位変動を抑えることにより、ソフトエ
ラー耐量を高くしている。

ところで、このような半導体記憶装置の第２および第３
従来例として、第８図ないし第１１図の回路図でそれぞ
れ示すように、メモリセルに含まれるフリップフロップ
、即ち、ドライバ・トランジスタＱ、およびロード・ト
ランジスタＱ、からなる第１インバータと、ドライバ・
トランジスタＱ４およびロード・トランジスタＱ、から
なる第２インバータとが交差接続するドレインとゲート
との間、即ち、共通節点ａ、ｃ問およびす、　　ｄ間そ
れぞれに、抵抗に代わる平面型トランジスタを挿入した
構成のものが提案されている。なお、これらの第８図な
いし第１１図において、第１従来例を示す第５図と互い
に同一もしくは相当する部分には同一符号を付し、ここ
での詳しい説明は省略する。

まず、第８図で示す第２従来例においては、メモリセル
における第１および第３の共通節点ａ。

Ｃ間にＮ型の平面型トランジスタＱ７を挿入する一方、
第２および第４の共通節点す、　　ｄ間にＮ型の平面型
トランジスタＱ、を挿入している。なお、第９図で示す
ように、Ｎ型の平面型トランジスタＱｔ、Ｑ、ではなく
、Ｐ型の平面型トランジスタＱ、、、Ｑ、、を用いてメ
モリセルを構成してもよい。

そして、これらの平面型トランジスタＱ？　、Ｑ＊（Ｑ
ｓｔ、Ｑ□）それぞれのゲートは、ワード線Ｗ（相補的
ワードｉＷ）に対して共通に接続されている。

そして、この第２従来例では、平面型トランジスタＱ？
　、Ｑ＊　　（Ｑｓｔ、Ｑ□）のしきい値を適宜設定す
れば、ストア状態におけるワードｖＡＷ（相補的ワード
線Ｗ）が’Ｌ：Ｊ　　（’ＨＪ）レベルとされたときの
平面型トランジスタＱｗ　、Ｑ＊　　（Ｑｓｔ。

Ｑ＠１）が高抵抗となり、ＯＦＦ状態となっているトラ
ンジスタのドレインにα線などが入射することによる共
通節点ｄ　（ｃ）の電位変動を抑制できる。また、ワ　
）’＆ｌＷ　（Ｗ）　が「ＨＪ　　（’ＬＪ　）レベル
とされた読み出し時や書き込み時における応答時間が早
くなる結果、過渡応答の向上が図れる。

次に、第１０図（第１１図）で示す第３従来例は、共通
節点ａ、ｃ問およびす、　ｄ間それぞれに、通常のしき
い値電圧とされたＮ型〈Ｐ型）の平面型トランジスタＱ
　ｑ　ｔ　、　Ｑ　ｓ　ｔ　（Ｑ　ｔ　ｓ　、　Ｑ　＊
　ｘ　）を挿入することによってメモリセルを構成した
ものであり、これらの平面型トランジスタＱｑｚ、　　
Ｑｓｚ　（Ｑｆｆ３＋　　Ｑａｓ）のゲートは電源ライ
ンＶｃｃに接続されている。したがって、この第３従来
例においては、平面型トランジスタＱ　ｔ　ｘ　、　Ｑ
　ｓ　ｔ　（Ｑ　ｑ　ｘ　、　Ｑ　ｓ　３　）の抵抗値
が一定に維持されることになるので、読み出し時や書き
込み時における過渡応答の向上は期待できないが、ソフ
トエラー耐量の高い半導体記憶装置を実現することはで
きる。なお、この第３従来例では、平面型トランジスタ
Ｑ？ｚ、　Ｑｓｔ　（Ｑｆｆ：ｌ＋　Ｑｓｓ）のしきい
値調整用マスクが不要であり、ゲートアレイなどに適す
るという利点がある。

〔発明が解決しようとする課題〕

しかしながら、フリップフロップの交差接続するドレイ
ンとゲートとの間に抵抗を挿入した構成のメモリセルを
備えた第１従来例では、抵抗を作成する工程が必要とな
るので、製造工程が煩雑となるばかりか、読み出し時や
書き込み時における応答時間が遅くなるという不都合が
あった。また、抵抗に代わる平面型トランジスタを挿入
した第２および第３従来例においては、第１従来例の不
都合を解消することが可能な反面、集積度の低下を招く
という不都合が生じてしまうことになっていた。

本発明は、このような不都合に鑑みて創案されたもので
あって、ソフトエラー耐量が高く、読み出し時や書き込
み時における過渡応答を改善するとともに、高集積化を
図ることが可能な半導体記憶装置を提供することを目的
としている。

〔課題を解決するための手段〕

この発明に係る半導体記憶装置は、メモリセルに含まれ
るフリ７プフロツプの交差接続するドレインおよびゲー
ト間それぞれに、基板電位が独立に設定される第７の積
層型トランジスタおよび第８の積層型トランジスタを挿
入したことを特徴とするものである。

〔作用〕

上記構成によれば、積層型トランジスタそれぞれのゲー
ト電圧を適宜に設定することにより、フリフプフロップ
の交差接続されたドレインとゲートとの間に高抵抗を実
現し、ソフトエラー耐量を高くすることができる。また
、これらの積層型トランジスタのゲート電圧を読み出し
時や書き込み時にのみ適宜に設定すれば、ドレインとゲ
ートとの間の抵抗が低下して過渡応答の向上が図れるこ
とになる。さらに、これらの積層型トランジスタをフリ
ップフロツブの上側に積層した状態で形成することから
、集積度の大幅な向上が図れることもなる。

〔実施例〕

以下、この発明の実施例を図面に基づいて説明する。

１ｍ虻拠 第１図は本発明の第１実施例に係る半導体記憶装置の備
えるメモリセルの構成を示す回路図であり、第２図はそ
の実現状態を示すレイアウト図である。なお、この実施
例に係るメモリセルの構成は、抵抗もしくは平面型トラ
ンジスタに代わる積層型トランジスタを設けた以外、前
述した従来例と基本的に異ならないので、第１図および
第２図において第５図ないし第１１図と互いに同一もし
くは相当する部分については同一符号を付し、ここでの
詳しい説明は省略する。

第１図に示すように、この第１実施例における第１の共
通節点ａと第３の共通節点Ｃとの間には基板電位が独立
に設定される第７のＮ型とされた積層型トランジスタＱ
、が挿入される一方、第２の共ｉ１節点すと第４の共１
ｌｆｆｉ点ｄとの間には基板電位が独立に設定される第
８のＮ型とされた積層型トランジスタＱｓ４が挿入され
ている。そして、第２図に示すように、この第７の積層
型トランジスタＱ？４は第５のロード・トランジスタＱ
Ｓおよび第６のロード・トランジスタＱ６の上側に積層
した状態で形成され、また、第８の積層型トランジスタ
Ｑ□は第３のドライブ・トランジスタＱ。

および第４のドライブ・トランジスタＱ４の上側に積層
した状態で形成されている。

即ち、積層型トランジスタＱ？、、Ｑ、を用いてメモリ
セルの構成した場合に必要となるスペースは、第２およ
び第３従来例で示した平面型トランジスタを用いた場合
よりも大幅に少なくて済むことになり、これらのトラン
ジスタＱ？４．Ｑ□の基板電位を独立して設定するため
の配線パターンを形成する分だけとなる。なお、第２図
における符号ｅは、基板電位をとるためのコンタクトホ
ールを示している。

また、このとき、第３図（ａ）に示すように、積層型ト
ランジスタＱ　？　ａ　＊　Ｑ　ｇ　ａそれぞれのポリ
シリコン膜ｌの厚みがソース・ドレイン２の拡散深さよ
りも厚ければ容易に基板コンタクトをとることができる
が、第３図（ｂ）に示すように、ポリシリコン膜ｌの厚
みの方がソース・ドレイン２の拡散深さよりも薄い場合
にはゲート３直下のポリシリコン膜１をゲート３の幅方
向に沿って引き出したうえで基板コンタクトをとる必要
がある。なお、この第３図（ａ）　、　（ｂ）における
符号４は絶縁酸化膜であり、５は基板である。

そして、これらの積層型トランジスタＱ’１４．　Ｑ、
４のしきい値は、他のＮ型とされた第１ないし第４のト
ランジスタＱ＋　、Ｑｚ　、Ｑｓ　、Ｑｓのしきい値よ
りも低く設定されており、積層型トランジスタＱ、、、
Ｑ、、それぞれのゲートはワード１ｗに対して共通に接
続されている。

ところで、このようにして形成された積層型トランジス
タＱ　？　４　、　　Ｑ　＠　４のしきい値電圧Ｖいは
、Ｖい””ＶＦｌ＋２ψ１ ＋１２　ａｓ　ｑＮａ　（２ψｌ　＋Ｖｍｓ　）／Ｃｔ
で表されることになる。なお、ここで、■□はフラット
バンド電圧、ψ、はフェルミレベルと真性フェルミレベ
ルとの差、ε、は基板の誘電率、ｑは電荷、Ｎ、は基板
の不純物濃度、Ｖｏは基板電位、Ｃ，はゲート電極と基
板との間の絶縁容量である。そこで、この式からは、基
板電位ｖ０を変化させると、積層型トランジスタＱ’ｒ
ａ、　Ｑ□のしきい値電圧Ｖいが変化することが判る。

即ち、積層型トランジスタＱ〒ａｔ　Ｑ１０がＮ型の場
合には、基板電位Ｖ□を高くすることによってしきい値
電圧Ｖｔｈが低くなるが、これらがＰ型の場合には、基
板電位Ｖ。を低くすることによってしきい値電圧■いが
低くなることは明らかである。

なお、以上の説明においては、積層型トランジスタＱ　
７４　、　　Ｑ　＠　ａのゲートをワードｖＡＷに対し
て共通に接続するものとしているが、例えば、このとき
、これらのトランジスタＱ？４．Ｑ□のゲートを電源ラ
インＶｃｃに固定し、基板電位ｖｍｓをワード線Ｗと共
通にしてもよい。

次に、この第１実施例に係るメモリセルを備え半導体記
憶装置の動作について説明する。

（１）ストア状態では、ワード線Ｗが’ＬＪレベルに設
定されることから、第７および第８の積層型トランジス
タＱ’ｒａ、　Ｑ□は非導通になる。ただし、これらの
積層型トランジスタＱ？　、Ｑｓのしきい値電圧は低く
設定されているので、トランジスタＱ□（Ｑ□）には若
干のドレイン電流が流れることになり、その電流値はト
ランジスタＱ、。

ＱＳ　　（Ｑ４．Ｑ＆　〉の各ゲートリーク電流よりも
十分に大きな値となる。したがって、この状態において
は、積層型トランジスタ０７ａ、　Ｑ□が高抵抗として
作用することになり、第５図に示した従来例と同様、○
ＦＦａ’Ｊｂｉになっているトランジスタのドレインに
α線などが入射することによる共通節点ｄ　（ｃ）の電
位変動が抑制される結果、ソフトエラー耐量を高くする
ことができる。

（ＩＩ）次に、データの読み出し状態においては、ワー
ド線Ｗが’ＨＪレベルに設定されるから、積層型トラン
ジスタＱ、、、Ｑ、、は○Ｎ状態になり、その抵抗は著
しく低下することになる。ところが、この読み出し時に
は、第１および第２の共通節点ａ、ｂの電位がビット線
対Ｂ、πに伝えられるだけであるから、積層型トランジ
スタＱ□、Ｑ、４の抵抗値の減少が読み出し動作に与え
る影響はほとんどない。

（ＩＩＩ）さらに、データの書き込み状態では、前記読
み出し状態と同様に、ワード１ｗがｒＨ，レベルに設定
されるから、積層型トランジスタＱ７４゜Ｑ１４の抵抗
は著しく低下している０例えば、初期状態として、第１
の共通節点ａがｒ　ＨＪレベル、また、第２の共通節点
すが’ＬＪレベルになっているとする。このデータを書
き換えるためには、トランスファ・トランジスタＱ＋　
、ＱｔをＯＮ状態とし、書き込みドライバ（図示せず）
を用いてピッ）！Ｂを強制的に’ＬＪレベルにする。す
ると、共通節点ａは、トランスファ・トランジスタＱ１
およびロード・トランジスタＱ、のＯＮ抵抗比で定まる
電位にまで低下する。そこで、この共通節点ａの電位変
化は、ＯＮ状態になっている積層型トランジスタＱｔａ
のＯＮ抵抗と、ドライバ・トランジスタＱ＃、Ｑ、の各
ゲート容量との積で定まる時定数に応して第３の共通節
点Ｃ側に伝達される。このとき、積層型トランジスタＱ
、４のＯＮ抵抗が小さいことから、前記時定数も小さく
なる結果、共通節点ａの電位変化は速やかに伝達される
。その結果、ドライバ・トランジスタＱ＃がＯＦＦ状態
になり、共通節点すの電位が「ＬＪレベルから’ＨＪレ
ベルに上昇し、フリップフロップの反転動作が短時間の
うちに行われる。

このように、この第１実施例によれば、メモリセルに含
まれるフリップフロップ、即ち、ドライバ・トランジス
タＱ、およびロード・トランジスタＱ、からなる第１イ
ンバータと、ドライバ・トランジスタＱ４およびロード
・トランジスタＱ＆からなる第２インバータとが交差接
続するドレインとゲートとの間、即ち、第１および第３
の共通節点ａ、ｃ間と、第２および第４の共通節点す。

６間とに、ｉＭＮ型トランジスタＱ□、Ｑ□を挿入した
から、高集積化を実現するとともに、ソフトエラー耐量
の高い半導体記憶装置を容易に実現することができる。

また、これらの積層型トランジスタＱ、、、Ｑ、、それ
ぞれのゲートをワードＭＷに対して共通に接続したから
、従来例と比較して読み出し時や書き込み時における過
渡応答の向上が図れることになる。

蚤１大豊班 ところで、第１実施例においては、第７および第８の積
層型トランジスタＱ□、Ｑ□がＮ型であるものとしてい
るが、これに限定されるものではなく、第４図に示すよ
うに、Ｐ型とされた積層型トランジスタＱ？Ｓ、Ｑ□を
用いてメモリセルを構成してもよい。そして、このとき
、トランスファ・トランジスタＱ、、Ｑ！をもＰ型とす
れば、ワード線Ｗの論理を逆にした相補的ワード線Ｗを
共用して接続することができる。但し、積層型トランジ
スタＱ、、、Ｑ、Ｓのしきい値電圧は他のＰ型トランジ
スタＱｓ　、Ｑ６よりも低く設定しておかねばならず、
例えば、基板電位ｖｍｓをグランドＶＨと接続する必要
がある。このような第２実施例によっても、前述した第
１実施例の場合と同様の効果を得ることができる。

さらにこのとき、すべてのトランジスタを積層型として
形威し、これらの活性領域を互いに酸化膜等で分離すれ
ば、ＭＯ３素子特有のラッチアップ（サイリスク作用）
現象が抑制されるので、ソフトエラーだけでなく、重粒
子による一過性の誤動作（シングルイベント）に対して
も有効な素子が実現できることになる。

〔発明の効果〕

以上説明したように、この発明に係る半導体記憶装置に
おいては、メモリセルに含まれるフリップフロップの交
差接続するドレインおよびゲート間それぞれに、基板電
位が独立に設定される第７の積層型トランジスタおよび
第８の積層型トランジスタを挿入するとともに、第７お
よび第８の積層型トランジスタそれぞれのゲートをワー
ド線に対して共通に接続している。そこで、積層型トラ
ンジスタそれぞれのゲート電圧を適宜に設定することに
より、フリツブフロツブの交差接続されたドレインとゲ
ートとの間で高抵抗を実現し、ソフトエラー耐量を高く
することができる。

また、これらの積層型トランジスタのゲート電圧を読み
出し時や書き込み時にのみ適宜に設定すれば、ドレイン
とゲートとの間の抵抗が低下することになり、過渡応答
の向上を図ることできる。

さらにまた、これらの積層型トランジスタをフリップフ
ロップの上側に積層した状態で形成することから、集積
度の大幅な向上が図れるという効果も得られる。

【図面の簡単な説明】

第１図ないし第４図は本発明の実施例に係り、第１図は
第１実施例に係る半導体記憶装置のメモリセルの構成を
示す回路図、第２図はその実現状態を示すレイアウト図
、第３図（ａ）　、　（ｂ）は積層型トランジスタの構
造を簡略化して示す断面図であり、第４図は第２実施例
に係る半導体記憶装置のメモリセルの構成を示した回路
図である。 また、第５図ないし第１１図は従来例に係り、第５図は
第１従来例としての半導体記憶装置のメモリセルの構成
を示す回路図、第６図はその直流特性を示す説明図、第
７図（ａ）　、　（ｂ）はそのソフトエラーを示す説明
図であり、第８図および第９図は第２従来例としての半
導体記憶装置のメモリセルの構成を示す回路図、第１０
図および第１１図は第３従来例としての半導体記憶装置
のメモリセルの構成を示す回路図である。 図における符号Ｑ、、Ｑ、はトランスファ・トランジス
タ、Ｑｓ　、　　Ｑａはドライバ・トランジスタ、Ｑｓ
　、Ｑｈはロード・トランジスタ、Ｑ７４゜Ｑ□（Ｑｗ
ｓ、　　Ｑａｓ）は積層型トランジスタ、Ｂ。 百はビット線、Ｗ、Ｗはワード線、ａ、ｂ、ｃ。 ｄは共通節点である。 なお、図中の同一符号は、互いに同一もしくは相当する
部分を示している。

Claims (1)

【特許請求の範囲】
1. （１）複数のメモリセルを列方向および行方向にそれぞ
   れ配列して構成され、 前記各メモリセルは、第１および第２のトランスファ・
   トランジスタと、第３および第４のドライバ・トランジ
   スタと、第５および第６のロード・トランジスタとを含
   み、 前記第１および第２のトランスファ・トランジスタの各
   ドレインは、前記各メモリセルを列方向に貫通するビッ
   ト線に対してそれぞれ個別に接続され、 前記第１および第２のトランスファ・トランジスタの各
   ゲートは、前記各メモリセルを行方向に貫通するワード
   線に対して共通に接続され、前記第１のトランスファ・
   トランジスタのソースと、第３のドライバ・トランジス
   タのドレインと、第５のロード・トランジスタのドレイ
   ンとは第１の共通節点で、また、前記第２のトランスフ
   ァ・トランジスタのソースと、第４のドライバ・トラン
   ジスタのドレインと、第６のロード・トランジスタのド
   レインとは第２の共通節点でそれぞれ接続され、 前記第４のドライバ・トランジスタおよび前記第６のロ
   ード・トランジスタの各ゲートは第３の共通節点で、ま
   た、前記第３のドライバ・トランジスタおよび前記第５
   のロード・トランジスタの各ゲートは第４の共通節点で
   それぞれ接続された半導体記憶装置において、 前記第１および第３の共通節点間と前記第２および第４
   の共通節点間とのそれぞれに、基板電位が独立に設定さ
   れる第７の積層型トランジスタおよび第８の積層型トラ
   ンジスタを挿入したことを特徴とする半導体記憶装置。