JPH06291282A - 半導体メモリセル - Google Patents
半導体メモリセルInfo
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- JPH06291282A JPH06291282A JP5075978A JP7597893A JPH06291282A JP H06291282 A JPH06291282 A JP H06291282A JP 5075978 A JP5075978 A JP 5075978A JP 7597893 A JP7597893 A JP 7597893A JP H06291282 A JPH06291282 A JP H06291282A
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
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Abstract
(57)【要約】
【目的】アルファ線に対する耐性が強く、かつ読出し速
度の優れたスタティックランダクアクセスメモリのメモ
リセルを実現する。 【構成】フリップフロップ回路の２つの駆動ＭＩＳＦＥ
Ｔ（Ｔ１、Ｔ２）および書込み経路の伝達ＭＩＳＦＥＴ
は、半導体基板上に少なくとも１つの絶縁膜を介した膜
にソース、ドレイン、チャネル部を形成したものとす
る。さらに、チャネル部を形成したものとする。さら
に、読出し経路には別のＭＩＳＦＥＴ群（Ｑ１、Ｑ３）
を設ける。読出し時にはＴ３をオンさせ、書込み時には
Ｑ３をオンさせる。
度の優れたスタティックランダクアクセスメモリのメモ
リセルを実現する。 【構成】フリップフロップ回路の２つの駆動ＭＩＳＦＥ
Ｔ（Ｔ１、Ｔ２）および書込み経路の伝達ＭＩＳＦＥＴ
は、半導体基板上に少なくとも１つの絶縁膜を介した膜
にソース、ドレイン、チャネル部を形成したものとす
る。さらに、チャネル部を形成したものとする。さら
に、読出し経路には別のＭＩＳＦＥＴ群（Ｑ１、Ｑ３）
を設ける。読出し時にはＴ３をオンさせ、書込み時には
Ｑ３をオンさせる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリセルに関
し、特に、スタティックランダムアクセスモメリのメモ
リセルに関する。
し、特に、スタティックランダムアクセスモメリのメモ
リセルに関する。
【０００２】
【従来の技術】従来のシリコンＬＳＩにおいて、フリッ
プフロップ回路を交差接続することによって記憶動作を
行うスタティックランダムアクセスメモリ（Ｓｔａｔｉ
ｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、略し
てＳＲＡＭ）のメモリセルは、その２つの記憶ノード
に、シリコン基板内に不純物を拡散した領域が含まれて
いる。この不純物拡散領域は、ＭＩＳＦＥＴのソースあ
るいはドレインとなっている（このようにソース、ドレ
インがシリコン基板内に不純物を拡散した領域からなる
ＭＩＳＦＥＴを以後「基板内ＭＩＳＦＥＴ」と記す）。
この基板内ＭＩＳＦＥＴのゲート電極は、シリコン基板
上に１０〜数１０ｎｍ程度の膜厚の酸化シリコン膜を介
して配置されている。
プフロップ回路を交差接続することによって記憶動作を
行うスタティックランダムアクセスメモリ（Ｓｔａｔｉ
ｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、略し
てＳＲＡＭ）のメモリセルは、その２つの記憶ノード
に、シリコン基板内に不純物を拡散した領域が含まれて
いる。この不純物拡散領域は、ＭＩＳＦＥＴのソースあ
るいはドレインとなっている（このようにソース、ドレ
インがシリコン基板内に不純物を拡散した領域からなる
ＭＩＳＦＥＴを以後「基板内ＭＩＳＦＥＴ」と記す）。
この基板内ＭＩＳＦＥＴのゲート電極は、シリコン基板
上に１０〜数１０ｎｍ程度の膜厚の酸化シリコン膜を介
して配置されている。
【０００３】一方、基板内ＭＩＳＦＥＴ以外に、基板上
に１つ以上の絶縁膜を介して多結晶シリコン膜を形成
し、これをソース、ドレインおよびチャネル部として用
いるＭＩＳＦＥＴは、「ＴＦＴ」（シン・フィルム・ト
ランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏ
ｒ））と呼ばれ、これについての研究開発も近年盛んに
行われている。
に１つ以上の絶縁膜を介して多結晶シリコン膜を形成
し、これをソース、ドレインおよびチャネル部として用
いるＭＩＳＦＥＴは、「ＴＦＴ」（シン・フィルム・ト
ランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏ
ｒ））と呼ばれ、これについての研究開発も近年盛んに
行われている。
【０００４】また、ＴＦＴは、ソース、ドレインおよび
チャネル部が多結晶シリコン膜で形成されたものである
のに対し、チャネル部をほぼ単結晶とした薄膜は、ＳＯ
Ｉ（シリコン・オン・インシュレータ（Ｓｉｌｉｃｏｎ
Ｏｎ Ｉｎｓｕｌａｔｏｒ））トランジスタと呼ば
れ、これについての研究開発も近年盛んに行われてい
る。
チャネル部が多結晶シリコン膜で形成されたものである
のに対し、チャネル部をほぼ単結晶とした薄膜は、ＳＯ
Ｉ（シリコン・オン・インシュレータ（Ｓｉｌｉｃｏｎ
Ｏｎ Ｉｎｓｕｌａｔｏｒ））トランジスタと呼ば
れ、これについての研究開発も近年盛んに行われてい
る。
【０００５】ＴＦＴをＳＲＡＭに利用した例としては、
ＰチャネルＴＦＴをメモリセル内のフリップフロップ回
路の２つの負荷素子としているものが報告されている。
ＰチャネルＴＦＴをメモリセル内のフリップフロップ回
路の２つの負荷素子としているものが報告されている。
【０００６】このように、基板内の不純物拡散領域に記
憶ノードを持ち、ＰチャネルＴＦＴを負荷素子として用
いたＳＲＡＭの一例は、特開平１−２０２８５８号公
報、あるいは、特開平１−１６６５５４号公報に見るこ
とができる。
憶ノードを持ち、ＰチャネルＴＦＴを負荷素子として用
いたＳＲＡＭの一例は、特開平１−２０２８５８号公
報、あるいは、特開平１−１６６５５４号公報に見るこ
とができる。
【０００７】この種の従来技術のＳＲＡＭメモリセルの
一例について説明する。
一例について説明する。
【０００８】このメモリセルは、図２４に示すとおり、
駆動Ｎチャネル基板内ＭＩＳＦＥＴＱ５と負荷Ｐチャネ
ルＴＦＴ Ｐ１とからなるインバータと、駆動Ｎチャネ
ル基板内ＭＩＳＦＥＴ Ｑ６と負荷ＰチャネルＴＦＴ
Ｐ２とからなるインバータとを有し、これらのインバー
タの入力部と出力部とを互いに交差接続し、２つの記憶
ノードＮ１、Ｎ２に“Ｈ”または“Ｌ”の相補の電位を
記憶するものである。この記憶情報の読出しや書込みを
行わない時は、ワード線Ｗの電位を接地電位にすること
により２つの伝達Ｎチャネル基板内ＭＩＳＦＥＴ Ｑ
７、Ｑ８をオフ状態にしておく。また、その記憶情報の
読出しや書込みを行うときは、ワード線Ｗの電位を電源
電位まで上昇させ、Ｑ７、Ｑ８をオン状態にし、信号線
Ｄ１Ａ、Ｄ２Ａから、読出しあるいは書込みを行う。な
お、Ｓ１，Ｓ２は寄生的に存在するショットキー接合で
きる。
駆動Ｎチャネル基板内ＭＩＳＦＥＴＱ５と負荷Ｐチャネ
ルＴＦＴ Ｐ１とからなるインバータと、駆動Ｎチャネ
ル基板内ＭＩＳＦＥＴ Ｑ６と負荷ＰチャネルＴＦＴ
Ｐ２とからなるインバータとを有し、これらのインバー
タの入力部と出力部とを互いに交差接続し、２つの記憶
ノードＮ１、Ｎ２に“Ｈ”または“Ｌ”の相補の電位を
記憶するものである。この記憶情報の読出しや書込みを
行わない時は、ワード線Ｗの電位を接地電位にすること
により２つの伝達Ｎチャネル基板内ＭＩＳＦＥＴ Ｑ
７、Ｑ８をオフ状態にしておく。また、その記憶情報の
読出しや書込みを行うときは、ワード線Ｗの電位を電源
電位まで上昇させ、Ｑ７、Ｑ８をオン状態にし、信号線
Ｄ１Ａ、Ｄ２Ａから、読出しあるいは書込みを行う。な
お、Ｓ１，Ｓ２は寄生的に存在するショットキー接合で
きる。
【０００９】図２５は、メモリセルを構成する全ての導
電層を表示した平面図、図２６は図２５のＡ−Ａ線断面
図である。図中、１はＰ型シリコン基板、２はＮ型不純
物拡散領域、３は基板内ＮチャネルＭＩＳＦＥＴのゲー
ト電極となる導電膜、５はＰチャネルＴＦＴのゲート電
極となる導電膜である。電源電位配線（６Ａｂ（Ｖｃ
ｃ））、ＰチャネルＴＦＴのソース、ドレイン６Ａｂお
よびチャネル部（６Ａａ）は、図２８に示すように、同
一の多結晶シリコン膜で構成されている。８は信号線Ｄ
１Ａ、Ｄ２Ａを構成するアルミニウム配線である。ま
た、図において、Ｃを冠した符号は接続孔であり、Ｃ２
３は２と３を、Ｃ２５は２と５を、Ｃ２８は２と８を、
Ｃ３６Ａは３と６Ａｂを、をそれぞれ接続する。
電層を表示した平面図、図２６は図２５のＡ−Ａ線断面
図である。図中、１はＰ型シリコン基板、２はＮ型不純
物拡散領域、３は基板内ＮチャネルＭＩＳＦＥＴのゲー
ト電極となる導電膜、５はＰチャネルＴＦＴのゲート電
極となる導電膜である。電源電位配線（６Ａｂ（Ｖｃ
ｃ））、ＰチャネルＴＦＴのソース、ドレイン６Ａｂお
よびチャネル部（６Ａａ）は、図２８に示すように、同
一の多結晶シリコン膜で構成されている。８は信号線Ｄ
１Ａ、Ｄ２Ａを構成するアルミニウム配線である。ま
た、図において、Ｃを冠した符号は接続孔であり、Ｃ２
３は２と３を、Ｃ２５は２と５を、Ｃ２８は２と８を、
Ｃ３６Ａは３と６Ａｂを、をそれぞれ接続する。
【００１０】また、図２７，２８は図２５をいくつかの
導電層ごとに分割表示したもので、図２７は上記の２お
よび３について、図２８は５、６についてそれぞれ表示
している。なお、図２８において、６Ａａは多結晶シリ
コン膜のうちボロンイオンが注入されていない部分であ
り、これはＰチャネルＴＦＴのチャネル部となる。ま
た、同じく６Ａｂはボロンイオンが注入されている部分
であり、これは電源電位配線６Ａｂ（Ｖｃｃ）およびＰ
チャネルＴＦＴのソース、ドレインとなる。
導電層ごとに分割表示したもので、図２７は上記の２お
よび３について、図２８は５、６についてそれぞれ表示
している。なお、図２８において、６Ａａは多結晶シリ
コン膜のうちボロンイオンが注入されていない部分であ
り、これはＰチャネルＴＦＴのチャネル部となる。ま
た、同じく６Ａｂはボロンイオンが注入されている部分
であり、これは電源電位配線６Ａｂ（Ｖｃｃ）およびＰ
チャネルＴＦＴのソース、ドレインとなる。
【００１１】
【発明が解決しようとする課題】上述した従来のＳＲＡ
Ｍメモリセルは、フリップフロップ回路の中に基板内Ｍ
ＩＳＦＥＴを用いているため、記憶ノード部には基板内
に不純物を拡散した領域が必然的に含まれている。
Ｍメモリセルは、フリップフロップ回路の中に基板内Ｍ
ＩＳＦＥＴを用いているため、記憶ノード部には基板内
に不純物を拡散した領域が必然的に含まれている。
【００１２】一方、ＬＳＩのパッケージ材料やアルミニ
ウム配線材料等に微量に含まれるウラン系列核種は、そ
の崩壊の時にアルファ粒子を発生する。アルファ粒子
は、物質中を通過するとき、その経路に沿って電離現象
を起こす性質がある。
ウム配線材料等に微量に含まれるウラン系列核種は、そ
の崩壊の時にアルファ粒子を発生する。アルファ粒子
は、物質中を通過するとき、その経路に沿って電離現象
を起こす性質がある。
【００１３】上述したように不純物拡散領域を含んだ記
憶ノード部が“Ｈ”状態であるとき、アルファ粒子がこ
の不純物拡散領域を通過すると、アルファ粒子の電離作
用により、この不純物拡散領域やその周囲に電位変動が
発生する。これによって収集された電荷が、ある程度以
上であると“Ｈ”状態の記憶ノード部が“Ｌ”状態に反
転し、したがって記憶情報が破壊される。この現象は、
ＳＲＡＭのソフトエラーの主因であることがわかってい
る。
憶ノード部が“Ｈ”状態であるとき、アルファ粒子がこ
の不純物拡散領域を通過すると、アルファ粒子の電離作
用により、この不純物拡散領域やその周囲に電位変動が
発生する。これによって収集された電荷が、ある程度以
上であると“Ｈ”状態の記憶ノード部が“Ｌ”状態に反
転し、したがって記憶情報が破壊される。この現象は、
ＳＲＡＭのソフトエラーの主因であることがわかってい
る。
【００１４】このようなアルファ粒子によるソフトエラ
ーの問題は、基板内ＭＩＳＦＥＴをフリップフロップに
用いているＳＲＡＭにとっては宿命的なものである。Ｌ
ＳＩ材料の高純度化が進み、それらに含まれるウラン系
列核種、トリウム系列核種の量がごく微量になった今日
においてもなお、上述のソフトエラー現象は、ＳＲＡＭ
実使用上の信頼性において深刻な問題とされている。
ーの問題は、基板内ＭＩＳＦＥＴをフリップフロップに
用いているＳＲＡＭにとっては宿命的なものである。Ｌ
ＳＩ材料の高純度化が進み、それらに含まれるウラン系
列核種、トリウム系列核種の量がごく微量になった今日
においてもなお、上述のソフトエラー現象は、ＳＲＡＭ
実使用上の信頼性において深刻な問題とされている。
【００１５】また、ＴＦＴやＳＯＩトランジスタを駆動
素子に用いてフリップフロップを構成するような技術を
用いれば、記憶ノード部に基板内不純物拡散領域を含ま
ずに済むが、ＴＦＴやＳＯＩトランジスタは、同程度の
サイズの基板内ＭＩＳＦＥＴと比べて十分な電流能力を
持つことができないため、従来の回路構成のままでこれ
らのトランジスタを用いると、メモリセルからの記憶情
報の読出し速度において不利である。
素子に用いてフリップフロップを構成するような技術を
用いれば、記憶ノード部に基板内不純物拡散領域を含ま
ずに済むが、ＴＦＴやＳＯＩトランジスタは、同程度の
サイズの基板内ＭＩＳＦＥＴと比べて十分な電流能力を
持つことができないため、従来の回路構成のままでこれ
らのトランジスタを用いると、メモリセルからの記憶情
報の読出し速度において不利である。
【００１６】
【課題を解決するための手段】本発明の半導体メモリセ
ルは、第１のＭＩＳＦＥＴおよび第１の負荷素子からな
る第１のインバータ回路ならびに第２のＭＩＳＦＥＴお
よび第２の負荷素子からなる第２のインバータのそれぞ
れの入力部が互いに他の出力部に接続されたフリップフ
ロップ回路と、ソース・ドレインの一方が前記第１（ま
たは第２）のインバータ回路の出力部に接続された第３
のＭＩＳＦＥＴと、ゲート電極が前記第２（または第
１）のインバータ回路の出力部に接続された第４のＭＩ
ＳＦＥＴと、ドレインおよびソースがそれぞれ前記第３
のＭＩＳＦＥＴのソース・ドレインの他方および前記第
４のＭＩＳＦＥＴのドレイン接続された第５のＭＩＳＦ
ＥＴと、前記第４のＭＩＳＦＥＴのソースに印加する固
定電位供給手段と、前記第５のＭＩＳＦＥＴのゲート電
極に接続される読出し選択信号線と、前記第３のＭＩＳ
ＦＥＴのゲート電極に接続される書込み選択信号線と、
前記第３のＭＩＳＦＥＴのソース・ドレインの他方に接
続される第１の書込み／読出し信号線とを有し、前記第
１のＭＩＳＦＥＴ，第２のＭＩＳＦＥＴおよび第３のＭ
ＩＦＳＥＴはＴＦＴまたはＳＯＩトランジスタであると
いうものである。
ルは、第１のＭＩＳＦＥＴおよび第１の負荷素子からな
る第１のインバータ回路ならびに第２のＭＩＳＦＥＴお
よび第２の負荷素子からなる第２のインバータのそれぞ
れの入力部が互いに他の出力部に接続されたフリップフ
ロップ回路と、ソース・ドレインの一方が前記第１（ま
たは第２）のインバータ回路の出力部に接続された第３
のＭＩＳＦＥＴと、ゲート電極が前記第２（または第
１）のインバータ回路の出力部に接続された第４のＭＩ
ＳＦＥＴと、ドレインおよびソースがそれぞれ前記第３
のＭＩＳＦＥＴのソース・ドレインの他方および前記第
４のＭＩＳＦＥＴのドレイン接続された第５のＭＩＳＦ
ＥＴと、前記第４のＭＩＳＦＥＴのソースに印加する固
定電位供給手段と、前記第５のＭＩＳＦＥＴのゲート電
極に接続される読出し選択信号線と、前記第３のＭＩＳ
ＦＥＴのゲート電極に接続される書込み選択信号線と、
前記第３のＭＩＳＦＥＴのソース・ドレインの他方に接
続される第１の書込み／読出し信号線とを有し、前記第
１のＭＩＳＦＥＴ，第２のＭＩＳＦＥＴおよび第３のＭ
ＩＦＳＥＴはＴＦＴまたはＳＯＩトランジスタであると
いうものである。
【００１７】
【実施例】図１は本発明の第１の実施例の説明のための
回路図、図２は同じく平面図、図３は図２のＡ−Ａ線断
面図、図４〜図７は図２の一部を分けて示す平面図、図
８（ａ）〜（ｃ）、図９（ａ），（ｂ）は第１の実施例
の製造方法の説明のための工程順断面図である。
回路図、図２は同じく平面図、図３は図２のＡ−Ａ線断
面図、図４〜図７は図２の一部を分けて示す平面図、図
８（ａ）〜（ｃ）、図９（ａ），（ｂ）は第１の実施例
の製造方法の説明のための工程順断面図である。
【００１８】この実施例は、第１のＭＩＳＦＥＴ Ｔ１
および第１の負荷素子Ｒ１からなる第１のインバータ回
路ならびに第２のＭＩＳＦＥＴ Ｔ２および第２の負荷
素子Ｒ２からなる第２のインバータのそれぞれの入力部
が互いに他の出力部に接続されたフリップフロップ回路
と、ソース・ドレインの一方が前述の第１（または第
２）のインバータ回路の出力部に接続された第３のＭＩ
ＳＦＥＴ Ｔ３と、ゲート電極が前述第２（または第
１）のインバータ回路の出力部に接続された第４のＭＩ
ＳＦＥＴ Ｑ１と、ドレインおよびソースがそれぞれ第
３のＭＩＳＦＥＴＴ３のソース・ドレインの他方および
第４のＭＩＳＦＥＴ Ｑ１のドレイン接続された第５の
ＭＩＳＦＥＴ Ｑ３と、第４のＭＩＳＦＥＴ Ｑ１のソ
ースに印加する固定電位供給手段（接地配線ＧＮＤ）
と、第５のＭＩＳＦＥＴ Ｑ３のゲート電極に接続され
る読出し選択信号線Ｗ１と、第３のＭＩＳＦＥＴ Ｔ３
のゲート電極に接続される書込み選択信号線Ｗ２と、第
３のＭＩＳＦＥＴ Ｔ３のソース・ドレインの他方に接
続される第１の書込み／読出し信号線Ｄ１とを有し、第
１のＭＩＳＦＥＴ Ｔ１，第２のＭＩＳＦＥＴ Ｔ２お
よび第３のＭＩＦＳＥＴＴ３はＴＦＴであるというもの
である。
および第１の負荷素子Ｒ１からなる第１のインバータ回
路ならびに第２のＭＩＳＦＥＴ Ｔ２および第２の負荷
素子Ｒ２からなる第２のインバータのそれぞれの入力部
が互いに他の出力部に接続されたフリップフロップ回路
と、ソース・ドレインの一方が前述の第１（または第
２）のインバータ回路の出力部に接続された第３のＭＩ
ＳＦＥＴ Ｔ３と、ゲート電極が前述第２（または第
１）のインバータ回路の出力部に接続された第４のＭＩ
ＳＦＥＴ Ｑ１と、ドレインおよびソースがそれぞれ第
３のＭＩＳＦＥＴＴ３のソース・ドレインの他方および
第４のＭＩＳＦＥＴ Ｑ１のドレイン接続された第５の
ＭＩＳＦＥＴ Ｑ３と、第４のＭＩＳＦＥＴ Ｑ１のソ
ースに印加する固定電位供給手段（接地配線ＧＮＤ）
と、第５のＭＩＳＦＥＴ Ｑ３のゲート電極に接続され
る読出し選択信号線Ｗ１と、第３のＭＩＳＦＥＴ Ｔ３
のゲート電極に接続される書込み選択信号線Ｗ２と、第
３のＭＩＳＦＥＴ Ｔ３のソース・ドレインの他方に接
続される第１の書込み／読出し信号線Ｄ１とを有し、第
１のＭＩＳＦＥＴ Ｔ１，第２のＭＩＳＦＥＴ Ｔ２お
よび第３のＭＩＦＳＥＴＴ３はＴＦＴであるというもの
である。
【００１９】次に、第１の実施例のデバイス構造につい
てその製造工程に沿って説明する。
てその製造工程に沿って説明する。
【００２０】まず、図４、図８（ａ）に示すように、Ｐ
型シリコン基板１（もしくはシリコン基板表面部のＰウ
ェル）の表面に厚さ１００〜１０００ｎｍの素子分離用
の酸化シリコン膜２０を選択的に形成して活性領域を区
画する。Ｐ型シリコン基板（もしくは前述のＰウェル）
のＰ型不純物濃度は１０15〜１０19／ｃｍ3 とする。素
子分離能力を向上させるため酸化シリコン膜２０の直下
部に基板よウェルより不純物濃度の高いチャネルストッ
パを設けてもよい。次に、少なくとも活性領域の表面に
厚さ５〜３０ｎｍのゲート酸化膜２１ａを熱酸化法等に
より形成する。次に、リンをドープした多結晶シリコン
膜等の導電膜を３０〜５００ｎｍの膜厚に堆積した後パ
ターニングを行いゲート電極３を形成する。次に、リン
またはヒ素等のイオンをゲート電極３および酸化シリコ
ン膜２０をマスクにして必要に応じて窒素雰囲気中での
熱処理を８００〜１０００℃で数秒〜数時間行ない、Ｎ
型の不純物拡散領域２を形成する。こうして、第４のＭ
ＩＳＦＥＴ Ｑ１、第５のＭＩＳＦＥＴ Ｑ３が形成さ
れる。第５のＭＩＳＦＥＴ Ｑ３のゲート電極は図４に
示すように、読出し選択信号線Ｗ１を兼ねている。次
に、酸化シリコン膜等の層間絶縁膜２１ｂをＣＶＤ法等
により厚さ１０〜３００ｎｍ堆積させる。続いて、Ｑ１
のソースの不純物拡散領域２に達する接続孔Ｃ２４（図
２、図３、図４）を設け図８（ｂ）、図７に示すよう
に、タングステンシリサイド膜などの導電膜４を形成し
パターニングを行ない接地配線４（ＧＮＤ）とする。
型シリコン基板１（もしくはシリコン基板表面部のＰウ
ェル）の表面に厚さ１００〜１０００ｎｍの素子分離用
の酸化シリコン膜２０を選択的に形成して活性領域を区
画する。Ｐ型シリコン基板（もしくは前述のＰウェル）
のＰ型不純物濃度は１０15〜１０19／ｃｍ3 とする。素
子分離能力を向上させるため酸化シリコン膜２０の直下
部に基板よウェルより不純物濃度の高いチャネルストッ
パを設けてもよい。次に、少なくとも活性領域の表面に
厚さ５〜３０ｎｍのゲート酸化膜２１ａを熱酸化法等に
より形成する。次に、リンをドープした多結晶シリコン
膜等の導電膜を３０〜５００ｎｍの膜厚に堆積した後パ
ターニングを行いゲート電極３を形成する。次に、リン
またはヒ素等のイオンをゲート電極３および酸化シリコ
ン膜２０をマスクにして必要に応じて窒素雰囲気中での
熱処理を８００〜１０００℃で数秒〜数時間行ない、Ｎ
型の不純物拡散領域２を形成する。こうして、第４のＭ
ＩＳＦＥＴ Ｑ１、第５のＭＩＳＦＥＴ Ｑ３が形成さ
れる。第５のＭＩＳＦＥＴ Ｑ３のゲート電極は図４に
示すように、読出し選択信号線Ｗ１を兼ねている。次
に、酸化シリコン膜等の層間絶縁膜２１ｂをＣＶＤ法等
により厚さ１０〜３００ｎｍ堆積させる。続いて、Ｑ１
のソースの不純物拡散領域２に達する接続孔Ｃ２４（図
２、図３、図４）を設け図８（ｂ）、図７に示すよう
に、タングステンシリサイド膜などの導電膜４を形成し
パターニングを行ない接地配線４（ＧＮＤ）とする。
【００２１】次に、図８（ｃ）に示すように、厚さ１０
〜３００ｎｍの酸化シリコン膜などの層間絶縁膜２１ｃ
を堆積し、図４に示す図１のゲート電極３に達する接続
孔Ｃ３５を設けた後、リンをドープした厚さ５０〜５０
０ｎｍのポリシリコン膜等の導電膜を堆積し、パターニ
ングして図５に示すＴ１、Ｔ２およびＴ３のゲート電極
５をそれぞれ形成する。Ｔ３のゲート電極は書込み選択
信号線５（Ｗ２）を兼ねている。次に、厚さ５〜５０ｎ
ｍの酸化シリコン膜２１ｄをＴＦＴ Ｔ１〜Ｔ３のゲー
ト絶縁膜としてＣＶＤ法等で堆積する。
〜３００ｎｍの酸化シリコン膜などの層間絶縁膜２１ｃ
を堆積し、図４に示す図１のゲート電極３に達する接続
孔Ｃ３５を設けた後、リンをドープした厚さ５０〜５０
０ｎｍのポリシリコン膜等の導電膜を堆積し、パターニ
ングして図５に示すＴ１、Ｔ２およびＴ３のゲート電極
５をそれぞれ形成する。Ｔ３のゲート電極は書込み選択
信号線５（Ｗ２）を兼ねている。次に、厚さ５〜５０ｎ
ｍの酸化シリコン膜２１ｄをＴＦＴ Ｔ１〜Ｔ３のゲー
ト絶縁膜としてＣＶＤ法等で堆積する。
【００２２】次に、Ｑ３のソース・ドレインの一方に達
する接続孔Ｃ２６、Ｔ１，Ｔ２のソースを接地配線４
（ＧＮＤ）に接続するための接続孔Ｃ４６、Ｔ１，Ｔ２
のゲート電極５に達する接続孔Ｃ５６を設ける。次に、
図９（ａ）に示すように、シリコン膜６を厚さ３０〜３
００ｎｍ堆積し、ボロン等のＰ型不純物をイオン注入に
よって１０10〜１０14／ｃｍ2 程度導入する。次に、熱
酸化法またはＣＶＤ法によって、図９（ｂ）に示すよう
に、厚さ３〜３０ｎｍ程度の酸化シリコン膜２１ｅを形
成した後、ＴＦＴのソース・ドレイン６ｂを形成するた
め、フォトリソグラフィーによって、Ｔ１，Ｔ２，Ｔ３
のゲート電極５と交差する部分（ＴＦＴのチャネル部６
ａとなる）をフォトレジスト膜で覆いリンイオン等のＮ
型不純物を１０14〜１０17／ｃｍ2 程度イオン注入す
る。その後フォトレジスト膜を除去し、厚さ１０〜３０
０ｎｍの酸化シリコン膜等の層間絶縁膜２１ｆを堆積
し、図５，図６に示すように、Ｔ１のゲート電極５に達
する接続孔Ｃ５７、Ｔ１，Ｔ３のソース・ドレイン（６
ｂ）に達する接続孔Ｃ６７を設けた後多結晶シリコンに
微量の不純物を添加した高電気抵抗のシリコン膜を厚さ
３０〜５００ｎｍ堆積し、フォトリソグラフィーによっ
て、図６に示すように、選択的にリン等の不純物をイオ
ン注入し、電源配線７ｂ（Ｖｃｃ）と負荷抵抗７ａ（Ｒ
１），７ａ（Ｒ２）を形成する。
する接続孔Ｃ２６、Ｔ１，Ｔ２のソースを接地配線４
（ＧＮＤ）に接続するための接続孔Ｃ４６、Ｔ１，Ｔ２
のゲート電極５に達する接続孔Ｃ５６を設ける。次に、
図９（ａ）に示すように、シリコン膜６を厚さ３０〜３
００ｎｍ堆積し、ボロン等のＰ型不純物をイオン注入に
よって１０10〜１０14／ｃｍ2 程度導入する。次に、熱
酸化法またはＣＶＤ法によって、図９（ｂ）に示すよう
に、厚さ３〜３０ｎｍ程度の酸化シリコン膜２１ｅを形
成した後、ＴＦＴのソース・ドレイン６ｂを形成するた
め、フォトリソグラフィーによって、Ｔ１，Ｔ２，Ｔ３
のゲート電極５と交差する部分（ＴＦＴのチャネル部６
ａとなる）をフォトレジスト膜で覆いリンイオン等のＮ
型不純物を１０14〜１０17／ｃｍ2 程度イオン注入す
る。その後フォトレジスト膜を除去し、厚さ１０〜３０
０ｎｍの酸化シリコン膜等の層間絶縁膜２１ｆを堆積
し、図５，図６に示すように、Ｔ１のゲート電極５に達
する接続孔Ｃ５７、Ｔ１，Ｔ３のソース・ドレイン（６
ｂ）に達する接続孔Ｃ６７を設けた後多結晶シリコンに
微量の不純物を添加した高電気抵抗のシリコン膜を厚さ
３０〜５００ｎｍ堆積し、フォトリソグラフィーによっ
て、図６に示すように、選択的にリン等の不純物をイオ
ン注入し、電源配線７ｂ（Ｖｃｃ）と負荷抵抗７ａ（Ｒ
１），７ａ（Ｒ２）を形成する。
【００２３】次に、図２，図３に示すように、厚さ１０
〜３００ｎｍ程度の酸化シリコン膜等の絶縁膜２１ｇを
堆積し、図７に示すように、Ｔ３のソース・ドレインの
一方に達する接続孔Ｃ６８を形成し、アルミニウム配線
８を形成する。
〜３００ｎｍ程度の酸化シリコン膜等の絶縁膜２１ｇを
堆積し、図７に示すように、Ｔ３のソース・ドレインの
一方に達する接続孔Ｃ６８を形成し、アルミニウム配線
８を形成する。
【００２４】次に、図１を参照して、本実施例のメモリ
セルの動作について説明をする。第１，第２のＭＩＳＦ
ＥＴ Ｔ１、Ｔ２は駆動ＮチャネルＴＦＴであり、Ｒ
１、Ｒ２はそれぞれＴ１、Ｔ２の負荷素子となる抵抗素
子である。Ｔ１、Ｒ１からなるインバータとＴ２、Ｒ２
からなるインバータが交差接続されることにより、フリ
ップフロップ回路が構成され、記憶ノードＮ１とＮ２と
に“Ｈ”または“Ｌ”の相補的な電位レベルが記憶され
ている。また、Ｎ１が“Ｈ”でＮ２が“Ｌ”の時、駆動
Ｎチャネル基板内ＭＩＳＦＥＴ（第４のＭＩＳＦＥＴ
Ｑ１）はオフ状態になっており、Ｎ１が“Ｌ”でＮ２が
“Ｈ”の時、Ｑ１はオン状態になっている。なお、本実
施例では、ＬＳＩ製造プロセスを簡略化するためにフリ
ップフロップ回路の負荷素子に抵抗素子を用いている
が、さらにフリップフロップ回路の安定性が必要となる
場合には、ＰチャネルＴＦＴを用いてもよい。
セルの動作について説明をする。第１，第２のＭＩＳＦ
ＥＴ Ｔ１、Ｔ２は駆動ＮチャネルＴＦＴであり、Ｒ
１、Ｒ２はそれぞれＴ１、Ｔ２の負荷素子となる抵抗素
子である。Ｔ１、Ｒ１からなるインバータとＴ２、Ｒ２
からなるインバータが交差接続されることにより、フリ
ップフロップ回路が構成され、記憶ノードＮ１とＮ２と
に“Ｈ”または“Ｌ”の相補的な電位レベルが記憶され
ている。また、Ｎ１が“Ｈ”でＮ２が“Ｌ”の時、駆動
Ｎチャネル基板内ＭＩＳＦＥＴ（第４のＭＩＳＦＥＴ
Ｑ１）はオフ状態になっており、Ｎ１が“Ｌ”でＮ２が
“Ｈ”の時、Ｑ１はオン状態になっている。なお、本実
施例では、ＬＳＩ製造プロセスを簡略化するためにフリ
ップフロップ回路の負荷素子に抵抗素子を用いている
が、さらにフリップフロップ回路の安定性が必要となる
場合には、ＰチャネルＴＦＴを用いてもよい。
【００２５】まず、読出しも書込みも行わないときは、
第１のワード線（読出し選択信号線Ｗ１）、第２のワー
ド線（書込み選択信号線Ｗ２）とも接地電位にしておく
ことにより、伝達Ｎチャネル基板内ＭＩＳＦＥＴ（第５
のＭＩＳＦＥＴ Ｑ３）と、伝達ＮチャネルＴＦＴ（第
３のＭＩＳＦＥＴ Ｔ３）とをオフ状態にしておく。
第１のワード線（読出し選択信号線Ｗ１）、第２のワー
ド線（書込み選択信号線Ｗ２）とも接地電位にしておく
ことにより、伝達Ｎチャネル基板内ＭＩＳＦＥＴ（第５
のＭＩＳＦＥＴ Ｑ３）と、伝達ＮチャネルＴＦＴ（第
３のＭＩＳＦＥＴ Ｔ３）とをオフ状態にしておく。
【００２６】読出し動作は、第１のワード線Ｗ１を電源
電位に上昇させた後、書込み／読出し信号線Ｄ１に表れ
る電気信号を読みとることによって行う。記憶ノードＮ
１が“Ｈ”で記憶ノードＮ２が“Ｌ”の時は、信号線Ｄ
１に読出される信号は“ハイ・インピーダンス”であ
る。Ｎ１が“Ｌ”でＮ２が“Ｈ”の時は、信号線Ｄ１に
読出される信号は“Ｌ”である。
電位に上昇させた後、書込み／読出し信号線Ｄ１に表れ
る電気信号を読みとることによって行う。記憶ノードＮ
１が“Ｈ”で記憶ノードＮ２が“Ｌ”の時は、信号線Ｄ
１に読出される信号は“ハイ・インピーダンス”であ
る。Ｎ１が“Ｌ”でＮ２が“Ｈ”の時は、信号線Ｄ１に
読出される信号は“Ｌ”である。
【００２７】一方、書込み動作は、第２のワード線Ｗ２
を電源電位に上昇させた後、信号線Ｄ１のレベルを強制
的に電源電位または接地電位にすることにより行う。Ｄ
１に電源電位を与えた場合は、Ｎ１が“Ｈ”、Ｎ２が
“Ｌ”となり、Ｄ１に接地電位を与えた場合は、その逆
となる。
を電源電位に上昇させた後、信号線Ｄ１のレベルを強制
的に電源電位または接地電位にすることにより行う。Ｄ
１に電源電位を与えた場合は、Ｎ１が“Ｈ”、Ｎ２が
“Ｌ”となり、Ｄ１に接地電位を与えた場合は、その逆
となる。
【００２８】なお、本発明では、このようにメモリセル
内における記憶情報の読出しの経路と書込みの経路を分
けているが、これは以下の理由による。本実施例におい
て、書込み時と同様にＷ２を電源電位に上昇させること
によってＤ１からの読出しを行うことも可能である。し
かし、フリップフロップ回路の駆動トランジスタは基板
内ＭＩＳＦＥＴに比べて電流能力の低いＴＦＴであるた
め、この経路での読出し動作は、記憶情報の破壊が起こ
りやすい上、高速動作に不利である。そこで、ノードＮ
２の“Ｈ”／“Ｌ”の状態によって、オン／オフの状態
を呈するＮチャネル基板内ＭＩＳＦＥＴ Ｑ１を配置す
る。そして、Ｑ１の状態を伝達トランジスタＱ３を経由
して読出し動作を行う、という構成にすることにより、
基板内に不純物拡散した領域を２つの記憶ノードに含ま
ないという耐アルファ線性と、読出し動作の高速性とを
兼ね備えたメモリセルを実現できるのである。
内における記憶情報の読出しの経路と書込みの経路を分
けているが、これは以下の理由による。本実施例におい
て、書込み時と同様にＷ２を電源電位に上昇させること
によってＤ１からの読出しを行うことも可能である。し
かし、フリップフロップ回路の駆動トランジスタは基板
内ＭＩＳＦＥＴに比べて電流能力の低いＴＦＴであるた
め、この経路での読出し動作は、記憶情報の破壊が起こ
りやすい上、高速動作に不利である。そこで、ノードＮ
２の“Ｈ”／“Ｌ”の状態によって、オン／オフの状態
を呈するＮチャネル基板内ＭＩＳＦＥＴ Ｑ１を配置す
る。そして、Ｑ１の状態を伝達トランジスタＱ３を経由
して読出し動作を行う、という構成にすることにより、
基板内に不純物拡散した領域を２つの記憶ノードに含ま
ないという耐アルファ線性と、読出し動作の高速性とを
兼ね備えたメモリセルを実現できるのである。
【００２９】本実施例と、同程度のセル面積に作成した
従来の技術の項で示したメモリセルとを比較すると、ア
メリシウム−２５２等を用いてアルファ線耐性を測定し
た場合、単位アルファ線照射量当りのソフトエラーの発
生回数は、本実施例の方が１０分の１程度に抑えられ
る。
従来の技術の項で示したメモリセルとを比較すると、ア
メリシウム−２５２等を用いてアルファ線耐性を測定し
た場合、単位アルファ線照射量当りのソフトエラーの発
生回数は、本実施例の方が１０分の１程度に抑えられ
る。
【００３０】なお、本実施例では、Ｔ１、Ｔ２、Ｔ３を
ＴＦＴとしているが、これをＳＯＩトランジスタとして
も同様の効果が得られる。
ＴＦＴとしているが、これをＳＯＩトランジスタとして
も同様の効果が得られる。
【００３１】また、本実施例では、Ｔ１、Ｔ２、Ｔ３、
のゲートとなる膜を、各々のチャネル部となる膜の下方
に形成しているが、メモリセル面積の縮小の目的などか
ら、これらのゲートを、各々のチャネル部となる膜の上
方に形成してもよく、また、チャネル部の下方にゲート
を設けたＴＦＴとチャネル部の上にゲートを設けたＴＦ
ＴとをＴ１、Ｔ２、Ｔ３に配分してもよい。
のゲートとなる膜を、各々のチャネル部となる膜の下方
に形成しているが、メモリセル面積の縮小の目的などか
ら、これらのゲートを、各々のチャネル部となる膜の上
方に形成してもよく、また、チャネル部の下方にゲート
を設けたＴＦＴとチャネル部の上にゲートを設けたＴＦ
ＴとをＴ１、Ｔ２、Ｔ３に配分してもよい。
【００３２】次に、本発明の第２の実施例について説明
する。
する。
【００３３】図１０は本発明の第２の実施例の回路図で
ある。
ある。
【００３４】図１１は第２の実施例の平面図、図１２は
図１１のＡ−Ａ線断面図、図１３〜図１５は図１１を分
けて示す平面図である。
図１１のＡ−Ａ線断面図、図１３〜図１５は図１１を分
けて示す平面図である。
【００３５】この実施例は第１の実施例の、第２のイン
バータ回路の出力部（Ｎ２）および書込み選択信号線Ｗ
２にそれぞれソース・ドレインの一方およびゲート電極
が接続された第６のＭＩＳＦＥＴ Ｔ４を設けそのソー
ス・ドレインの他方に第２の書込み／読出し信号線Ｄ２
を接続し、第１のインバータ回路の出力部（Ｎ１）およ
び接地配線にそれぞれゲート電極およびソースが接続さ
れた第７のＭＩＳＦＥＴ Ｑ２を設け、Ｑ２のドレイ
ン，第２の書込み／読出し信号線Ｄ２および読出し選択
信号線Ｗ１にそれぞれソース・ドレインの一方、ソース
・ドレインの他方およびゲート電極が接続された第８の
ＭＩＳＦＥＴ Ｑ４を設けたものである。Ｔ４は図１４
に示すようにＴ３と同様のＮチャネルＴＦＴであり、Ｑ
２，Ｑ４は図１３に示すように、Ｑ１，Ｑ３と同様のＮ
チャネル基板内ＭＩＳＦＥＴである。なお、図１３の２
本の読出し選択信号線３（Ｗ１）は図示しない適当な個
所で一定ビット毎に短絡されているものとする。
バータ回路の出力部（Ｎ２）および書込み選択信号線Ｗ
２にそれぞれソース・ドレインの一方およびゲート電極
が接続された第６のＭＩＳＦＥＴ Ｔ４を設けそのソー
ス・ドレインの他方に第２の書込み／読出し信号線Ｄ２
を接続し、第１のインバータ回路の出力部（Ｎ１）およ
び接地配線にそれぞれゲート電極およびソースが接続さ
れた第７のＭＩＳＦＥＴ Ｑ２を設け、Ｑ２のドレイ
ン，第２の書込み／読出し信号線Ｄ２および読出し選択
信号線Ｗ１にそれぞれソース・ドレインの一方、ソース
・ドレインの他方およびゲート電極が接続された第８の
ＭＩＳＦＥＴ Ｑ４を設けたものである。Ｔ４は図１４
に示すようにＴ３と同様のＮチャネルＴＦＴであり、Ｑ
２，Ｑ４は図１３に示すように、Ｑ１，Ｑ３と同様のＮ
チャネル基板内ＭＩＳＦＥＴである。なお、図１３の２
本の読出し選択信号線３（Ｗ１）は図示しない適当な個
所で一定ビット毎に短絡されているものとする。
【００３６】次に、本実施例のメモリセルの動作につい
て、説明をする。Ｔ１、Ｔ２、Ｒ１、Ｒ２は実施例１と
同様にフリップフロップ回路を構成し、記憶ノードＮ１
とＮ２とに“Ｈ”または“Ｌ”の相補的な電位レベルが
記憶されている。また、Ｎ１が“Ｈ”でＮ２が“Ｌ”の
時、駆動Ｎチャネル基板内ＭＩＳＦＥＴＱ１はオフ状
態、Ｑ２はオン状態になっており、Ｎ１が“Ｌ”でＮ２
“Ｈ”の時、Ｑ１はオン状態、Ｑ２はオフ状態になって
いる。なお、本実施例において、ＬＳＩ製造プロセスを
簡略化するためにフリップフロップ回路の負荷素子に、
第１の実施例と同様、抵抗素子を用いているが、さらに
フリップフロップ回路の安定性が必要となる場合には、
やはり、負荷素子としてＰチャネルＴＦＴを用いてもよ
い。
て、説明をする。Ｔ１、Ｔ２、Ｒ１、Ｒ２は実施例１と
同様にフリップフロップ回路を構成し、記憶ノードＮ１
とＮ２とに“Ｈ”または“Ｌ”の相補的な電位レベルが
記憶されている。また、Ｎ１が“Ｈ”でＮ２が“Ｌ”の
時、駆動Ｎチャネル基板内ＭＩＳＦＥＴＱ１はオフ状
態、Ｑ２はオン状態になっており、Ｎ１が“Ｌ”でＮ２
“Ｈ”の時、Ｑ１はオン状態、Ｑ２はオフ状態になって
いる。なお、本実施例において、ＬＳＩ製造プロセスを
簡略化するためにフリップフロップ回路の負荷素子に、
第１の実施例と同様、抵抗素子を用いているが、さらに
フリップフロップ回路の安定性が必要となる場合には、
やはり、負荷素子としてＰチャネルＴＦＴを用いてもよ
い。
【００３７】まず、読出しも書込みも行わないときは、
第１のワード線Ｗ１、第２のワード線Ｗ２とも接地電位
にしておくことにより、伝達Ｎチャネル基板内ＭＩＳＦ
ＥＴＱ３，Ｑ４と、伝達ＮチャネルＴＦＴ Ｔ３，Ｔ４
とをオフ状態にしておく。
第１のワード線Ｗ１、第２のワード線Ｗ２とも接地電位
にしておくことにより、伝達Ｎチャネル基板内ＭＩＳＦ
ＥＴＱ３，Ｑ４と、伝達ＮチャネルＴＦＴ Ｔ３，Ｔ４
とをオフ状態にしておく。
【００３８】読出し動作は、第１のワード線Ｗ１を電源
電位に上昇させた後、信号線Ｄ１およびＤ２に表れる相
補の電気信号を読みとることによって行う。記憶ノード
Ｎ１が“Ｈ”で記憶ノードＮ２が“Ｌ”の時は、信号線
Ｄ１、Ｄ２に読出される信号は、それぞれ“ハイ・イン
ピーダンス”、“Ｌ”である。Ｎ１が“Ｌ”でＮ２が
“Ｈ”の時は、信号線Ｄ１、Ｄ２に読出される信号は、
それぞれ“Ｌ”、“ハイ・インピーダンス”である。
電位に上昇させた後、信号線Ｄ１およびＤ２に表れる相
補の電気信号を読みとることによって行う。記憶ノード
Ｎ１が“Ｈ”で記憶ノードＮ２が“Ｌ”の時は、信号線
Ｄ１、Ｄ２に読出される信号は、それぞれ“ハイ・イン
ピーダンス”、“Ｌ”である。Ｎ１が“Ｌ”でＮ２が
“Ｈ”の時は、信号線Ｄ１、Ｄ２に読出される信号は、
それぞれ“Ｌ”、“ハイ・インピーダンス”である。
【００３９】一方、書込み動作は、第２のワード線Ｗ２
を電源電位に上昇させた後、信号線Ｄ１かまたはＤ２の
レベルを強制的に電源電位または接地電位にするか、ま
たは、Ｄ１、Ｄ２に相補の電位を強制的に与えることに
より行う。
を電源電位に上昇させた後、信号線Ｄ１かまたはＤ２の
レベルを強制的に電源電位または接地電位にするか、ま
たは、Ｄ１、Ｄ２に相補の電位を強制的に与えることに
より行う。
【００４０】本実施例のメモリセルは、第１の実施例と
ほぼ同様の方法で製造できる。
ほぼ同様の方法で製造できる。
【００４１】本実施例は、第１の実施例１と同程度のア
ルファ線耐性を持つ。
ルファ線耐性を持つ。
【００４２】なお、本実施例でも、Ｔ１、Ｔ２、Ｔ３を
ＴＦＴとしているが、これをＳＯＩトランジスタとして
も、やはり同様の効果が得られる。
ＴＦＴとしているが、これをＳＯＩトランジスタとして
も、やはり同様の効果が得られる。
【００４３】また、本実施例においても、Ｔ１、Ｔ２、
Ｔ３のゲートとなる膜を、各々のチャネル部となる膜の
下方に形成しているが、メモリセル面積の縮小の目的な
どから、これらのゲートを、各々のチャネル部となる膜
の上方に形成してもよく、また、チャネル部の下方にゲ
ートを設けたＴＦＴとチャネル部の上にゲートを設けた
ＴＦＴとをＴ１、Ｔ２、Ｔ３に配分してもよい。
Ｔ３のゲートとなる膜を、各々のチャネル部となる膜の
下方に形成しているが、メモリセル面積の縮小の目的な
どから、これらのゲートを、各々のチャネル部となる膜
の上方に形成してもよく、また、チャネル部の下方にゲ
ートを設けたＴＦＴとチャネル部の上にゲートを設けた
ＴＦＴとをＴ１、Ｔ２、Ｔ３に配分してもよい。
【００４４】本実施例は第１の実施例にＴ４、Ｑ２、Ｑ
４を追加したものであるが、Ｑ２、Ｑ４を設けなくて
も、書込み動作は全く同様にでき、また、読み出し動作
は信号線Ｄ１から行なうことができる。
４を追加したものであるが、Ｑ２、Ｑ４を設けなくて
も、書込み動作は全く同様にでき、また、読み出し動作
は信号線Ｄ１から行なうことができる。
【００４５】次に、本発明の第３の実施例について説明
する。
する。
【００４６】図１６は本発明の第３の実施例の回路図、
図１７は平面図、図１８は図１７のＡ−Ａ線断面図、図
１９〜図２１は図１７を分けて示す平面図、図２３は第
３の実施例の製造方法の説明のための断面図である。
図１７は平面図、図１８は図１７のＡ−Ａ線断面図、図
１９〜図２１は図１７を分けて示す平面図、図２３は第
３の実施例の製造方法の説明のための断面図である。
【００４７】本実施例は第２の実施例のＴ１〜Ｔ４をＴ
１Ａ〜Ｔ４Ａにしたもので他は同じである。Ｔ１Ａ〜Ｔ
４Ａはゲート電極を上下に持つＮチャネルＴＦＴであ
る。
１Ａ〜Ｔ４Ａにしたもので他は同じである。Ｔ１Ａ〜Ｔ
４Ａはゲート電極を上下に持つＮチャネルＴＦＴであ
る。
【００４８】第１，第２の実施例と同様にしてＴ１Ａ〜
Ｔ４Ａのソース・ドレイン６ｂ、チャネル部６ａを形成
する。次に、２１ｄと同じ厚さの酸化シリコン膜２１ｅ
Ａを形成し、接続孔Ｃ５９，Ｃ６９を設け、リンをドー
プした厚さ５０〜５００ｎｍの多結晶シリコン膜などの
導電膜９を形成し、ゲート電極５、５（Ｗ２）の上でこ
れと同形にパターニングする。次に、絶縁膜２１ｆを堆
積し、接続孔９７を設ける。続いて電源配線７ｂ、抵抗
素子７ａ（Ｒ１），７ａ（Ｒ２）を形成し、絶縁膜２１
ｇを堆積し、接続孔Ｃ６８を形成し、アルミニウム配線
８を形成する。
Ｔ４Ａのソース・ドレイン６ｂ、チャネル部６ａを形成
する。次に、２１ｄと同じ厚さの酸化シリコン膜２１ｅ
Ａを形成し、接続孔Ｃ５９，Ｃ６９を設け、リンをドー
プした厚さ５０〜５００ｎｍの多結晶シリコン膜などの
導電膜９を形成し、ゲート電極５、５（Ｗ２）の上でこ
れと同形にパターニングする。次に、絶縁膜２１ｆを堆
積し、接続孔９７を設ける。続いて電源配線７ｂ、抵抗
素子７ａ（Ｒ１），７ａ（Ｒ２）を形成し、絶縁膜２１
ｇを堆積し、接続孔Ｃ６８を形成し、アルミニウム配線
８を形成する。
【００４９】本実施例の動作は第２の実施例と同じであ
る。
る。
【００５０】本実施例によれば、アメリシウム−２５２
等を用いてアルファ線耐性を測定した場合、単位アルフ
ァ線照射量当りのソフトエラーの発生回数は、第１の実
施例および第２の実施例よりもさらに約２０％抑えられ
る。これは、ゲートを上下両方に設けたＴＦＴは、第１
の実施例および第２の実施例で用いているゲートが１個
のＴＦＴよりも電流駆動能力が大きく、したがって記憶
動作の安定性が向上しているためであると考えられる。
等を用いてアルファ線耐性を測定した場合、単位アルフ
ァ線照射量当りのソフトエラーの発生回数は、第１の実
施例および第２の実施例よりもさらに約２０％抑えられ
る。これは、ゲートを上下両方に設けたＴＦＴは、第１
の実施例および第２の実施例で用いているゲートが１個
のＴＦＴよりも電流駆動能力が大きく、したがって記憶
動作の安定性が向上しているためであると考えられる。
【００５１】
【発明の効果】以上説明したように本発明は、ＳＲＡＭ
メモリセルの記憶ノードに接続されるトランジスタをＴ
ＦＴまたはＳＯＩトランジスタで構成しているので、ア
ルファ粒子を照射したときのソフトエラー頻度を少なく
でき、フリップフロップ回路の内容に応じてオン／オフ
する基板内トランジスタを設け、そのオン／オフ状態を
もう一つの基板内トランジスタを介して読取ることによ
り読出し動作時の速度の優れた半導体メモリセルを実現
できる効果がある。
メモリセルの記憶ノードに接続されるトランジスタをＴ
ＦＴまたはＳＯＩトランジスタで構成しているので、ア
ルファ粒子を照射したときのソフトエラー頻度を少なく
でき、フリップフロップ回路の内容に応じてオン／オフ
する基板内トランジスタを設け、そのオン／オフ状態を
もう一つの基板内トランジスタを介して読取ることによ
り読出し動作時の速度の優れた半導体メモリセルを実現
できる効果がある。
【図１】本発明の第１の実施例の回路図である。
【図２】第１の実施例の平面図である。
【図３】図１のＡ−Ａ線断面図である。
【図４】図２の一部を分けて示す平面図である。
【図５】図２の一部を分けて示す平面図である。
【図６】図２の一部を分けて示す平面図である。
【図７】図２の一部を分けて示す平面図である。
【図８】第１の実施例の製造方法の説明のため（ａ）〜
（ｃ）に分図して示す工程順断面図である。
（ｃ）に分図して示す工程順断面図である。
【図９】図８に対応する工程の次の工程の説明のため
（ａ），（ｂ）に分図して示す工程順断面図である。
（ａ），（ｂ）に分図して示す工程順断面図である。
【図１０】本発明の第２の実施例の回路図である。
【図１１】第２の実施例の平面図である。
【図１２】図１１のＡ−Ａ線断面図である。
【図１３】図１１の一部を分けて示す平面図である。
【図１４】図１１の一部を分けて示す平面図である。
【図１５】図１１の一部を分けて示す平面図である。
【図１６】本発明の第３の実施例の回路図である。
【図１７】第３の実施例の平面図である。
【図１８】図１７のＡ−Ａ線断面図である。
【図１９】図１７の一部を分けて示す平面図である。
【図２０】図１７の一部を分けて示す平面図である。
【図２１】図１７の一部を分けて示す平面図である。
【図２２】図１７の一部を分けて示す平面図である。
【図２３】第３の実施例の製造方法の説明のための断面
図である。
図である。
【図２４】従来例の等価回路図である。
【図２５】従来例の平面図である。
【図２６】図２５のＡ−Ａ線断面図である。
【図２７】図２５の一部を分けて示す平面図である。
【図２８】図２５の一部を分けて示す平面図である。
１ Ｐ型シリコン基板 ２ Ｎ型不純物拡散領域 ３ 基板内ＭＩＳＦＥＴのゲート ４ 接地電位配線 ５ ＴＦＴのゲート電極 ６ シリコン膜 ６ａ，６ａＡ シリコン膜（ＴＦＴのソース、ドレイ
ン） ６Ａｂ シリコン膜（ＴＦＴのソース、ドレイン） ６Ａｂ（Ｖｃｃ） 電源電位配線 ７ａ 高抵抗シリコン膜 ７ｂ（Ｖｃｃ） 電源電位配線 ８ アルミニウム配線 ９ ＴＦＴの第２のゲート電極 ２０，２１ａ〜２１ｈ 絶縁膜 Ｃ２３，Ｃ２４，Ｃ２５，Ｃ２６，Ｃ３５，Ｃ３６Ａ，
Ｃ４６，Ｃ５６，Ｃ５７，Ｃ６７，Ｃ６８，Ｃ６９，Ｃ
９７ 接続孔 Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７，Ｑ８
Ｎチャネル基板内ＭＩＳＦＥＴ Ｔ１，Ｔ２，Ｔ３，Ｔ４ ＮチャネルＴＦＴ Ｐ１，Ｐ２ ＰチャネルＴＦＴ Ｒ１，Ｒ２ 抵抗素子 Ｓ１，Ｓ２ 寄生ショットキ接合 Ｎ１，Ｎ２ 記憶ノード部 Ｗ１，Ｗ２，Ｗ ワード線 Ｄ１，Ｄ２ 信号線
ン） ６Ａｂ シリコン膜（ＴＦＴのソース、ドレイン） ６Ａｂ（Ｖｃｃ） 電源電位配線 ７ａ 高抵抗シリコン膜 ７ｂ（Ｖｃｃ） 電源電位配線 ８ アルミニウム配線 ９ ＴＦＴの第２のゲート電極 ２０，２１ａ〜２１ｈ 絶縁膜 Ｃ２３，Ｃ２４，Ｃ２５，Ｃ２６，Ｃ３５，Ｃ３６Ａ，
Ｃ４６，Ｃ５６，Ｃ５７，Ｃ６７，Ｃ６８，Ｃ６９，Ｃ
９７ 接続孔 Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７，Ｑ８
Ｎチャネル基板内ＭＩＳＦＥＴ Ｔ１，Ｔ２，Ｔ３，Ｔ４ ＮチャネルＴＦＴ Ｐ１，Ｐ２ ＰチャネルＴＦＴ Ｒ１，Ｒ２ 抵抗素子 Ｓ１，Ｓ２ 寄生ショットキ接合 Ｎ１，Ｎ２ 記憶ノード部 Ｗ１，Ｗ２，Ｗ ワード線 Ｄ１，Ｄ２ 信号線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 6866−5Ｌ Ｇ１１Ｃ 11/40 ３０１
Claims (3)
- 【請求項１】 第１のＭＩＳＦＥＴおよび第１の負荷素
子からなる第１のインバータ回路ならびに第２のＭＩＳ
ＦＥＴおよび第２の負荷素子からなる第２のインバータ
のそれぞれの入力部が互いに他の出力部に接続されたフ
リップフロップ回路と、ソース・ドレインの一方が前記
第１（または第２）のインバータ回路の出力部に接続さ
れた第３のＭＩＳＦＥＴと、ゲート電極が前記第２（ま
たは第１）のインバータ回路の出力部に接続された第４
のＭＩＳＦＥＴと、ドレインおよびソースがそれぞれ前
記第３のＭＩＳＦＥＴのソース・ドレインの他方および
前記第４のＭＩＳＦＥＴのドレイン接続された第５のＭ
ＩＳＦＥＴと、前記第４のＭＩＳＦＥＴのソースに印加
する固定電位供給手段と、前記第５のＭＩＳＦＥＴのゲ
ート電極に接続される読出し選択信号線と、前記第３の
ＭＩＳＦＥＴのゲート電極に接続される書込み選択信号
線と、前記第３のＭＩＳＦＥＴのソース・ドレインの他
方に接続される第１の書込み／読出し信号線とを有し、
前記第１のＭＩＳＦＥＴ，第２のＭＩＳＦＥＴおよび第
３のＭＩＦＳＥＴはＴＦＴまたはＳＯＩトランジスタで
あることを特徴とする半導体メモリセル。 - 【請求項２】 前記第２（または第１）のインバータの
出力部および前記書込み選択信号線にそれぞれソース・
ドレインの一方およびゲート電極が接続された第６のＭ
ＩＳＦＥＴと、前記第６のＭＩＳＦＥＴのソース・ドレ
インの他方に接続された第２の書込み／読出し信号線と
を有し、前記第６のＭＩＳＦＥＴはＴＦＴまたはＳＯＩ
トランジスタである請求項１記載の半導体メモリセル。 - 【請求項３】 前記第１（または第２）のインバータ回
路の出力部および前記固定電位供給手段にそれぞれゲー
ト電極およびソースが接続された第７のＭＩＳＦＥＴ
と、前記第７のＭＩＳＦＥＴのドレイン、前記第２の書
込み／読出し信号線および前記読出し選択信号線にそれ
ぞれソース・ドレインの一方、ソース・ドレインの他方
およびゲート電極が接続された第８のＭＩＳＦＥＴとを
有する請求項１または２記載の半導体メモリセル。
Priority Applications (2)
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ID=13591856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5075978A Expired - Lifetime JP3033385B2 (ja) | 1993-04-01 | 1993-04-01 | 半導体メモリセル |
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Cited By (5)
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|---|---|---|---|---|
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Family Cites Families (3)
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- 1993-04-01 JP JP5075978A patent/JP3033385B2/ja not_active Expired - Lifetime
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1994
- 1994-04-01 US US08/221,698 patent/US5388067A/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005293814A (ja) * | 2004-03-31 | 2005-10-20 | Hynix Semiconductor Inc | ６トランジスタデュアルポートｓｒａｍセル |
| US7071737B2 (en) | 2004-07-13 | 2006-07-04 | Kabushiki Kaisha Toshiba | Systems and methods for controlling timing in a circuit |
| US7034577B2 (en) | 2004-07-30 | 2006-04-25 | Kabushiki Kaisha Toshiba | Variable timing circuit |
| US7009871B1 (en) | 2004-08-18 | 2006-03-07 | Kabushiki Kaisha Toshiba | Stable memory cell |
| JP2009259395A (ja) * | 2009-08-06 | 2009-11-05 | Semiconductor Energy Lab Co Ltd | 表示装置及び電子機器 |
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| Publication number | Publication date |
|---|---|
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| US5388067A (en) | 1995-02-07 |
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