JP2001035937A

JP2001035937A - 半導体記憶装置

Info

Publication number: JP2001035937A
Application number: JP11202825A
Authority: JP
Inventors: Minoru Ishida; 実石田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1999-07-16
Filing date: 1999-07-16
Publication date: 2001-02-09
Anticipated expiration: 2019-07-16
Also published as: JP4465743B2; US6445041B1

Abstract

(57)【要約】【課題】ｎＭＯＳトランジスタ形成領域およびｐＭＯ
Ｓトランジスタ形成領域がそれぞれビット線と同じ方向
に延在するように配置された構成を有するＳＲＡＭにお
いて、配線寄生容量に起因したビット線遅延を低減させ
る。【解決手段】メインワード線１１２Ａは、ビット線コ
ンタクト１２１を避けるようにセルの２列に１本の割合
で、かつ２列に接する１列に跨がるような形状となって
いる。これによりメインワード線１１２Ａをビット線１
３１ａ，１３１ｂの下層に容易に形成することができ
る。ビット線１３１ａ，１３１ｂにおいて、メインワー
ド線１１２Ａとの間の配線寄生容量が低減され、ビット
線遅延がなくなり、メモリ動作の遅延時間を低減させる
ことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＳＲＡＭ（Static
Random Access Memory ；スタティック・ランダム・ア
クセス・メモリ）構成の半導体記憶装置に係り、特に、
各メモリセルにおいて、２つのトランジスタ形成領域が
それぞれビット線と同じ方向に延在するように配置さ
れ、かつ、電源電位供給線と基準電位供給線とがビット
線の延在方向に並行に配置された構成を有する半導体記
憶装置に関する。

【０００２】

【従来の技術】ＳＲＡＭは、一般に、フリップフロップ
と、ワード線の印加電圧に応じて導通／非導通が制御さ
れフリップフロップの２つの記憶ノードそれぞれをビッ
ト線に接続するか否かを決める２つのトランジスタ（ワ
ードトランジスタ）とから構成されている。このＳＲＡ
Ｍは、フリップフロップの負荷素子の違いにより、ＭＯ
Ｓトランジスタ負荷型と高抵抗負荷型との２種類に大別
できる。このうちＭＯＳトランジスタ負荷型のＳＲＡＭ
では、フリップフロップが、駆動トランジスタとして機
能する２つのｎチャネル型のＭＯＳトランジスタ（以
下、ｎＭＯＳトランジスタという）、および負荷トラン
ジスタとして作用する２つのｐチャネル型のＭＯＳトラ
ンジスタ（以下、ｐＭＯＳトランジスタという）により
構成されている。ここで、一方のｎＭＯＳトランジスタ
と一方のｐＭＯＳトランジスタとにより１つのＣＭＯＳ
インバータが構成され、他方のｎＭＯＳトランジスタと
他方のｐＭＯＳトランジスタとによりもう１つのＣＭＯ
Ｓインバータが構成され、これら２つのＣＭＯＳインバ
ータがクロス接続されてフリップフロップが形成されて
いる。

【０００３】このようなＳＲＡＭは、メモリセルがＤＲ
ＡＭ（Random Access Memory）のような電荷保持型では
なく、フリップフロップによる電流駆動型であるので、
高速アクセスが可能であるが、マイクロプロセッサの高
速化に伴い、更なる高速化が要求されている。

【０００４】従来、この種のＳＲＡＭセルの配線構造
は、一般に、シリコン等の半導体基板の上に、ゲート電
極となるポリシリコン層が形成され、このポリシリコン
層上に第１の金属配線層としてのノード配線、第２の金
属配線層としてのワード配線、第３の金属配線層として
の電源電位供給線（電源線）および基準電位供給線（接
地線）、第４の金属配線層としてのビット線、第５の金
属配線層としてのメインワード線が、この順に積層され
た構成を有している。メインワード線は、所定のワード
線ドライバに共通の駆動信号を入力するためのものであ
り、上からみると、最上層側に、このメインワード線が
形成され、このメインワード線と、電源および接地配線
との間にビット線が形成された構成となっている。

【０００５】ところで、このようなＳＲＡＭセルにおい
ては、一般に、ビット線およびメインワード線において
それぞれ信号の遅延が生ずる。このようなビット線にお
ける遅延（以下，ビット線遅延という）やメインワード
線における遅延（以下，メインワード線遅延という）が
生ずる主な原因の１つは、ビット線およびメインワード
線をプルアップまたはプルダウンする際に当該配線の寄
生容量まで充電する必要があるためであり、この配線遅
延の大きさは、その配線寄生容量の大きさにほぼ比例し
ている。ここで、上述のような構成のセルにおいては、
ビット線には、その上層のメインワード線および下層の
電源線および接地線の両方に対して寄生容量が生じる。
これに対して、メインワード線には、下層のビット線と
の間に寄生容量が生じるが、上層の配線がないため、寄
生容量はビット線のそれに比べて小さくなる。従って、
このようなビット線遅延とメインワード線遅延とを比較
した場合、４：１から１０：１程度の差でビット線遅延
の方がメインワード線遅延より大きくなっている。

【０００６】このようなビット線遅延を低減させるため
には、メインワード線をビット線の下層に形成すること
が望ましいが、このような構成とした場合には、メイン
ワード線はビット線に対するコンタクト（ビット線コン
タクト）を避けて配線する必要がある。

【０００７】図１８（Ａ）〜（Ｂ）は従来のＳＲＡＭの
レイアウトを各工程毎に表したものである。このＳＲＡ
Ｍでは、図１８（Ａ）に示したように、２個のビット線
コンタクト２０１ａ，２０１ｂが長方形のメモリセル２
００の一辺に形成されている。メモリセル２００の他の
辺には電源線コンタクト２０２ａおよび接地線コンタク
ト２０２ｂが形成されている。隣接する２つのメモリセ
ル２００は、ビット線コンタクト２０１ａ，２０１ｂが
形成された辺に対向する辺を境にして、鏡面対称となる
ように配置されている。ビット線コンタクト２０１ａ，
２０１ｂは、ビット線方向には２列（ロウ）に１個ずつ
並んでいる。従って、このＳＲＡＭでは、ビット線コン
タクト２０１ａ，２０１ｂを避けてメインワード線を配
置するための十分なスペースがあった。図１８（Ｂ）は
ビット線接続配線２０３ａ，２０３ｂと共に直線形状の
メインワード線２０４を形成した状態、続いて図１８
（Ｃ）はメインワード線２０４の上層にビット線２０５
ａ，２０５ｂをビット線接続配線２０３ａ，２０３ｂに
接続されるように形成した状態をそれぞれ表している。
すなわち、このようなメモリセル２００では、メインワ
ード線２０４を単なる直線形状とすることにより、十分
大きな幅を確保でき、結果として十分低い抵抗を得るこ
とができる。

【０００８】ところで、ビット線を短くし、その容量お
よび抵抗を低減することによりアクセス速度を向上させ
ることができるＳＲＡＭとして、例えば図１９に示した
ようなレイアウトのものがある。

【０００９】このＳＲＡＭは、スプリットワード線型の
ものであり、各メモリセル３００が、駆動トランジスタ
としてのｎチャネルＭＯＳトランジスタが形成される２
つのｐ型能動領域３０１ａ，３０１ｂおよび負荷トラン
ジスタとしてのｐチャネルＭＯＳトランジスタが形成さ
れる２つのｎ型能動領域３０２ａ，３０２ｂを有してい
る。２つのｐ型能動領域３０１ａ，３０１ｂは、それぞ
れ段差３０６を有し、図において上下に平行に配置され
ている。一方のｐ型能動領域３０１ａでは、その段差３
０６を挟んで両側に駆動トランジスタＱｎ１とワードト
ランジスタＱｎ３とが形成されている。他方のｐ型能動
領域３０１ｂでは、その段差３０６を挟んで両側にワー
ドトランジスタＱｎ４とワードトランジスタＱｎ２とが
形成されている。ワードトランジスタＱｎ３のゲート電
極を兼ねるワード線３０４ａ（ＷＬ１）がｐ型能動領域
３０１ａに、また、ワードトランジスタＱｎ４のゲート
電極を兼ねるワード線３０４ｂ（ＷＬ２）がｐ型能動領
域３０１ｂに対してそれぞれ直交するように配線されて
いる。これに対して、駆動トランジスタＱｎ１のゲート
電極を兼用する共通ゲート線３０５ａ（ＧＬ１）がｐ型
能動領域３０１ａに対して図の縦方向に直交し、また、
同様な方向に、駆動トランジスタＱｎ２のゲート電極を
兼用する共通ゲート線３０５ｂ（ＧＬ２）がｐ型能動領
域３０１ｂに対して直交している。なお、これら共通ゲ
ート線３０５ａ，３０５ｂおよびワード線３０５ａ，３
０５ｂは共に不純物を含む第１層目のポリシリコン層に
より形成されている。

【００１０】共通ゲート線３０５ａはｎ型能動領域３０
２ａに対しても直交している。同様に、共通ゲート線３
０５ｂはｎ型能動領域３０２ｂに対しても直交してい
る。これにより、ｎ型能動領域３０２ａ，３０２ｂにそ
れぞれｐＭＯＳ（負荷トランジスタＱｐ１又はＱｐ２）
が形成されている。負荷トランジスタＱｐ１と駆動トラ
ンジスタＱｎ１とにより第１のインバータが構成され、
同様に、負荷トランジスタＱｐ２と駆動トランジスタＱ
ｎ２とにより第２のインバータが構成されている。これ
ら第１のインバータおよび第２のインバータによりフリ
ップフロップが構成される。

【００１１】ｐ型能動領域３０１ａ，３０１ｂそれぞれ
はビット線コンタクト３０７ａ，３０７ｂを介してビッ
ト線、また、接地線コンタクト３０８ａ，３０８ｂを介
して接地線（共通電位供給線）Ｖssにそれぞれ電気的に
接続されている。また、ｐ型能動領域３０１ａとｎ型能
動領域３０２ａ、ｐ型能動領域３０１ｂとｎ型能動領域
３０２ｂとは、それぞれ図示しないコンタクトを介して
互いに電気的に接続されている。ｎ型能動領域３０２
ａ，３０２ｂはそれぞれ電源線コンタクト３０９ａ，３
０９ｂを介して電源電位供給線Ｖ_ccに電気的に接続され
ている。

【００１２】このＳＲＡＭセルでは、ｎＭＯＳトランジ
スタが形成されるｎＭＯＳトランジスタ形成領域（ｐ型
能動領域３０１ａ，３０１ｂ）、およびｐＭＯＳトラン
ジスタが形成されるｐＭＯＳトランジスタ形成領域（ｎ
型能動領域３０２ａ，３０２ｂ）の各延在方向を、ビッ
ト線（図示せず）の延在方向（図１９においては横方
向）と同じとするものである。これによりビット線を短
くし、その容量および抵抗を低減させることによりアク
セス速度を向上させることができる。

【００１３】

【発明が解決しようとする課題】しかしながら、図１９
に示した従来のＳＲＡＭセルでは、ビット線コンタクト
３０７ａ，３０７ｂは、ビット線方向には１列（ロウ）
に１個ずつ互い違いに並んでおり、かつ、１列の幅Ｈ
が、従来のＳＲＡＭセルのレイアウトの約１／２と狭く
なっている。そのため、前述のように、メインワード線
をビット線の下層に形成しようとする場合、メインワー
ド線を従来のように単なる直線形状とすると、十分大き
な幅で十分低い抵抗とすることができないという問題が
あった。このため図１９に示したようなレイアウトのＳ
ＲＡＭでは、各セルにおいてビット線自体は短くなるも
のの、メインワード線との間に生じる配線寄生容量に起
因したビット線遅延を低減させることが困難で、これが
高速動作を妨げていた。

【００１４】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、ｎＭＯＳトランジスタ形成領域およ
びｐＭＯＳトランジスタ形成領域がそれぞれビット線と
同じ方向に延在するように配置された構成を有するもの
において、配線寄生容量に起因したビット線遅延を低減
させることができ、高速動作を可能とする半導体記憶装
置を提供することにある。

【００１５】

【課題を解決するための手段】本発明は、各メモリセル
が、クロス接続された第１および第２のｎＭＯＳトラン
ジスタと、前記ｎＭＯＳトランジスタのドレインと電源
線との間にそれぞれ接続された第１および第２のｐＭＯ
Ｓトランジスタとを含み、かつ、第１および第２のｎＭ
ＯＳトランジスタが形成されるｎＭＯＳトランジスタ形
成領域および前記第１および第２のｐＭＯＳトランジス
タが形成されるｐＭＯＳトランジスタ形成領域がそれぞ
れビット線と同じ方向に延在するように配置された構成
を有する半導体記憶装置であって、所定のワード線ドラ
イバに共通の駆動信号を入力するためのメインワード線
が、ビット線の下層に形成されると共に、ビット線と下
層のトランジスタ領域とを電気的に接続するためのビッ
ト線コンタクトを避けて配線された構成を有している。

【００１６】本発明による半導体記憶装置では、メイン
ワード線がビット線コンタクトの領域を避けるように形
成されているので、メインワード線をビット線の下層に
形成することができると共に、ビット線において、メイ
ンワード線との間の配線寄生容量による遅延（ビット線
遅延）がなくなり、メモリ高速動作が可能となる。

【００１７】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。

【００１８】まず、図２を参照して本発明の一実施の形
態に係るｐＭＯＳ負荷型ＳＲＡＭセルの回路構成につい
て説明する。

【００１９】このｐＭＯＳ負荷型ＳＲＡＭセルは、ｎチ
ャネル型のＭＯＳトランジスタ（以下、ｎＭＯＳとい
う）Ｑｎ１，Ｑｎ２、ｐチャネル型のＭＯＳトランジス
タ（以下、ｐＭＯＳという）Ｑｐ１，Ｑｐ２を備えてい
る。ｎＭＯＳＱｎ１，Ｑｎ２はそれぞれ駆動トランジス
タ、ｐＭＯＳＱｐ１，Ｑｐ２はそれぞれ負荷トランジス
タとして作用するものである。これらｐＭＯＳＱｐ１，
Ｑｐ２およびｎＭＯＳＱｎ１，Ｑｎ２によって、入力端
が互いに交叉して一方の入力端が他方の出力端に接続さ
れ、他方の入力端が一方の出力端に接続された、２つの
インバータ（フリップフロップ）が構成されている。

【００２０】また、ｎＭＯＳＱｎ３とＱｎ４は、ワード
線ＷＬ１，ＷＬ２の印加電圧に応じて各インバータの接
続点（記憶ノードＮＤ１，ＮＤ２）をビット線ＢＬ１，
ＢＬ２に接続するか否かを制御するワードトランジスタ
を示す。このセル構成は一般的であり、ここでは、これ
以上の詳細な接続関係の説明は省略する。

【００２１】このｐＭＯＳ負荷型のＳＲＡＭセルでは、
片側のビット線ＢＬ１を高電位にするようにして、ワー
ドトランジスタＱｎ３，Ｑｎ４のゲートにワード線ＷＬ
１，ＷＬ２を介して所定電圧を印加することで両トラン
ジスタＱｎ３，Ｑｎ４をオンさせ、記憶ノードＮＤ１，
ＮＤ２に電荷を蓄積する。片側の記憶ノードが「Ｈ（ハ
イ）」になると、フリップフロップ構成の特徴として、
もう一方の記憶ノードが「Ｌ（ロー）」になるように、
駆動トランジスタＱｎ１，Ｑｎ２および負荷トランジス
タＱｐ１，Ｑｐ２が動作する。たとえば、記憶ノードＮ
Ｄ１が「Ｈ」，記憶ノードＮＤ２が「Ｌ」の場合は、ト
ランジスタＱｎ２とＱｐ１がオン状態、トランジスタＱ
ｎ１とＱｐ２がオフ状態をとり、記憶ノードＮＤ１が電
源電圧Ｖ_ccの供給線から電荷の供給を受け、記憶ノード
ＮＤ２が接地電位に保持され続ける。逆に、ビット線Ｂ
Ｌ１電位が「Ｌ」のときワードトランジスタＱｎ３がオ
ンすることによって記憶ノードＮＤ１が強制的に”Ｌ”
に移行するか、ビット線ＢＬ２電位が「Ｈ」のときにワ
ードトランジスタＱｎ４がオンすることによって記憶ノ
ードＮＤ２が強制的に「Ｈ」に移行すると、トランジス
タＱｎ１，Ｑｎ２，Ｑｐ１，Ｑｐ２が全て反転し、記憶
ノードＮＤ２が電源電圧Ｖ_ccの供給線から電荷の供給を
受け、記憶ノードＮＤ１が接地電位に保持されるように
なる。このように、電荷保持をフリップフロップで行う
ことで、電荷を静的に記憶ノードＮＤ１，ＮＤ２に保持
し、その電位が「Ｌ」であるか「Ｈ」であるかを、それ
ぞれ「０」と「１」のデータに対応させて、このデータ
をセル内の６つのトランジスタで記憶させることができ
る。

【００２２】図３は、上記６トランジスタ型ＳＲＡＭセ
ルの基本パターンの構成を表すものである。このＳＲＡ
Ｍは、スプリットワード線型のものであり、各メモリセ
ル１１が、駆動トランジスタとしてのｎチャネルＭＯＳ
トランジスタが形成される２つのｐ型能動領域１３ａ，
１３ｂおよび負荷トランジスタとしてのｐチャネルＭＯ
Ｓトランジスタが形成される２つのｎ型能動領域１４
ａ，１４ｂを有している。２つのｐ型能動領域１３ａ，
１３ｂは、それぞれ段差１５を有し、図において上下に
平行に配置されている。一方のｐ型能動領域１３ａで
は、その段差１５を挟んで両側に図２に示した駆動トラ
ンジスタＱｎ１とワードトランジスタＱｎ３とが形成さ
れている。他方のｐ型能動領域１３ｂでは、その段差１
５を挟んで両側に図２に示したワードトランジスタＱｎ
４とワードトランジスタＱｎ２とが形成されている。ワ
ードトランジスタＱｎ３のゲート電極を兼ねるワード線
２１ａ（ＷＬ１）がｐ型能動領域１３ａに、また、ワー
ドトランジスタＱｎ４のゲート電極を兼ねるワード線２
１ｂ（ＷＬ２）がｐ型能動領域１３ｂに対してそれぞれ
直交するように配線されている。これに対して、図２に
示した駆動トランジスタＱｎ１のゲート電極を兼用する
共通ゲート線２２ａ（ＧＬ１）がｐ型能動領域１３ａに
対して図の縦方向に直交し、また、同様な方向に、図２
に示した駆動トランジスタＱｎ２のゲート電極を兼用す
る共通ゲート線２２ｂ（ＧＬ２）がｐ型能動領域１３ｂ
に対して直交している。なお、これら共通ゲート線２２
ａ，２２ｂおよびワード線２１ａ，２１ｂは共に不純物
を含む第１層目のポリシリコン層により形成されてい
る。

【００２３】共通ゲート線２２ａはｎ型能動領域１４ａ
に対しても直交している。同様に、共通ゲート線２２ｂ
はｎ型能動領域１４ｂに対しても直交している。これに
より、ｎ型能動領域１４ａ，１４ｂにそれぞれ図２に示
したｐＭＯＳ（負荷トランジスタＱｐ１又はＱｐ２）が
形成されている。負荷トランジスタＱｐ１と駆動トラン
ジスタＱｎ１とにより第１のインバータが構成され、同
様に、負荷トランジスタＱｐ２と駆動トランジスタＱｎ
２とにより第２のインバータが構成されている。これら
第１のインバータおよび第２のインバータによりフリッ
プフロップが構成される。

【００２４】本実施の形態のＳＲＡＭは、上述のような
基本パターンのメモリセルにおいて、メインワード線を
ビット線の下層に形成すると共に、図１に示したよう
に、メインワード線をビット線コンタクトを避けて配線
するように構成したものである。

【００２５】すなわち、本実施の形態では、図１に破線
で区分したような長方形形状のＳＲＡＭセル１１が複数
隣接して配設され、これらＳＲＡＭセルアレイを横切る
ように、図３に示したｐ型能動領域１３ａ，１３ｂそれ
ぞれに対向して接地線（Ｖ_ss線）９２ａ，９２ｂが、ま
た、ｎ型能動領域１４ａ，１４ｂに対向して電源線（Ｖ
_DD線）９１がそれぞれ配線されている。メインワード線
１１２Ａは、１列（ロウ）置きに、電源線９１および接
地線９２ａ，９２ｂの延在方向に対して直交する方向に
配線されており、これらメインワード線１１２Ａ上にビ
ット線（図示せず）が電源線９１および接地線９２ａ，
９２ｂの延在方向に対して平行に配線される。ビット線
に接続されるビット線コンタクト１２１は、メモリセル
１１の対向する両辺の異なる位置に、つまり、アレイ方
向に互い違いになるように設けられ、メインワード線１
１２Ａはこれらビット線コンタクト１２１を避けるよう
にセルの２列に１本の割合で、かつ２列に接する１列に
跨がるような形状となっている。

【００２６】このように本実施の形態では、メインワー
ド線１１２Ａの平面パターンを折曲パターンとし、ビッ
ト線コンタクト接続配線１１１およびビット線コンタク
ト１２１を避けるように形成することによって、メイン
ワード線１１２Ａをビット線１３１ａ，１３１ｂの下層
に容易に形成することができる。従って、ビット線１３
１ａ，１３１ｂにおいて、メインワード線１１２Ａとの
間の配線寄生容量による遅延（ビット線遅延）がなくな
り、メモリ動作の遅延時間を低減させることができる。

【００２７】次に、図３ないし図１３を参照して上記Ｓ
ＲＡＭの製造過程を説明する。

【００２８】本実施の形態では、まず、図３に示したよ
うに、各メモリセル１１において、ｐ型ウェル領域とｎ
型ウェル領域（図示せず）が形成されたシリコンウェハ
等の半導体基板の表面側に、例えばＬＯＣＯＳ，トレン
チ等の素子分離領域１２を形成する。これにより素子分
離領域１２が形成されていないｐ型ウェル領域の表面領
域が、ｎ型ＭＯＳのチャネルが形成されるｐ型能動領域
１３ａ，１３ｂとなり、素子分離領域１２が形成されて
いないｎ型ウェル領域の表面領域が、ｐＭＯＳのチャネ
ルが形成されるｎ型能動領域１４ａ，１４ｂとなる。こ
の２組の能動領域１３ａ，１３ｂ、１４ａ，１４ｂがそ
れぞれ矩形パターンを有し、互いに平行に形成される。

【００２９】次に、必要に応じてしきい値電圧制御用、
チャネルストッパ用のイオン注入を行った後、全面にゲ
ート酸化膜，第１層目のポリシリコン層又はポリサイド
層（以下、「１ＰＳ」という），オフセット絶縁膜を順
次成膜する。１ＰＳは、例えばポリシリコン膜とＷＳｉ
ｘ（タングステンシリサイド）膜からなり、ゲート酸化
膜およびオフセット絶縁膜は酸化シリコンにより形成さ
れる。また、ポリシリコン膜とＷＳｉｘ膜の膜厚は、例
えば共に７０ｎｍ程度、オフセット絶縁膜の膜厚は２０
０ｎｍ程度とする。ポリシリコン膜は、その成膜時また
は成膜後に不純物を導入して導電化される。

【００３０】続いて、ゲート電極パターンを用いて、上
述のオフセット絶縁膜，ＷＳｉｘ膜，ポリシリコン膜お
よびゲート酸化膜を連続して加工する。これにより、ワ
ードトランジスタＱｎ３またはＱｎ４のゲート電極をそ
れぞれ兼用する２本のワード線２１ａ，２１ｂ（ＷＬ
１，ＷＬ２）、駆動トランジスタＱｎ１と負荷トランジ
スタＱｐ１のゲート電極を兼用する共通ゲート線２２ａ
（ＧＬ１），および駆動トランジスタＱｎ２と負荷トラ
ンジスタＱｐ２のゲート電極を兼用する共通ゲート線２
２ｂ（ＧＬ２）が同時に形成される。

【００３１】２本のワード線２１ａ，２１ｂはそれぞれ
ｐ型能動領域１３ａ，１３ｂの両端付近で直交し、互い
に平行になるように形成される。また、共通ゲート線２
２ａ，２２ｂはワード線２１ａ，２１ｂ間において、ｐ
型能動領域１３ａ，１３ｂ，ｎ型能動領域１４ａ，１４
ｂの双方に対し直交し、ワード線２１ａ，２１ｂと共に
等間隔となるように互いに平行に配線される。ワード線
２１ａ，２１ｂおよび共通ゲート線２２ａ，２２ｂはそ
れぞれ矩形状にパターニングされる。

【００３２】次に、公知のトランジスタ形成プロセスに
より、各トランジスタのソースおよびドレインとなる不
純物領域を形成する。これにより、ビット線が接続され
る拡散層領域３１ａ，３１ｂと、接地線が接続される拡
散層領域３２と、電源線Ｖｃｃが接続される拡散層領域
３３と、ｎ型記憶ノードとなる拡散層領域３４ａ，３４
ｂと、ｐ型記憶ノードとなる拡散層領域３５ａ，３５ｂ
とが形成される。これにより、ｐ型能動領域１３ａ，１
３ｂに、ワードトランジスタＱｎ３，駆動トランジスタ
Ｑｎ１，駆動トランジスタＱｎ２およびワードトランジ
スタＱｎ４が直列接続した状態で同時に形成され、ま
た、ｎ型能動領域１４ａ，１４ｂには負荷トランジスタ
Ｑｐ１，Ｑｐ２が直列接続した状態で同時に形成され
る。次いで、第１の層間絶縁膜（図示せず）を全面に成
膜し、必要に応じて表面を平坦化する。

【００３３】次に、図４に示したように、ビット線が接
続される拡散層領域３１ａ，３１ｂに、隣接するメモリ
セル同士で共有する形で、ビット線コンタクト４１ａ，
４１ｂを形成する。更に、接地線が接続される拡散層領
域３２に接地線コンタクト４２を、電源線が接続される
拡散層領域３３に電源線コンタクト４３を、ｎ型記憶ノ
ードとなる拡散層領域３４ａ，３４ｂにｎ型記憶ノード
コンタクト４４ａ，４４ｂを、ｐ型記憶ノードとなる拡
散層領域３５ａ，３５ｂにｐ型記憶ノードコンタクト４
５ａ，４５ｂをそれぞれ形成する。

【００３４】なお、これらコンタクト４１ａ，４１ｂ，
〜４５ａ，４５ｂは、従来の整合コンタクト（Aligned
Contact)または自己整合コンタクト（Self Aligned Con
tact) 法により形成する。何れのコンタクトの形成工程
においても、レジストパターンをフォトリソグラフィに
より形成した後、このレジストパターンをマスクに第１
の層間絶縁膜の異方性エッチングを行う。

【００３５】更に、共通ゲート線２２ａ，２２ｂ上に、
ｎ型記憶ノード３４ａ，３４ｂ、および、ｐ型記憶ノー
ド３５ａ，３５ｂと接続するためのゲート電極コンタク
ト４６ａ，４６ｂを形成する。また、ワードトランジス
タのゲート電極２１ａ，２１ｂ上に、上層のワード線２
１ａ，２１ｂと接続するためのワード線コンタクト４７
ａ，４７ｂを形成する。コンタクト４６ａ，４６ｂ、４
７ａ，４７ｂは、そのコンタクトの底面の全面、若しく
はコンタクトの底面の一部が、共通ゲート線２２ａ，２
２ｂおよびワード線２１ａ，２１ｂの各上面と接続する
ように形成する。後者の場合、コンタクトの底面の一部
が素子分離領域上に開孔されているため、コンタクトの
底面が、素子分離絶縁膜の膜中となるように、コンタク
トの開孔の絶縁膜をエッチングを行う。

【００３６】次に、図５に示したように、第１の層間絶
縁膜（図示せず）上に、ｎ型記憶ノードコンタクト４４
ａとｐ型記憶ノードコンタクト４５ａとゲート電極コン
タクト５６ｂとを接続するためのノード配線５１ａ、お
よびｎ型記憶ノードコンタクト４４ｂとｐ型記憶ノード
コンタクト４４ａとゲート電極コンタクト５６ａとを接
続するためのノード配線５１ｂをそれぞれ形成する。

【００３７】また、ビット線コンタクト４１ａ，４１ｂ
に接続されるビット線接続配線５２ａ，５２ｂを形成す
ると共に、上記ワード線コンタクト４７ａ，４７ｂに接
続されるワード線接続配線５３ａ，５３ｂを形成する。
更に、上記接地線コンタクト４２および電源線コンタク
ト４３に接続される接地線５４および電源線５５を形成
する。これらノード配線５１ａ，５１ｂ等は、例えば、
膜厚５０〜２００ｎｍ程度のＴｉ（チタン）若しくは類
似の金属を用い、従来の半導体配線プロセスにて形成す
る。

【００３８】次に、図６に示したように、上述の第１の
層間絶縁膜（図示せず）および配線５１ａ，５１ｂ〜５
５上に第２の層間絶縁膜（図示せず）を形成する。続い
て、ビット線接続配線５２ａ，５２ｂ上にビット線コン
タクト６１ａ，６１ｂを形成すると共に、ワード線接続
配線５３ａ，５３ｂ上にワード線コンタクト６２ａ，６
２ｂを形成する。また、接地線５４上に接地線コンタク
ト６３、また、電源線５５上に電源線コンタクト６４を
それぞれ形成する。

【００３９】次に、図７に示したように、ビット線コン
タクト６１ａ，６１ｂに接続されるビット線接続配線７
１ａ，７１ｂを形成し、更に、ワード線コンタクト６２
ａ，６２ｂに接続されるワード線接続配線７２ａ，７２
ｂを形成する。また、接地線コンタクト６３に接続され
る接地線接続配線７３、電源線コンタクト６４に接続さ
れる電源線接続配線７４をそれぞれ形成する。

【００４０】次に、図８に示したように、ビット線接続
配線７１ａ，７１ｂ、ワード線接続配線７２ａ，７２
ｂ、接地線接続配線７３および電源線接続配線７４上
に、第３の層間絶縁膜（図示せず）を形成した後、この
層間絶縁膜に、ビット線接続配線７１ａ，７１ｂに対応
してビット線コンタクト８１ａ，８１ｂ、接地線接続配
線７３に対応して接地線コンタクト８２、電源線接続配
線７４に対応して電源線コンタクト８３をそれぞれ形成
する。

【００４１】次に、図９に示したように、電源線（Ｖ_DD
線）９１、接地線（Ｖ_ss線）９２ａ，９２ｂおよびビッ
トコンタクト接続配線９３をそれぞれ形成する。

【００４２】次に、図１０に示したように、電源線９
１，接地線９２ａ，９２ｂおよびビットコンタクト接続
配線９３上に、第４の層間絶縁膜（図示せず）を形成し
た後、この層間絶縁膜にビット線接続配線９３に対応し
てビット線コンタクト１０１をそれぞれ形成する。

【００４３】次に、図１１に示したように、ビット線コ
ンタクト接続配線１１１を形成すると共にこれらビット
線コンタクト接続配線１１１を避けてメインワード線１
１２Ａを形成する。このメインワード線１１２Ａは、本
実施の形態では、各メモリセルの２列に１本の割合で、
かつ２列に接する他の１の列にまたがるように配置す
る。

【００４４】次に、図１２に示したように、ビット線コ
ンタクト接続配線１１１およびメインワード線１１２Ａ
上に、第５の層間絶縁膜（図示せず）を形成した後、こ
の層間絶縁膜にビット線接続配線９３に対応してビット
線コンタクト１２１を形成する。

【００４５】次に、図１３に示したように、ビット線コ
ンタクト１２１に接続されるビット線１３１ａ，１３１
ｂ（ＢＬ₁，ＢＬ₂）を形成する。なお、以上のコンタ
クトおよび配線は、従来の半導体コンタクト形成プロセ
スおよび配線形成プロセスにより形成することができ
る。最後に、特に図示しないが、必要な場合は更に上層
の配線層を形成した後、オーバーコート膜の成膜および
パッド窓明け等の工程を経て、ＳＲＡＭの接続プロセス
が終了する。

【００４６】本実施の形態では、前述のように、メイン
ワード線１１２Ａをビット線コンタクト接続配線１１１
およびビット線コンタクト１２１を避けるように形成し
たので、メインワード線１１２Ａをビット線１３１ａ，
１３１ｂの下層に形成することができ、配線寄生容量に
よる遅延（ビット線遅延）がなくなる。

【００４７】図１４（Ａ），（Ｂ）は従来のＳＲＡＭセ
ルと本発明のＳＲＡＭセルの動作遅延時間を比較した結
果を表すものである。この結果より、メインワード線１
１２Ａをビット線１３１ａ，１３１ｂの下層に形成する
と、ビット線１３１ａ，１３１ｂをメインワード線１１
２Ａの下層に形成した場合に比べて、ＳＲＡＭ動作遅延
時間は、３．７６ｎｓｅｃから３．３０ｎｓｅｃへと、
０．４６ｎｓｅｃ（１２％）改善されることが分かる。

【００４８】以上実施の形態を挙げて本発明を説明した
が、本発明は上記実施の形態に限定されるものではなく
種々変形可能である。例えば、上記実施の形態では、メ
インワード線１１２Ａを、各メモリセルの２列に１本の
割合で配置するようにしたが、このメインワード線の配
置は、図１５または図１６に示したような構成としても
よい。図１５に示したＳＲＡＭセルでは、メインワード
線１１２ＢがＹ字形状に形成されると共に、行方向に、
各メモリセルの３列に１本の割合で繰り返して配置され
ている。一方、図１６に示したＳＲＡＭセルでは、メイ
ンワード線１１２ＣがＹ字形状に形成されると共に、行
方向に、各メモリセルの４列に１本の割合で繰り返して
配置されている。なお、この図のメインワード線は、図
１５に示したメインワード線のパターンと、図１１に示
したメインワード線のパターンとを組み合わせて構成し
たものである。

【００４９】また、上記実施の形態では、メインワード
線が形成される層においては、メインワード線のみを形
成するようにしたが、メインワード線と共に、補助の電
源線および補助の接地線のうちの少なくとも一方を並設
し、これらの組を繰り返し形成するようにしてもよい。
例えば、図１７は、図１６に示したメインワード線１１
２Ｃと補助電源線（Ｖ_DD）１１３を繰り返して形成した
ものである。これらの例においても、いずれも配線寄生
容量による遅延（ビット線遅延）がなくなり、高速動作
が可能になる。

【００５０】

【発明の効果】以上説明したように本発明の半導体記憶
装置では、メインワード線をビット線コンタクトの領域
を避けるようにしたので、メインワード線をビット線の
下層に形成できると共に、ビット線において、メインワ
ード線との間の配線寄生容量による遅延（ビット線遅
延）がなくなり、メモリ高速動作が可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態に係るＳＲＡＭセルアレ
イの概略構成を説明するためのパターン図である。

【図２】図１に示したＳＲＡＭセルアレイにおけるセル
の回路構成図である。

【図３】図１に示したＳＲＡＭセルアレイの製造工程を
説明するためのパターン構成図である。

【図４】図３に続くＳＲＡＭセルアレイの製造過程を説
明するためのパターン構成図である。

【図５】図４に続くＳＲＡＭセルアレイの製造過程を説
明するためのパターン構成図である。

【図６】図５に続くＳＲＡＭセルアレイの製造過程を説
明するためのパターン構成図である。

【図７】図６に続くＳＲＡＭセルアレイの製造過程を説
明するためのパターン構成図である。

【図８】図７に続くＳＲＡＭセルアレイの製造過程を説
明するためのパターン構成図である。

【図９】図８に続くＳＲＡＭセルアレイの製造過程を説
明するためのパターン構成図である。

【図１０】図９に続くＳＲＡＭセルアレイの製造過程を
説明するためのパターン構成図である。

【図１１】図１０に続くＳＲＡＭセルアレイの製造過程
を説明するためのパターン構成図である。

【図１２】図１１に続くＳＲＡＭセルアレイの製造過程
を説明するためのパターン構成図である。

【図１３】図１２に続くＳＲＡＭセルアレイの製造過程
を説明するためのパターン構成図である。

【図１４】従来のＳＲＡＭセルと本発明のＳＲＡＭセル
の動作遅延時間を比較した結果を表す図である。

【図１５】本発明の他の実施の形態に係るＳＲＡＭセル
アレイの概略構成を説明するためのパターン図である。

【図１６】本発明の更に他の実施の形態に係るＳＲＡＭ
セルアレイの概略構成を説明するためのパターン図であ
る。

【図１７】本発明の更に他の実施の形態に係るＳＲＡＭ
セルアレイの概略構成を説明するためのパターン図であ
る。

【図１８】従来のＳＲＡＭセルアレイの概略構成を説明
するためのパターン図である。

【図１９】従来の他のＳＲＡＭセルアレイの概略構成を
説明するためのパターン図である。

【符号の説明】

１１…ＳＲＡＭセルアレイ、１２…素子分離領域、１３
…ｐ型トランジスタ形成領域、１４…ｎ型トランジスタ
形成領域、２１ａ，２１ｂ…ワード線（ＷＬ１，ＷＬ
２）、２２ａ，２２ｂ…共通ゲート線（ＧＬ１，ＧＬ
２）、９１…Ｖ_DD線、９２ａ，９２ｂ…Ｖ_SS線、１１２
Ａ…メインワード線、１２１，１２１ａ，１２１ｂ…ビ
ット線コンタクト、１３１ａ，１３１ｂ…ビット線

Claims

【特許請求の範囲】

【請求項１】各メモリセルが、クロス接続された第１
および第２のｎＭＯＳトランジスタと、前記ｎＭＯＳト
ランジスタのドレインと電源線との間にそれぞれ接続さ
れた第１および第２のｐＭＯＳトランジスタとを含み、
かつ、第１および第２のｎＭＯＳトランジスタが形成さ
れるｎＭＯＳトランジスタ形成領域および前記第１およ
び第２のｐＭＯＳトランジスタが形成されるｐＭＯＳト
ランジスタ形成領域がそれぞれビット線と同じ方向に延
在するように配置された構成を有する半導体記憶装置で
あって、所定のワード線ドライバに共通の駆動信号を入力するた
めのメインワード線を有し、前記メインワード線が、前
記ビット線の下層に形成されると共に、前記ビット線と
下層のトランジスタ領域とを電気的に接続するためのビ
ット線コンタクトを避けて配線されていることを特徴と
する半導体記憶装置。
【請求項２】前記メインワード線は、各メモリセルの
２列に１本の割合で配置されると共に、前記２列に接す
る他の１の列にまたがるように配置されていることを特
徴とする請求項１記載の半導体記憶装置。
【請求項３】前記メインワード線は、その平面パター
ンがＹ字形状に形成されると共に、行方向に、各メモリ
セルの３列に１本の割合で繰り返して配置されているこ
とを特徴とする請求項１記載の半導体記憶装置。
【請求項４】前記メインワード線は、その平面パター
ンがＹ字形状に形成されると共に、行方向に、各メモリ
セルの４列に１本の割合で繰り返して配置されているこ
とを特徴とする請求項１記載の半導体記憶装置。
【請求項５】前記メインワード線は、各メモリセルの
２列に１本の割合で配置されると共に、前記２列に接す
る他の１の列にまたがるように配置されているパターン
と、その平面形状がＹ字型に形成されると共に、行方向
に、各メモリセルの４列に１本の割合で繰り返して配置
されているパターンとを組み合わせた形状であることを
特徴とする請求項１記載の半導体記憶装置。
【請求項６】電源電位供給線または基準電位供給線の
少なくとも一方と前記メインワード線とが、同じ階層の
配線層において、行方向に交互に繰り返して形成されて
いることを特徴とする請求項１記載の半導体記憶装置。