KR0184281B1 - 소메모리 면적에서 고안정성을 갖는 반도체기억장치 - Google Patents

Abstract

스테이틱형의 메모리셀을 여러개 집적하는 스테이틱 SRAM에 적합한 반도체기억장치로서, 소메모리셀 면적에서 고안정성을 갖는 SRAM 셀을 얻기 위해, 2개의 구동 MOSFET(3), (4)의 실질적인 채널길이를 L_DEFF, 실질적인 채널폭을 W_DEFF로 하고, 2개의 전송 MOSFET (5), (6)의 실질적인 채널길이를 L_TEFF, 실질적인 채널폭을 W_TEFF으로 했을 때의 셀비율을 R=(W_DEFF/L_DEFF)/(W_TEFF/L_TEFF)3로 한다. 또, 능동부하 MOSFET(1), (2)에 흐르는 최대전류 IR은 임계값 전압이 구동 MOSFET(5)의 게이트 소스 사이에 인가되었을 때 MOSFET(5)에 흐르는 전류 I_L(1×10^-8A)보다 큰 값으로 설정되어 있다. 또, 이 한쌍의 능동부하 MOSFET (1), (2)는 구동 MOSFET (3), (4) 및 전송 MOSFET (5), (6)의 상층에 적충되어 있다. 이러한 반도체 기억장치를 이용하는 것에 의해, 메모리셀 면적의 축소, 대 α선 강화, 전기적안정성강화, 저소비전력을 갖게 된다.

Description

소메모리 면적에서 고안정성을 갖는 반도체 기억장치

제1도(a)는 본 발명의 실시예의 회로도.

제1도(b)는 본 발명의 실시예의 단면도.

제2도(a) 내지 (e)는 본 발명의 근거로 되는 전기적 안정성의 시뮬레이션 파형을 도시한 도면.

제3도는 SRAM 셀의 부하의 전류의 효과를 설명하는 도면.

제4도(a),(b)는 본 발명의 실시예에 의한 메로리세의 배치도.

제5도(a)는 리드동작시에 메모리셀에 축적되어 있는 정보가 유지되는 경우의 시뮬레이션 파형을 도시한 도면.

제5도(b)는 리드동작시에 메모리셀에 축적되어 있는 정보가 파괴되는 경우의 시뮬레이션 파형을 도시한 도면.

제6도(a)는 본 발명의 실시예에 의한 워드선 구동방법의 파형도.

제6도(b)는 본 발명의 실시예에 의한 워드선 구동방법의 블럭도.

제7도는 본 발명의 실시예에 의한 센스 앰프, 데이타출력 회도등을 도시한 회로도.

제8도는 제7도의 회로의 동작 파형도.

본 발명은 반도체 기억장치에 관한 것으로, 특히 스테이틱형의 메모리셀을 여러개 집적하는 스테이틱 RAM에 적합한 반도체 기억장치에 관한 것이다.

종래, 고저항형 부하를 사용하는 SRAM셀에 관해서는 1989 Symposium on VLSI Technology, Digest of Technical Papers(1989) pp61-62(이하, 제1의 종래 기술이라 한다)에 기재되어 있다.

한편, 폴리실리콘 TFT(Thin Film Transistor)를 사용한 SRAM의 셀에 관해서는, 1989 Symposium on VLSI Circuit, Digest of Technical Papers(1989) pp29-30(이하, 제2의 종래 기술이라 한다)에 기재되어 있다.

또, 워드션을 펄스구동하는 것에 관해서는, 1982 IEEE Inter-national Solid-Satate circuits Conferencd, Digest of Technical papers, pp58-59(이하, 제3의 종래기술이라 한다)에 기재된 것이 있다.

상기 제1의 종래기술은 고저항형 부하를 갖는 SRAM의 셀에서는 충분한 노이즈 마진을 확보하기 위해 구동 MOSFET와 전송 MOSFET의 전류구동능력의 비 즉, 소위 비율을 3이상으로 할 필요가 있다는 것을 나타내고 있다.

이 경우, 구동 MOSFET가 충분한 전류구동능력을 얻기 위해서 그 채널폭을 전송 MOSFET의 채널폭의 3배 이상으로 해야하고, 이 이상 채널폭을 작게하여 메모리셀을 축소하는 것은 곤란하였다. 또, 상기 종래기술은 전송 MOSFET의 채널 방향과 구동 MOSFET의 채널방향이 직각으로 배치되어 있으며, 그 결과 전송 MOSFET의 소스 영역 및 구동 MOSFET의 트레인 영역으로 되는 고불순물 농도영역의 면적이 증대하고, 이것에 의해 메모리셀 면적을 더욱 축소하는 것이 어렵게 된다. 또, 상기 고불순물 농도 영역에 캐리어가 수직되는 것에 의해 야기되는 소위 α선에 의한 소프트 에러에 대하여 약하게 되는 것이 예상된다.

또, 상기 제2의 종래기술은 폴리실리콘 TFT를 SRAM의 메모리셀에 이용하는 것에 의해서 α선에 의한 소프트 에러 내성이나 메모리셀의 전기적 안정정이 증대하는 것으로, SRAM에서 자주 사용되는 폴리실리콘 저항부 하형의 메모리셀보다도 저전압 동작이 가능하다는 것을 나타낸 것이다. 그러나, 상기 제2의 종래기술에서도 기판상에 만들어지는 구동 MOSFET의 채널폭은 종래의 저항부하형 셀과 같은 크기가 필요하고, 이 이상의메모리셀 면적의 축소는 곤란하였다.

또, 상기 제3의 종래기술은 긴 사이클시간에서 메모리셀에 흐르는 전류를 작게하기 위하여 워드선을 펄스구동하고 있다. 이때의 펄스 폭을 최소사이클 시간과 대략 같게 설정하면, 긴 사이클 시간에서 메모리셀에 전류가 흐르는 시간을 짧게하여 평균의 전류를 작게 할 수 있다. 그러나, 최소사이클 시간에서 메모리를 동작시키는 경우는 워드선이 펄스 구동되지 않고, 오히려 워드선이 항상 활성화 되는 상태로 된다. 이때 메모리셀내의 접속점에 축적되어 있는 전하가 전송 MOSFET에서 비트선으로 흘러서 접속점의 전위가 저하하는 문제가 있었다. 비율이 3이상이면 이 접속점 전위의 저하에 의해서도 정보가 파괴되는 일은 없었지만, 비율이 3 이하인 경우에 집속점의 전위가 저하하면 어느것은 2개의 접속점위의 전위가 역전하여 정보가 파괴되는 문제가 있었다.

한편, 본 발명자등은 제3도에 도시한 바와 같은 SRAM에서, 2개의 구동 MOSFET M1, M2의 실질적인 채널길이 L_DEFF, 실질적인 채널폭 W_DEFF로 하고, 2개의 전송 MOSFET M3, M4의 실질적인 채널 길이 L_TEFF, 실질적인 채널폭 W_TEFF에 관해서, (W_DEFF/L_DEFF)/(W_TEFF/L_TEFF)3 로 되는 셀비율에 의한 SRAM 셀의 셀사이즈의 축소를 검토한 결과, 다음과 같은 셀에서 정보를 리드할 때 셀정보가 반전되는 문제가 발생하는 것을 발견하였다.

즉, 제3도에 있어서, 셀에서 정보를 리드하기 전에는 구동 MOSFET M1이 OFF, 구동 MOSFET M2가 ON으로 되어 있는 상태를 가상한다. 따라서, 셀의 좌측의 정보 축적 노드의 고레벨은 V_H로 되어 있고, 셀의 우측에 정보축적 노드의 저레벨은 V_L로 되어 있다.

셀에서 정보를 리드하기 위해서 워드선(7)을 고레벨의 전원전압 V_CC로 하면 전송 MOSFET M3, M4가 ON으로 된다. 한편, 한쌍의 비트선(8)에 접속된 비트선 부하(9)(10)등의 작용에 의해서 이 한쌍의 비트선(8)의 전압은 고레벨의 전원전압 V_CC로 된다.

만약, 셀 비율이 (W_DEFF/L_DEFF)/(W_TEFF/L_TEFF)3로 설정되어 있는 경우, ON상태의 전송 MOSFET M3, M4의 임피던스는 ON 상태의 구동 MOSFET M2의 임피던스에 가까운 값으로 된다.

따라서, 비트선(8)의 고레벨 전압에 의해서 저레벨 V_L에 있었던 셀의 우측의 정보 축적 노드의 전압이 구동 MOSFET M1의 임계값 전압 V_th에 가까운 전압까지 상승하게 된다.

한편, MOSFET의 게이트 소스사이의 임계값 전압 V_th에 가까운 전압이 인가되면 그 드레인 소오스 경로에는 1×10^-8A 정도의 전류 I_L이 흐르게 된다.

따라서, OFF 상태로 있었던 구동 MOSFET M1의 전류 I_L이 크게 되고, 셀의 좌측의 정보축적 노드의 고레벨 V_H가 저하해 버려 결국은 셀정보가 바람직하지 않게 반전해 버린다.

따라서, 이와 같은 셀정보의 바람직하지 않은 반전을 방지하기 위해서는 제3도의 메모리셀에서 메로리셀의 한쌍의 부하(1),(2)를 저임피던스로 하여 상술한 전류 I_L보다 큰 부하전류 I_L이 부하(1)에 흐르도록 하면 좋다.

이와 같이 상술한 전류 I_L을 부하전류 I_R보다 작게 되도록 설정하는 것에 의해서 좌측의 정보축적 노드의 전위는 고레벨 V_H에 유지되어 셀정보의 바람직하지 않은 반전을 방지할 수 있게 된다.

그러나, 이 방법에서는 한쌍의 부하(1),(2)가 저임피턴스이므로, 데이타선을 비활성 레벨로 하는 메모리셀 데이타 유지상태에서 메모리셀에 의해 소비되는 전력이 현저하게 증대한다는 문제도 본 발명자등의 검토에 의해 명백하게 되었다.

본 발명의 목적은 상기한 바와 같이 본 발명자들의 검토결과를 기초로 해서 이루어진 것으로 보다 작은 셀 비율에서도 전기적 안정성을 확보하고, 메모리셀의 면적은 저감하고, 또한 메모리셀의 소비전력의 저감을 제공하는 것이다.

본 발명의 대표적인 실시예에 의하면 상기의 목적은 다음과 같이 해서 달성될 수가 있다.

즉 2개의 구동 MOSFET의 실질적인 채널 길이를 L_DEFF, 실질적인 채널폭을 W_DEFF로 하고, 2개의 전송 MOSFET의 실질적인 길이를 L_TEFF, 실질적인 채널폭을 W_TEFF로 했을때의 셀 비율 R을 R=(W_DEFF/L_DEFF)/(W_TEFF/L_TEFF)3로 한다.

또, 한쌍의 부하를 그것에 흐르는 전류가 한쌍의 정보노드의 저위에 따라 변화하는 능봉부화 FET로 한다.

또, 이 능동부하에 흐르는 최대전류 I_R은 상술한 전류 I_L보다 큰 값으로 설정되어 있다.

또, 한쌍의 능동부하 FET의 최대전류 I_R의 상기 설정은 이 한쌍의 능동부하 FET의 채널 길이와 채널폭을 설정하는 것에 의해 용이하게 할 수 있다.

또, 이 한쌍의 능동부하는 구동 MOSFET 및 전송 MOSFET의 상층에 적층된 폴리실리콘 TFT로 구성되어 있다.

셀 비율이 작게 설정되고, 능동부하로서의 폴리실리콘 TFT가 구동 또는 전송 MOSFET의 상부에 만들어져 있으므로, 메모리셀의 점유면적을 작게 하는 것이 가능하게 된다.

또, 능동부하로서의 폴리실리콘 TFT에 흐르는 전류 I_R은 상술한 전류 I_L보다 큰 값으로 설정되어 있으므로, 셀정보의 바람직하지 않은 반전을 방지할 수 있다.

또, 데이타선 비활성 레벨로 하는 메모리셀 데이타 유지상태에서 한쌍의 정보축적 노드의 전위가 안정화된 조건에서는 저전위 V_L의 정보축적 노드에 게이트가 접속된 한쪽의 구동 MOSFET(3)의 미소한 OFF 전류와 고전위 V_H의 정보축적 노드에 게이트가 접속된 한쌍의 폴리실리콘 TFT(2)의 미소한 OFF 전류만이 데이타 유지상태의 셀의 소비전류로서 셀에 흐르게 된다. 이렇게 하여 데이타 유지상태의 메모리셀의소비전력을 저감할 수가 있다.(제1도 참조).

본 발명의 그 밖의 목적과 특징은 다음의 실시예에서 명백하게 될 것이다.

이하, 본 발명의 실시예를 도면에 따라 설명한다.

제1도(a)는 본 발명의 실시예의 회로도, 제1도(b)는 본 발명의 실시예의 단면도를 도시한 도면이다.

제1도(a)에서, (1),(2)는 능동부하로서의 P채널의 폴리실리콘 TFT, (3),(4)는 N 채널의 구동 MOSFET로, 그 실효 채널 길이는 W_DEFF, 실효 채널 폭은 L_DEFF이다. 또, (5),(6)은 N 채널의 전송 MOSFET로, 실효 채널 길이는 W_TEFF, 실효채널 폭은 L_TEFF이다. 또, (7)은 워드선, (8)은 비트선이다. 여기서 실효 채널 폭 W_EFF은 가공 채널 폭을 W_M, 패널 폭의 오프세트 값을 ΔW로 하면 W_EFF=W_M-ΔL로 주어지고, 실효 채널 길이 L_EFF는 가공 채널 포글 L_M, 채널폭의 오프 세트값을 Δ로 하면 L_EFF=L_M-ΔL로 주어지는 값이다.

제1도(b)의 단면도에서는 실리콘 기판상의 P웰내에 N 채널형의 MOSFET가 만들어져 있다. 이 N채널형의 MOSFET의 게이트 전극(11)은 제1층 폴리실리콘이다. 또, 그 위에 제2층 폴리실리콘을 게이트 전극(12)로 하고, 제3층을 폴리실리콘을 채널 (13)으로한 P채널형의 폴리실리콘의 TFT가 만들어져 있다.

본 실시예에는 제1도(b)와 같이 폴리실리콘 TFT가 전송 MOSFET, 구동 MOSFET의 상부에 만들어져 있는 구조에서, 또 메모리셀 비율(W_DEFF/L_DEFF)/(W_TEFF/L_TEFF) 가 3보다 작은 것을 특징으로 하는 것이다.

종래 기술에 의한 메모리 셀에서 이 메모리 셀 비율은 3이상이 되지 않으면 전기적 안정성을 만족할 수가 없으므로, W_DEFF는 W_TEFF의 3배 이상으로 해야만 했었다.

그러나, 본 실시예에서는 앞서 설명한 바와 같이 셀에서의 정보를 리드할 때에 1×10^-8A 이상의 ON 전류를 흐르게 할 수 있는 능동부하로서의 폴리실리콘의 TFT(1),(2)를 메모리셀에 사용하기 위해서 메모리셀 비율을 3보다 작게 할 수가 있고, 결과로서 W_DEFF를 종래보다 작게 할 수가 있다.

그리고, 폴리실리콘 TFT는 제1도(b)에 도시한 바와 같이 구동 또는 전송 MOSFET의 상부에 만들어져 있으므로, 메모리셀의 점유면적을 크게 하는 원인으로는 되지 않는다. 따라서, 본 실시예에서는 종래의 셀보다 점유면적을 작게 할 수가 있다.

제2도는 본 발명의 근거로 되는 전기적 안정성의 시뮬레이션 파형을 도시한 것으로서, (a)는 SRAM 메모리셀의 회로도이며, 메모리셀의 좌측의 노드를 V₁, 우측의 노드를 V₂로 한다. 좌측의 정보노드에는 부하소자 L₁, 좌측의 정보노드에는 부하소자 L₂가 접속되어 있다. 또, 메모리셀내의 구동 MOSFET의 채널 길이 및 임계전압은 좌·우의 구동 MOSFET에서 각각 15% 정도의 차를 두어 이 메모리셀이 있는 일정한 방향의 래치가 걸리기 쉽게 되도록 되어 있다. 즉, V₁의 노드가 고전위로 되기 쉽게 되도록 셀내의 구동 MOSFET에 언발란스가 있는 것으로 한다.

이때 부하의 전원 Vcc 및 워드선의 전압 V_W가 4V, 비트선의 전압을 4V로 했을때의 V₁과 V₂의 전압의 관계를 나타낸 것이 제2도(b),(c),(d),(e)이다.

제2도(b),(c)는 부하소자가 폴리실리콘 TFT의 경우이고, 제2도(d),(e)는 부하소자가 폴리실리콘에 의해 생긴 고저항의 경우를 도시한 것이다. 각각의 도면중에는 곡선이 2줄씩 그려져 있지만, 이것은 V₁을 강제적으로 변화시켜 V₂를 본 경우와 V₂를 강제적으로 변화시켜 V₁를 본 경우를 각각 도시한 것으로, 이들의 곡선의 교점은 메모리셀의 안정점을 나타내고 있다.

제2도(e)에 도시한 바와 같이 부하가 고정항이고, 또한 셀비율이 3인 경우는 확실한 교점이 3개 나타난다. 한 가운데의 교점은 준안정점이고, 메모리셀내의 노드전압은 양측의 교점에서 가장 안정된 상태를 나타낸 것으로 된다. 따라서, 고저항 부하의 경우에는 셀비율이 3이면 양측의 교점에서 안정 상태이다. 즉, 정보를 계속 유지할 수가 있다.

그러나, 제2도(d)에 도시한 바와 같이 고저항 부하의 경우에서 셀비율이 2인 경우에는 교점이 2개 밖에 나타나지 않는다. 따라서, 고저항 부하의 메모리셀에서 셀비율이 2인 경우에는 정보를 축적할 수가 없었다.

따라서, 고저항 부하의 경우에 있어서는 셀비율을 3이상으로 하여 메모리셀의 동작의 안정화를 도모할 필요가 있었다.

한편, 폴리실리콘 TFT를 사용한 셀의 경우에는 제2도(b)에 도시한 바와 같이 셀비율이 2인 경우에서도 교점이 3개 나타나 있다. 이것은 부하가 능동소자인 폴리실리콘 TFT이므로, 부하의 등가저항을 낮출 수 있는 것에 의한 것이다. 따라서, 폴리실리콘 TFT를 사용한 셀에서는 셀비율을 3보다 작은 값으로 할 수 있다.

제3도는 SRAM 셀의 부하의 전류의 효과를 설명하는 도면이다. 제3도의 상부의 도면은 메모리셀의 회로도를 나타내고 있다. 제3도의 회로도에서 V_H는 높은 전압의 정보 노드전위, V_L는 낮은 전압의 정보 노드 전위, I_L은 낮은 정보 노드전위 V_L에 응답하는 구동 MOSFET M1에 흐르는 전류이다.

또, 제3도의 회로도에서 I_R은 메모리셀의 부하(1),(2)에 흐르는 전류이고, 부하로서 폴리실리콘 TFT를 사용한 셀에서 TFT의 ON 전류에 해당한다. 메모리셀에서 정보를 리드하는 경우, 높은 정보 노드전위 V_H는 전류 I_L, I_R의 대소관계로 결정되는 전압이다. 따라서, 전류 I_L이 크게 되면 부하에 흐르는 전류 I_R에 의해서 정보 노드전위 V_H를 높은 전압으로 유지할 수 없게 되고, 최후에는 정보가 반전되게 된다.

리드 상태에서 V_H=Vcc, 비트선(8)의 전위를 Vcc, 셀비율을 β로 하면 낮은 정보 노드전위 V_L은 다음의 식으로 주어진다.

여기서, V_THO는 대전류 동작영역의 임계값 전압이다. 상기 식의 전원전압을 파라메타로서 폴로팅한 것이 제3도의 아래 도면이다. 이 도면의 종축에는 낮은 정보 노드전압의 노드전위 V_L과 동시에 이 낮은 정보 노드전압 V_L에 응답하는 구동 MOSFET M1의 전류 I_L이 동시에 나타나 있다. 즉, 낮은 정보 노드전압 V_L이 MOSFET의 임계값 전압인 0.55V의 경우, I_L은 1×10^-8A으로 된다. 따라서, V_L이 0.55V로 되는 셀비율 및 전원전압의 조건에서는 부하에 흐르는 전류 I_R은 1×10^-8A 이상이 아니면 V_LI_R로 되어 V_H가 내려간다. 그리고, 셀정보가 반전하게 된다. 제3도에서 Vcc가 5V인 경우, 셀비율이 3이하로 되면 V_L이 0.55V인 임계값 전압 이상으로 된다. 따라서, 고정항 부하의 셀의 경우와 같이 I_R이 10^-8A 이하인 경우에 비율이 3이하에서는 V_H가 내려가 정보를 유지할 수 없게 된다.

이것에 대하여, 제1도의 본 발명의 실시예와 같이 능동부하로서의 폴리실리콘 TFT(1),(2)에 의해서 부하 전류가 1×10^-8A 이상인 경우에는 비율이 3이하에서도 셀정보를 유지할 수 있게 된다.

환언하면, 전원전압 V_CC가 누적 5V인 경우에서 셀비율을 2.55까지, 전원전압 Vcc가 4V인 경우에서 셀비율 1.75까지는 V_L은 0.55V 이하이므로, 폴리실리콘 TFT(1),(2)의 전류가 1×10^-8A 이상이면 셀정보를 유지할 수 있다.

이와 같이 제1도의 본 실시에에서는 메모리셀의 비율을 3이하로 내려도 셀의 정보가 반전되지 않고 유지된다. 결과로서, 본 실시예에서는 메모리셀의 비율을 내리는 것에 의해서 구동 MOSFET M1, M2의 채널폭 W_DEFF를 종래보다 작게하여 메모리셀의 면적을 종래보다 작게 할 수가 있다.

제4도(a),(b)는 본 발명의 실시에에 의한 메모리셀의 배치도를 도시한 것이다. 또, 제4도(a)와 (b)는 같은 메모리셀의 배치도이지만, 도면의 복잡을 방지하기 위하여 나누어 도시한 것이다.

제4도(a)에서 (41),(42),(43),(44)는 MOSFET의 게이트 전극을 형성하는 제1층째의 폴리실리콘층, (45)는 소자 분리를 위한 두꺼운 필드 산화막의 끝부를 도시한 선이고, 이 선(45)의 내측에 형성된 얇은 게이트 산화막과 제1층째의 폴리실리콘층(41) 내지 (44)의 오버랩된 부분에 제1도의 MOSFET(3),(4),(5),(6)의 채널부분(점으로 표시한 부분)이 형성되고, 오버랩되지 않은 부분은 MOSFET의 소스 또는 드레인 영역으로 되는 고불순물 농도 영역이다. 이중, (46),(47)의 고불순물 농도영역은 메모리셀내의 정보축적 노드, (62)는 메모리셀의 접지전극으로 되는 노드이다. 또, (48),(49)는 콘택트 홀이고, 제2층째의 폴리실리콘층(52)에 의해 고불순물 농도영역(46)(MOSFET(3),(5)가 접속된 정보축적 노드)과 폴리실리콘층(43)(구동 MOSFET(4)의 게이트 전극)을 접속하고 있다.

마찬가지 (50),(51)은 콘택트 홀이고, 제2층째의 폴리실리콘층(53)에 의해 고불순물 농도영역(47)(MOSFET(4),(6)이 접속된 정보축적 노드)와 폴리실리콘층(42)(구동 MOSFET(3)의 게이트 전극)을 접속하고 있다. 이들의 접속에 의해 메모리셀내에 플립플롭 회로를 형성하고 있다.

한편, 상술한 제2층째의 폴리실리콘층(52),(53)은 제4도(b)에 도시한 바와 같이 제1도의 능동부하로서의 폴리실리콘 TFT(1),(2)의 하층 게이트 전극도 겸하고, 다른 게이트 절연막을 거쳐서 제3층째의 폴리실리콘층(54)가 이 게이트 전극과 오버랩하는 부분이 폴리실리콘에 의한 TFT(1),(2)의 채널부분으로 되어 있다. 또, 콘택트 홀(55),(56)은 제2층째의 폴리실리콘(53),(52)와 제3층째의 폴리실리콘(54A),(54B)를 접속하기 위한 것이다.

제4도(b)에서 제3층째의 폴리실리콘(54)의 사선부는 보론이 고농도로 이온 주입되는 것에 의해 능동부하로서의 폴리실리콘 TFT(1),(2)의 소스 및 드레인 영역으로 되어 있는 부분을 도시하고 있다. 한편, 제4의 콘택트 홀(57A),(57B)는 각각 (58A),(58B)의 최상층 알루미늄 배선층에 접속되어 비트선(8)을 형성하고 있다. 또, (60)은 메모리셀의 접지배선이고, 제1의 콘택트 홀(61)을 거쳐서 고불순물 농도영역(62)에 접속되어 있다. 또, 이 접지선(60)은 제1층째와 제2층째의 폴리실리콘 사이에 배치된 중간층의 폴리실리콘으로 형성되어 있다.

제4도(a),(b)에서 도시한 바와 같이 본 실시예에서는 MOSFET의 게이트 전극으로 되는 층인(41),(42),(43),(44)는 평행하게 배치되어 있다. 종래의 SRAM 메모리셀의 배치에서는 구동 MOSFET의 채널폭을 넓혀야 했으므로, (41),(44)의 폴리실리콘층과 (42),(43)의 폴리실리콘층은 각각 수직으로 배치한 쪽의 면적이 작게 되고, 종래예에서도 이와 같이 되어 있었다. 그러나, 본 실시예에서는 메모리셀의 비율은 작게 해도 좋으므로, 구동 MOSFET의 게이트의 폭을 전송 MOSFET의 게이트 폭에 비해서 극단으로 크게하지 않아도 좋게 되고, 이들의 구동 MOSFET와 전송 MOSFET의 전극을 평행하게 배치해도 메모리셀 면적은 크게 증가하지 않는다.

이들의 전극은 같은 폴리실리콘층에서 만들어지고 있으므로 평행하게 배치된 경우 서로의 거리는 최소가공치수에 의해 규정되는 것으로 된다. 따라서, 이들 폴리실리콘층에 의해서 끼워진 고불순물 농도영역(46),(47)은 필연적으로 매우 작은 면적으로 된다.

문헌 T. Toyabe, et al., A Soft Error Rate Model for MOS Dynamic RAM's, IEEE Trans. Electron Devices, vol. ED-29(1982)p.732에 의하면, 반도체 기판에 α선이 입사되었을 때 생성되는 전자가 정보축적 노드인 고불순물 농도영역에 수집되고, 이것이 α선에 의한 소프트 에러를 일으킨다고 되어 있다. 이 문헌에서도 또 수집되는 전자의 양은 고불순물 농도의 면적이 작은 만큼 작아진다고 하고 있다. 따라서, 고불순물 농도영역의 면적을 매우 작게 할 수 있는 본 실시예에서는 수집하는 전자의 수를 작게 하고, α선에 의한 소프트 에러의 확률을 매우 작게 할 수 있는 효과가 있다.

한편, 메모리셀을 안정되게 동작시키기 위해서는 상술한 바와 같이 축적노드전압을 높게 유지할 필요가 있다.

제5도는 리드 동작할 때에 축적되어 있는 정보가 유지되는 경우(제5도(a))와 정보가 파괴되는 경우(제5도(b))의 시뮬레이션 파형을 도시한 것이다. 도면중 V_W는 워드선 전압, V_H는 정보가 축적되어 있는 고전압 노드전위, V_L은 저전압 노드전위를 나타내고 있다. 양자의 차이는 워드선의 동작전의 고전압 노드전위의 차이에 있다. 즉, 고전압 노드전위가 높은 제5도(a)의 경우에는 정보가 유지되지만, 고전압 노드전위가 낮은 제5도(b)의 경우에는 정보가 역전하게 된다. 따라서, 안정된 동작을 위해서는 워드선이 동작해서 정보를 리드하기 직전에 고전압 노드전위를 높게 유지할 필요가 있다.

제6도는 본 발명의 실시예에 의한 워드선 구동방법을 도시한 것이고, 제6도(a)는 파형도, 제6도(b)는 블럭도이다.

본 발명은 어드레스신호 Ai가 천이하는데 따라 발생하는 ATD 펄스를 사용하는 것이 전제로 되어 있다. ATD 펄스가 발생하면, 지연회로 내에서 그 펄스를 연장시켜서 워드선의 활성화신호 ø_WD를 발생하고, 그 신호에 의해 워드선을 동작시켜 메모리셀 내의 정보를 리드한다.

종래에는 제6도(a)의 파형도내의 점선으로 나타낸 바와 같이 워드선의 활성화신호 ø_WD는 최소사이클 시간 t_cycle(반도체 메모리의 억세스 시간으로 결정되는 어드레스 천이와 다음의 어드레스 천이 사이의 시간간격)과 같은 길이 또는 그 보다 길게 결정된다.

따라서, 만약 종래 어드레스의 변화가 최소사이클 시간으로 실행된 경우에는 워드선의 활성화신호는 연속적으로 활성화된다. 따라서 워드선도 연속적으로 동작한채로 된다. 이 경우에는 셀비율이 3이하의 메모리셀의 고전압 노드의 전압은 낮게 계속하고, 얼마 안있어 셀정보는 반전하게 된다.

그러나, 본 실시예에서는 워드선(7)의 활성화신호 ø_WD가 최소사이클 시간 t_cycle도중에 비활성화되므로, 그 중단의 사이에 제1도의 폴리실리콘 TET(1),(2)의 전류에 의해서 고전압 노드가 충전되어 다시 전원전압 Vcc 레벨로 복귀되므로 셀의 정보가 반전하는 일이 없게 된다. 따라서, 본 실시예에서는 최소사이클 시간 t_cycle마다 어드레스 Ai가 변화해도 메모리셀내의 정보가 반전하는 것을 방지하는 메모리셀의 전기적 안정성을 얻을 수가 있다.

제7도는 본 발명의 실시예에 의한 센스앰프, 데이타 출력회로등을 도시한 회로도이고, 제8도는 제7도의 회로의 파형도이다. 본 실시예에서는 제6의 실시예와 같은 워드선의 활성화신호 ø_WD는 사이클 도중에서 중단하도록 되어 있지만, 워드선의 활성화가 중단하는 것에 따라서 데이타 출력회로에 워드선이 비활성 상태인 동안에 데이타를 유지하는 래치회로를 마련한 것이다.

제7도 및 제8도에 도시한 바와 같이 본 실시예에서는 워드선 활성화신호 ø_WD에 의해 워드선이 활성화 메모리셀내의 신호를 데이타선 d,로 출력한다. 데이타선의 신호는 공통 데이타선에 출력되어 센스 앰프에서 증폭되어 Do,의 신호로 된다. 증폭된 신호는 멀티플렉서와 래치입력신호를 거쳐서 래치회로에 들어간다. 래치입력회로는 상술한 ATD 펄스로 만들어지는 펄스 ø_Lin에 의해 제어되지만, ø_WD가 활성화되어 워드선이 활성화되어 있을 때만 ø_Lin이 활성화되어 있다. 래치회로에 들어간 신호는 래치로 라이트됨과 동시에 데이타 출력회로를 거쳐서 데이타 출력핀 Dout 단자에 데이타를 출력한다. 한편, 데이타선이 비활성화되면 데이타선, 공통 데이타선에 데이타신호가 출력되는 일이 없었지므로, 센스 앰프의 출력신호는 중간적인 전위로 된다. 그러나, 이때 동시에 ø_Lin이 비활성화 되어 래치회로로 신호가 입력되는 일이 없어진다. 따라서, 래치회로에 축적되어 있는 데이타신호가 그대로 데이타 출력회로에 입력되어 데이타 출력핀에 데이타의 출력을 계속할 수가 있다.

이들이 동작하는 동안 메모리셀내의 노드의 전압은 제6도의 실시예와 마찬가지로, 워드선이 활성화상태인 경우에는 고전위 노드전압이 내려가려고 하지만, 워드선이 비활성 상태인 사이에 폴리실리콘 TFT의 전류에 의해서 고전압 노드가 충전되어 다시 전원전압 Vcc 레벨로 복귀하므로 셀의 정보가 반전하지 않게 된다. 따라서, 제7도 및 제8도의 본 실시예에서도 최소사이클 시간마다 어드레스가 변화해도 메모리셀내의 정보가 반전하는 일을 방지하여 메모리셀의 전기적 안정성을 얻을 수가 있다.

이상 기술한 바와 같이 본 발명에 의해서 SRAM의 메모리셀의 면적축소, 대α선 강화, 전기적 안정성의 강화, 저소비전력을 갖는 효과가 있다.

Claims (16)

1. 제1도전형의 2개의 구동 MOSFET와 2개의 전송 MOSFET로 각각 구성된 스테이틱형 메모리셀이 반도체기판상에 형성된 반도체기억장치에 있어서, 제2도전형의 2개의 FET는 상기 메모리셀의 능동부하로써 적어도 하나의 상기 구동과 전송 MOSFET 상부에 형성되고, 조건(W_DEFF/L_DEFF)/(W_TEFF/L_TEFF)3(여기에서, L_DEFF와 W_DEFF는 상기 2개의 구동 MOSFET의 실효채널길이와 실효채널폭을 각각 나타내고, L_TEFF와 W_TEFF는 상기 2개의 전송 MOSFET의 실효채널길이와 실효채널폭을 각각 나타낸다)이 설정되며, 상기 능동부하 FET로 흐르는 전류는 1×10^-8A 이상으로 설정되는 반도체기억장치.
2. 제1항에 있어서, 상기 능동부하 FET는 폴리실리콘 박막트랜지스터(TFT)로 이루어지는 반도체기억장치.
3. 제2항에 있어서, 상기 2개의 전송 MOSFET가 비도통으로 되는 시간을 마련하고, 상기 메모리셀내의 하나의 노드가 상기 비도통시간중에 폴리실리콘 박막트랜지스터의 상기 전류에 의해 전기적으로 충전되도록 조건 t_WDt_cycle(여기에서, t_WD는 상기 2개의 전송 MOSFET를 도통으로 하는 워드선의 전압펄스의 폭을 나타내고, t_cycle는 상기 반도체기억장치의 최소사이클 시간을 나타낸다)이 설정되는 반도체기억장치.
4. 제2항에 있어서, 상기 2개의 전송 MOSFET의 채널방향은 상기 2개의 구동 MOSFET의 채널방향과 실질적으로 평행인 반도체기억장치.
5. 제3항에 있어서, 상기 2개의 전송 MOSFET의 채널방향은 상기 2개의 구동 MOSFET의 채널방향과 실질적으로 평행인 반도체기억장치.
6. 제5항에 있어서, 상기 구동과 전송 MOSFET는 n채널 도전형이고, 상기 능동부하 FET는 p채널 도전형인 반도체기억장치.
7. 제1항에 있어서, 상기 구동과 전송 MOSFET는 n채널 도전형이고, 상기 능동부하 FET는 p채널 도전형인 반도체기억장치.
8. 제2항에 있어서, 상기 구동과 전송 MOSFET는 n채널 도전형이고, 상기 능동부하 FET는 p채널 도전형인 반도체기억장치.
9. 제1도전형의 2개의 구동 MOSFET와 2개의 전송 MOSFET로 각각 구성된 스테이틱형 메모리셀이 반도체기판의 주면영역내에 형성된 높은 안정성의 반도체기억장치에 있어서, 각각의 구동 MOSFET는 다른 구동 MOSFET의 게이트와 드레인에 교차 결합된 드레인과 게이트를 갖고, 상기 2개의 전송 MOSFET는 구동 MOSFET의 상기 드레인과 1쌍의 상보비트선의 대응하는 하나사이에 결합되는 각각의 채널을 갖고, 제2도전형의 2개의 FET는 상기 메모리셀의 능동부하로써 상기 반도체기판의 상기 주면영역상 및 상기 구동과 전송 MOSFET T중의 적어도 하나상에 형성되고, 조건(W_DEFF/L_DEFF)/(W_TEFF/L_TEFF)3(여기에서, L_DEFF와 W_DEFF는 상기 2개의 구동 MOSFET의 실효채널길이와 실효채널폭을 각각 나타내고, L_TEFF와 W_TEFF는 상기 2개의 전송 MOSFET의 실효채널길이와 실효채널폭을 각각 나타낸다)이 설정되고, 상기 능동부하 FET로 흐르는 전류는 1×10^-8A 이상으로 설정되는 반도체기억장치.
10. 제9항에 있어서, 상기 능동부하 FET는 폴리실리콘 박막트랜지스터(TET)로 이루어지는 반도체기억장치.
11. 제10항에 있어서,상기 2개의 전송 MOSFET가 비도통으로 되는 시간을 마련하고, 상기 메모리셀내의 하나의 노드가 상기 비도통 시간중에 상기 폴리실리콘 박막트랜지스터의 상기 전류에 의해 전기적으로 충전되도록 조건 t_WDt_cycle(여기에서, t_WD는 상기 2개의 전송 MOSFET를 도통으로 하는 워드선의 전압펄스의 폭을 나타내고, t_cycle는 상기 반도체기억장치의 최소사이클 시간을 나타낸다)이 설정되는 반도체기억장치.
12. 제11항에 있어서, 상기 2개의 전송 MOSFET는 그 대응하는 채널의 방향이 상기 2개의 구동 MOSFET의 채널방향과 실질적으로 평행하게 되도록 배치되는 반도체기억장치.
13. 제12항에 있어서, 상기 구동과 전송 MOSFET는 n채널 도전형이고, 상기 능동부하 FET는 p채널 도전형인 반도체기억장치.
14. 제10항에 있어서, 상기 2개의 전송 MOSFET는 그 대응하는 채널의 방향이 상기 2개의 구동 MOSFET의 채널방향과 실질적으로 평행하게 되도록 배치되는 반도체기억장치.
15. 제9항에 있어서, 상기 구동과 전송 MOSFET는 n채널 도전형이고, 상기 능동부하 FET는 p채널 도전형인 반도체기억장치.
16. 제10항에 있어서, 상기 구동과 전송 MOSFET는 n채널 도전형이고, 상기 능동부하 FET는 p채널 도전형인 반도체기억장치.