JPS63166259A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に係り、特にソフトエラー
耐量の高いメモリセルを備えたスタティック型の半導体
記憶装置に関する。

（従来の技術〕 第５図は、このような従来の半導体記憶装置のメモリセ
ルの構成を示した回路図である。

図Ｃ２おいて、Ｑ、、ＱｚはＮ型のトランスファ・トラ
ンジスタ、Ｑ３　、　　ＱａはＮ型のドライバ・トラン
ジスタ、Ｑｓ　、ＱｂはＰ型のロード・トランジスタで
ある。Ｂ、■は、列方向および行方向に配列された複数
のメモリセルを、列方向に貫通するビット線対であり、
特にＢはビット線、■は相補的ビット線である。Ｗは、
前記配列された複数のメモリセルを行方向に貫通するワ
ード線である。Ｑ９はビット線Ｂに設けられた負荷用の
トランジスタ、Ｑｌ。は相補的ビット線百に設けられた
負荷用のトランジスタである。トランジスタＱ、。

Ｑｌｏの各ドレインは電源ライン■Ｃｃに接続され、そ
れらの各ゲートは基準電圧源■８に接続されている。

トランスファ・トランジスタＱ１のドレインはビット線
Ｂに接続され、トランスファ・トランジスタＱ２のドレ
インは相補的ビットｋｌに接続されている。また、トラ
ンスファ・トランジスタＱ皇。

Ｑ２の各ゲートは、ワードｖｌＷに共通に接続されてい
る。

トランスファ・トランジスタＱ、のソース、ドライバ・
トランジスタＱ３のドレイン、ロード・トランジスタＱ
Ｓのドレインは共通節点ａで接続されている。一方、ト
ランスファ・トランジスタＱ２のソース、ドライバ・ト
ランジスタＱ４のドレイン、ロード・トランジスタＱ、
のドレインは共通節点すで接続されている。

ドライバ・トランジスタＱ４およびロード・トランジス
タＱ、の各ゲートは共通節点Ｃで接続されている。一方
、ドライバ・トランジスタＱ、およびロード・トランジ
スタＱ、の各ゲートは共通節点ｄで接続されている。

また、ロード・トランジスタＱｓ　、Ｑ６の各ソースは
電源ラインＶｃｃに接続され、ドライバ・トランジスタ
Ｑ、、Ｑ、の各ソースはグランドＶＳ５に接続されてい
る。

そして、上述した共通節点ａ、ｃ間は抵抗Ｒ６を介して
接続され、共通節点す、ｄ間は抵抗Ｒ２を介してｔｌ　
’＋Ｍされている。

次に、上述した構成のメモリセルを備えた半導体記憶装
置の動作を説明する・ メモリセルの状態として、（１）ストア、（■）読み出
し、（ＩＩＩ）書き込みの三つの状態がある。

（１）ストア状態において、ワード線Ｗは’ＬＪレベル
に設定され、トランスファ・トランジスタＱ＋　、Ｑｔ
はＯＦＦ状態になっている。したがって、メモリセルの
動作は、ドライバ・トランジスタＱ、とロード・トラン
ジスタＱＳとからなる第１インバータと、ドライバ・ト
ランジスタＱ４とロード・トランジスタＱ、とからなる
第２−インバータとで、説明することができる。

第６図は、共通節点ｄを入力、共通節点ａを出力とする
第１インバータの伝達曲線αと、共通節点Ｃを入力、共
通節点すを出力とする第２インバータの伝達曲線βとを
示している。同図において、伝達曲線αと伝達曲線βと
の交点Ａ、Ｂが安定点である。動作点がＡにあればデー
タ’ＩＪストアに対応し、一方、動作点がＢにあればデ
ータ’ＯＪストアに対応する。

（ｎ）次に、データの読み出し動作を説明する。

今、仮にデータ’ＯＪにストアされているとする。読み
出し時には、ワード線Ｗは’ＨＪレベルに設定され、ト
ランスファ・トランジスタＱｌ。

Ｑ２はＯＮ状態になっている。このとき、ビット線Ｂに
設けられた負荷トランジスタＱ、が、トランスファ・ト
ランジスタＱ、を介して前記第１インバータに接続され
るので、その伝達曲線αはシフトして、第６図に示す伝
達曲線α１のようになる。同様に、伝達曲線βは、第６
図に示す伝達曲線β１のようにシフトする。即ち、伝達
曲線α１についてみれば、データ「０」をストアするた
めに、ドライバ・トランジスタＱ、が放電していても、
共通節点ａの電位は、当初（伝達曲線α）の’ＬＪレベ
ルよりも若干高くなる。そのために、ドライバ・トラン
ジスタＱ４が若干導通し、’ＨＪレベルになっている共
通節点すのレベルも若干低下する。

（Ｉ［Ｉ）次に、データの書き込み動作を説明する。

例えば、初期状態として、共通節点ａが’　ＨＪレベル
に、共通節点すが’ＬＪレベルになっているとする。こ
のデータを反転させるには、トランスファ・トランジス
タＱｌ　、ＱｔをＯＮ状態にし、書き込みドライバ（図
示せず）を用いて、ビット線Ｂを強制的に’ＬＪレベル
に、相補的ビット線πを強制的に’ＨＪレベルにする。

そうすると、共通節点ａの電位は、ｒＨ，レベルから、
トランスファ・トランジスタＱ１とロード・トランジス
タＱ、とのオン抵抗比で決まる’ＬＪレヘレベ反転する
。一方、レベル変化した共通節点ａの電位は、抵抗Ｒ１
と、ドライバ・トランジスタＱ４およびロード・トラン
ジスタＱｈの各ゲート容量との積で定まる時定数に応じ
て第２インバータ側に伝達される。これにより、ドライ
バ・トランジスタＱ４がＯＦＦ状態に、ロード・トラン
ジスタＱ−がＯＮ状態に、それぞれ変化して、共通節点
すの電位が’ＬＪレベルからｒ　ＨＪレベルに上昇する
。

このようにしてフリップフロップの反転書き込みが終了
する。

次に、上述したメモリセルに発生するソフトエラーにつ
いて説明する。

ソフトエラーは、上述した各トランジスタＱ、。

Ｑａ　、Ｑｓ　、　　Ｑｈのうち、ＯＦＦ状態のトラン
ジスタのドレインで起こりやすい０例えば、共通節点ａ
の電位が’ＬＪレベルで、共通節点すの電位が’ＨＪレ
ヘレベストアされている場合、ソフトエラーはトランジ
スタＱａ　、Ｑｓに発生しやすい。

今、仮にα線あるいは他の荷電粒子がＱ、（Ｑ５）のド
レインに入射したとしよう。入射されたイオンは、大量
の電子正孔対を発生させる。特にドレイン近傍の空乏層
では、電子・正孔が分離され、共通節点ｂ　（ａ）の電
位が一時的に低（高）くなる。そして、このときの共通
節点ｂ　（ａ）の電位は、抵抗Ｒｚ（Ｒ＋）と、トラン
ジスタＱ’ｓ　、　　Ｑｓ（Ｑ、、Ｑａ　）の各ゲート
容量とで定まる時定数に応じて、共通節点ｄ　（ｃ）に
伝達される。一方、ＯＮ状態になっているトランジスタ
ＱｈＣＱｘ）は、前述した共通節点ｂ　（ａ）の電位が
低下（上昇）するのを抑制しようとする。しかし、共通
節点ｄ　（ｃ）に伝達された電位低下（上昇）幅が大き
い場合、即ち、上述した時定数が小さい場合、フリップ
フロップが反転し、ソフトエラーを生じる。

第７図は、ソフトエラーによるフリップフロップの反転
現象を示した説明図である。同図Ｔａｌは、抵抗Ｒ１（
Ｒ，）と、トランジスタＱ、、Ｑ。

（Ｑ４　、　Ｑａ　）の各ゲート容量との積で定まる時
定数が小さいために、共通節点ｄ　（ｃ）に伝達された
電位低下（上昇）幅がトランジスタＱｓ（Ｑ、）の抑制
作用よりも大きくなり、その結果、フリップフロップが
反転した状態を示している。一方、同図伽）は、前記時
定数が大きいために、トランジスタＱｓ　　＜Ｑｈ　）
の抑制作用がまさり、フリップフロップが反転しなかっ
た状態を示している。

そこで、従来の半導体記憶装置は、抵抗Ｒ１（Ｒ８）の
値を大きくして共通節点ｄ　（ｃ）の電位変動を抑えて
、ソフトエラー耐量を高くしている。

〔発明が解決しようとする問題点〕

しかしながら、従来の半導体記憶装置は、メモリセルに
含まれるフリップフロップの交差接続されたドレインと
ゲート間に抵抗Ｒ，，Ｒｚを挿入するために、これを作
成するための工程を必要とし、そのために、半導体記憶
装置の製造工程が煩雑化するという問題点がある。

この発明は、このような問題点を解決するためになされ
たものであって、ソフトエラー耐量の高い半導体記憶装
置を容易に実現することを目的としている。

〔問題点を解決するための手段〕

この発明に係る半導体記憶装置は、メモリセルに含まれ
るフリップフロップの交差接続されたドレインとゲート
間に抵抗Ｒ，，Ｒｔを挿入するかわりに、トランジスタ
をそれぞれ挿入したものである。

〔作用〕

この発明においては、フリップフロップの交差接続され
たドレインとゲート間にトランジスタを挿入しているの
で、このトランジスタのゲート電圧を適宜に設定するこ
とによって、前記ドレインとゲート間に高抵抗を実現で
き、ソフトエラー耐量を高くできる。しかも、このトラ
ンジスタは、前記抵抗Ｒ，，Ｒｚよりも簡単に作り込め
るから、ソフトエラー耐量の裔い半導体記憶装置を容易
に実現できる。

〔実施例〕

以下、この発明の実施例を閏に基づいて説明する。

】」」ｕｉ週 第１図は、この発明の一実施例に係る半導体記憶装置の
メモリセルの構成を示した回路図である。

同図において、第５図に示した従来例と同一符号は、同
一部分を示しているから、ここでの説明は省略する。

以下、この実施例の特徴を説明する。

共通節点ａ、ｃ間はＮ型のトランジスタＱ７を介して接
続され、共通節点す、　　ｄ間はＮ型のトランジスタＱ
、を介して接続されている。トランジスタＱｗ　、Ｑｓ
の闇値は、他のＮ型トランジスタＱ＋　、　　Ｑｔ　、
Ｑ３　、Ｑａの閾値よりも低く設定されている。また、
トランジスタＱ？、Ｑａの各ゲートはワード線Ｗに共通
に接続されている。

次に、この実施例の動作を説明する。

（１）ストア状態において、ワード線Ｗはｒｌ−Ｊレベ
ルに設定されるため、トランジスタＱ？　、Ｑａは非Ｒ
通になる。ただし、トランジスタＱ’ｌ　、　Ｑｓの闇
値電圧は低く設定されているため、トランジスタＱ７　
　（Ｑｌｌ　）には若干のドレイン電流が流れ、その電
流値はトランジスタＱ３　、Ｑｓ　　（Ｑ４．Ｑａ　）
の各ゲートリーク電流よりも十分大きな値になる。

したがって、この状態において、トランジスタＱ７゜Ｑ
、は高抵抗として作用するから、第５図に示した従来例
と同様に、ＯＦＦ状態になっているトランジスタのドレ
インにα線などが入射することによる共通節点ｄ　（ｃ
）の電位変動を抑えて、ソフトエラー耐量を高くするこ
とができる。

（ｎ）読み出し状態において、ワード線Ｗは’ＨＪレベ
ルに設定されるから、トランジスタＱ？。

Ｑ、はＯＮ状態になり、その抵抗は著しく低下する。し
かし、読み出し動作では、共通節点ａ、　　ｂの電位が
、ビット線対Ｂ、πに伝えられるだけであるから、トラ
ンジスタＱｑ　、Ｑｓの抵抗値の減少が、読み出し動作
に与える影響はほとんどない。

（ＩＩＩ）書き込み状態では、前記読み出し状態と同様
に、ワード線Ｗが’ＨＪレベルに設定されるから、トラ
ンジスタＱｖ　、Ｑｓの抵抗は著しく低下している０例
えば、初期状態として、共通節点ａが’ＨＪレベルに、
共通節点すが’ＬＪレベルになっているとする。このデ
ータを書き換えるために、トランスファ・トランジスタ
（Ｌ　、Ｑｉ　をＯＮ状態にするとともに、書き込みド
ライバ（図示せず）を用いて、ビット線Ｂを「ＬＪレベ
ルにする。そうすると、共通節点ａは、トランスファ・
トランジスタＱ、およびロード・トランジスタＱ、のＯ
Ｎ抵抗比で定まる電位にまで低下する。

共通節点ａの電位変化は、ＯＮ状態になっているトラン
ジスタＱ、のＯＮ抵抗と、トランジスタＱａ。

Ｑ６の各ゲート容量との積で定まる時定数に応じて、共
通節点Ｃ側に伝達される。トランジスタＱ。

のＯＮ抵抗は小さいから、前記時定数も小さくなり、共
通節点ａの電位変化の伝達は速やかに行われる。その結
果、ドライバ・トランジスタＱ４がＯＦＦ状態になり、
共通節点すの電位が’ＬＪレベルからｒＨ，レベルに上
昇し、フリップフロップの反転動作が短時間のうちに行
われる。

このように、この実施例によれば、フリップフロップの
交差接続されるドレインとゲート間にトランジスタＱ’
ｌ　、　Ｑｍを挿入したから、ソフトエラー耐量の高い
半導体記憶装置を容易に実現できる。また、トランジス
タＱｔ　、Ｑ、の各ゲートをワード線Ｗに接続したから
、従来装置と比較して書き込み時の過渡応答の速い半導
体記憶装置を実現できる。

第１尖施■ 前記第１実施例では、トランジスタＱｔ　、Ｑ。

にＮ型トランジスタを使用したが、これは第２図に示し
たようなＰ型トランジスタＱ？、、Ｑ□を用いてもよい
。このＰ型トランジスタＱ７□　Ｑ□の闇値電圧は、他
のＰ型トランジスタＱ、、Ｑ、よりも低く設定されてい
る。ただし、トランジスタＱ、、、Ｑ、、の極性は、第
１実施例の場合と逆にな、　っているから、このトラン
ジスタＱ１．．Ｑ、、の各ゲートは、ワード線Ｗの論理
を逆にしたワード線Ｗに接続される。このような第２実
施例によっても、前述した第１実施例の場合と同様の効
果を得ることができる。

第ｍ匹 前記第１．第２実施例では、フリップフロップの交差接
続されるドレインとゲート間に、闇値電圧が低く設定さ
れたトランジスタを使用したが、これは、第３図に示す
ように、通常の闇値電圧に設定されたＮ型のトランジス
タＱ、、、Ｑ、、を用いてもよい。このトランジスタＱ
、、、Ｑ、、の各ゲートは、電源ラインＶｃｃに接続さ
れる。この第３実施例によれば、トランジスタＱ、、、
Ｑ、、の抵抗値は一定に維持されるため、前記第１およ
び第２実施例のような書き込み時の過渡応答性の向上は
期待できないが、従来例の抵抗Ｒ＋、Ｒｚを作る工程を
省略してソフトエラー耐量の高い半導体記憶装置を容易
に実現するという、この発明の所期の目的は達成できる
。

工↓ス施開 第３実施例では、Ｎ型のトランジスタＱ、、、Ｑ、。

を用いたが、これは、第４図に示すようなＰ型のトラン
ジスタＱ、３．Ｑ、３を用いてもよい。この場合、トラ
ンジスタＱ、３．Ｑ、、の各ゲートは、グラフトＶＨに
接続される。このような第４実施例によっても、前記第
３実施例と同様の効果を得ることができる。

〔発明の効果〕

以上のように、この発明によれば、メモリセルに含まれ
るフリップフロップの交差接続されるドレインとゲート
間にトランジスタを接続したので、従来装置において必
要とされた前記ドレインとゲート間に抵抗を作る工程を
省略することができる。

即ち、抵抗を作るためには、不純物ドープ■を少なくし
たポリシリコン層を形成する工程などが必要となるが、
トランジスタを作る場合にはこのような工程が不要にな
るから、半導体記憶装置を製造する工程が簡素化され、
ソフトエラー耐量の高い半導体記憶装置を容易に実現す
ることができる。

【図面の簡単な説明】

第１図はこの発明の第１実施例に係る半導体記憶装置の
メモリセルの構成を示した回路図、第２図はこの発明の
第２実施例に係る半導体記憶装置のメモリセルの構成を
示した回路図、第３図はこの発明の第３実施例に係る半
導体記憶装置のメモリセルの構成を示した回路図、第４
図はこの発明の第４実施例に係る半導体記憶装置のメモ
リセルの構成を示した回路図、第５図は従来の半導体記
憶装置のメモリセルの構成を示した回路図、第６図は前
記従来例の半導体記憶装置の直流特性図、第７図は前記
従来例のソフトエラーの説明図である。 図において、Ｑ＋　、Ｑｚはトランスファ・トランジス
タ、（ｈ　、Ｑ、はドライバ・トランジスタ、Ｑ、、Ｑ
、はロード・トランジスタ、Ｑ？　、Ｑｓはトランジス
タ、Ｂ、Ｔはビット線対、Ｗはワード線、ａ、ｂ、ｃ、
ｄは共通節点である。 なお、図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）複数のメモリセルを列方向および行方向にそれぞ
   れ配列して構成され、 前記各メモリセルは、少なくとも、第１および第２のト
   ランスファ・トランジスタ、第３および第４のドライバ
   ・トランジスタ、第５および第６のロード・トランジス
   タを含み、 前記第１および第２のトランスファ・トランジスタの各
   ドレインは、前記各メモリセルを列方向に貫通するビッ
   ト線対に、それぞれ個別に接続され、 前記第１および第２のトランスファ・トランジスタの各
   ゲートは、前記各メモリセルを行方向に貫通するワード
   線に共通に接続され、 前記第１のトランスファ・トランジスタのソース、第３
   のドライバ・トランジスタのドレイン、第５のロード・
   トランジスタのドレインは第１の共通節点で、前記第２
   のトランスファ・トランジスタのソース、第４のドライ
   バ・トランジスタのドレイン、第６のロード・トランジ
   スタのドレインは第２の共通節点で、それぞれ接続され
   、前記第４のドライバ・トランジスタおよび前記第６の
   ロード・トランジスタの各ゲートは第３の共通節点で、
   前記第３のドライバ・トランジスタおよび前記第５のロ
   ード・トランジスタの各ゲートは第４の共通節点で、そ
   れぞれ接続され、前記第１および第３の共通節点間は第
   ７のトランジスタを介して、前記第２および第４の共通
   節点間は第８のトランジスタを介して、それぞれ接続さ
   れていることを特徴とする半導体記憶装置。