JPS63166260A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS63166260A JPS63166260A JP61314113A JP31411386A JPS63166260A JP S63166260 A JPS63166260 A JP S63166260A JP 61314113 A JP61314113 A JP 61314113A JP 31411386 A JP31411386 A JP 31411386A JP S63166260 A JPS63166260 A JP S63166260A
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- 239000004065 semiconductor Substances 0.000 title claims description 16
- 230000007423 decrease Effects 0.000 abstract description 6
- 230000004044 response Effects 0.000 abstract description 5
- 230000001052 transient effect Effects 0.000 abstract description 5
- 230000003247 decreasing effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 6
- 230000000295 complement effect Effects 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
、二の発明は、半導体記憶装置に係り、特にソフトエラ
ー耐量の高いメモリセルを備えたスタティック型の半導
体記憶装置に関する。
ー耐量の高いメモリセルを備えたスタティック型の半導
体記憶装置に関する。
第３図は、このような従来の半導体記憶装置のメモリセ
ルの構成を示した回路図である。
ルの構成を示した回路図である。
図において、Ｑ＋ 、ＱｚはＮ型のトランスファ・トラ
ンジスタ、Ｑｓ 、 ＱａはＮ型のドライバ・トラン
ジスタ、ＱＳ 、Ｑ、はＰ型のロード・トランジスタで
ある。Ｂ、■は、列方向および行方向に配列された複数
のメモリセルを、列方向に貫通するピント線対であり、
特にＢはビット線、■は相補的ビット線である。Ｗは、
前記配列された複数のメモリセルを行方向に貫通するワ
ード線である。Ｑ、はビット線Ｂに設けられた負荷用の
トランジスタ、Ｑ、。は相補的ビット＆ｉＨに設けられ
た’ＡＮ用のトランジスタである。トランジスタＱ９゜
ＱＩｏの各ドレインは電源ラインｖｃｃに接続され、そ
れらの各ゲートは基準電圧′ａｖＲに接続されている。
ンジスタ、Ｑｓ 、 ＱａはＮ型のドライバ・トラン
ジスタ、ＱＳ 、Ｑ、はＰ型のロード・トランジスタで
ある。Ｂ、■は、列方向および行方向に配列された複数
のメモリセルを、列方向に貫通するピント線対であり、
特にＢはビット線、■は相補的ビット線である。Ｗは、
前記配列された複数のメモリセルを行方向に貫通するワ
ード線である。Ｑ、はビット線Ｂに設けられた負荷用の
トランジスタ、Ｑ、。は相補的ビット＆ｉＨに設けられ
た’ＡＮ用のトランジスタである。トランジスタＱ９゜
ＱＩｏの各ドレインは電源ラインｖｃｃに接続され、そ
れらの各ゲートは基準電圧′ａｖＲに接続されている。
トランスファ・トランジスタＱ１のドレインはビット線
Ｂに接続され、トランスファ・トランジスタＱ２のドレ
インは相補的ビット線■に接続されている。また、トラ
ンスファ・トランジスタＱ１゜Ｑ２の各ゲートは、ワー
ド線Ｗに共通に接続されている。
Ｂに接続され、トランスファ・トランジスタＱ２のドレ
インは相補的ビット線■に接続されている。また、トラ
ンスファ・トランジスタＱ１゜Ｑ２の各ゲートは、ワー
ド線Ｗに共通に接続されている。
トランスファ・トランジスタＱ、のソース、ドライバ・
トランジスタＱ、のドレイン、ロード・トランジスタＱ
、のドレインは共通節点ａで接続されている。一方、ト
ランスファ・トランジスタＱ２のソース、ドライバ・ト
ランジスタＱ４のドレイン、ロード・トランジスタＱ６
のドレインは共通節点すで接続されている。
トランジスタＱ、のドレイン、ロード・トランジスタＱ
、のドレインは共通節点ａで接続されている。一方、ト
ランスファ・トランジスタＱ２のソース、ドライバ・ト
ランジスタＱ４のドレイン、ロード・トランジスタＱ６
のドレインは共通節点すで接続されている。
ドライバ・トランジスタＱ４およびロード・トランジス
タＱ、の各ゲートは共通節点Ｃで接続されている。一方
、ドライバ・トランジスタＱ３およびロード・トランジ
スタＱ、の各ゲートは共通節点ｄで接続されている。
タＱ、の各ゲートは共通節点Ｃで接続されている。一方
、ドライバ・トランジスタＱ３およびロード・トランジ
スタＱ、の各ゲートは共通節点ｄで接続されている。
また、ロード・トランジスタＱｓ 、Ｑｂの各ソースは
電源ラインＶｃｃに接続され、ドライバ・トランジスタ
Ｃｈ 、Ｑ４の各ソースはグランドＶＳＳに接続されて
いる。
電源ラインＶｃｃに接続され、ドライバ・トランジスタ
Ｃｈ 、Ｑ４の各ソースはグランドＶＳＳに接続されて
いる。
そして、上述した共通節点ａ、ｅ間は抵抗Ｒ。
を介して接続され、共通節点す、ｄ間は抵抗Ｒ２を介し
て接続されている。
て接続されている。
次に、上述した構成のメモリセルを備えた半導体記憶装
置の動作を説明する。
置の動作を説明する。
メモリセルの状態として、（りストア、（ＩＩ）読み出
し、（Ｉ［Ｉ）書き込みの三つの状態がある。
し、（Ｉ［Ｉ）書き込みの三つの状態がある。
（１）ストア状態において、ワード線Ｗは’ＬＪレヘレ
ベ設定され、トランスファ・トランジスタＱ、、Ｑ、は
ＯＦＦ状態になっている。したがって、メモリセルの動
作は、ドライバ・トランジスタＱ３とロード・トランジ
スタＱ、とからなる第１インバータと、ドライバ・トラ
ンジスタＱ、とロード・トランジスタＱ、とからなる第
２インバータとで、説明することができる。
ベ設定され、トランスファ・トランジスタＱ、、Ｑ、は
ＯＦＦ状態になっている。したがって、メモリセルの動
作は、ドライバ・トランジスタＱ３とロード・トランジ
スタＱ、とからなる第１インバータと、ドライバ・トラ
ンジスタＱ、とロード・トランジスタＱ、とからなる第
２インバータとで、説明することができる。
第４図は、共通節点ｄを入力、共通節点ａを出力とする
第１インバータの伝達曲線αと、共通節点Ｃを入力、共
通節点すを出力とする第２インバータの伝達曲線βとを
示している。同図において、伝達曲線αと伝達曲線βと
の交点Ａ、Ｂが安定点である。動作点がＡにあればデー
タ「１」ストアに対応し、一方、動作点がＢにあればデ
ータ’ＯＪストアに対応する。
第１インバータの伝達曲線αと、共通節点Ｃを入力、共
通節点すを出力とする第２インバータの伝達曲線βとを
示している。同図において、伝達曲線αと伝達曲線βと
の交点Ａ、Ｂが安定点である。動作点がＡにあればデー
タ「１」ストアに対応し、一方、動作点がＢにあればデ
ータ’ＯＪストアに対応する。
（ｎ）次に、データの読み出し動作を説明する。
今、１反にデータ’ＯＪにストアされているとする。読
み出し時には、ワード線ＷはｒＨ，レベルに設定され、
トランスファ・トランジスタＱＩ。
み出し時には、ワード線ＷはｒＨ，レベルに設定され、
トランスファ・トランジスタＱＩ。
Ｑ：はＯＮ状態になっている。このとき、ビット線已に
設けられた負荷トランジスタＱ、が、トランスファ・ト
ランジスタＱ１を介して前記第１インバータに接続され
るので、その伝達曲線αはシフトして、第４図に示す伝
達曲線α、のようになる。同様に、伝達曲線βは、第４
図に示す伝達曲線β１のようにシフトする。即ち、伝達
曲線α１についてみれば、データ’ＯＪをストアするた
めに、ドライバ・トランジスタＱ、が放電していても、
共通節点ａの電位は、当初Ｃ伝達曲線α）のｒｌ−、レ
ベルよりも若干高くなる。そのために、ドライバ・トラ
ンジスタＱ４が君子導通し、’ＨＪレベルになっている
共通節点すのレベルも若干低下する。
設けられた負荷トランジスタＱ、が、トランスファ・ト
ランジスタＱ１を介して前記第１インバータに接続され
るので、その伝達曲線αはシフトして、第４図に示す伝
達曲線α、のようになる。同様に、伝達曲線βは、第４
図に示す伝達曲線β１のようにシフトする。即ち、伝達
曲線α１についてみれば、データ’ＯＪをストアするた
めに、ドライバ・トランジスタＱ、が放電していても、
共通節点ａの電位は、当初Ｃ伝達曲線α）のｒｌ−、レ
ベルよりも若干高くなる。そのために、ドライバ・トラ
ンジスタＱ４が君子導通し、’ＨＪレベルになっている
共通節点すのレベルも若干低下する。
（Ｉ［Ｉ）次に、データの書き込み動作を説明する。
例えば、初期状態として、共通節点ａが「Ｉ］」レベル
に、共通節点すが’ＬＪレベルになっているとする。こ
のデータを反転させるには、トランスファ・トランジス
タＱ＋ 、ＱｔをＯＮ状態にし、書き込みドライバ（図
示せず）を用いて、ビット線Ｂを強制的に’ＬＪレベル
に、相補的ビット線■を強制的に’ ＨＪレベルにする
。そうすると、共通節点ａの電位は、ｒＨ，レベルから
、トランスファ・トランジスタＱＩとロード・トランジ
スタＱＳとのオン抵抗比で決まるｒｉ−」レベルに反転
する。一方、レベル変化した共通節点ａの電位は、抵抗
Ｒ１と、ドライバ・トランジスタＱ４およびロード・ト
ランジスタＱ、の各ゲート容量との積で定まる時定数に
応じて第２インバータ側に伝達される。これにより、ド
ライバ・トランジスタＱ４がＯＦＦ状態に、ロード・ト
ランジスタＱ６がＯＮ状態に、それぞれ変化して、共通
節点すの電位が’ＬＪレベルから「Ｈｊレベルに上昇す
る。
に、共通節点すが’ＬＪレベルになっているとする。こ
のデータを反転させるには、トランスファ・トランジス
タＱ＋ 、ＱｔをＯＮ状態にし、書き込みドライバ（図
示せず）を用いて、ビット線Ｂを強制的に’ＬＪレベル
に、相補的ビット線■を強制的に’ ＨＪレベルにする
。そうすると、共通節点ａの電位は、ｒＨ，レベルから
、トランスファ・トランジスタＱＩとロード・トランジ
スタＱＳとのオン抵抗比で決まるｒｉ−」レベルに反転
する。一方、レベル変化した共通節点ａの電位は、抵抗
Ｒ１と、ドライバ・トランジスタＱ４およびロード・ト
ランジスタＱ、の各ゲート容量との積で定まる時定数に
応じて第２インバータ側に伝達される。これにより、ド
ライバ・トランジスタＱ４がＯＦＦ状態に、ロード・ト
ランジスタＱ６がＯＮ状態に、それぞれ変化して、共通
節点すの電位が’ＬＪレベルから「Ｈｊレベルに上昇す
る。
このようにしてフリップフロップの反転書き込みが終了
する。
する。
次に、上述したメモリセルに発生するソフトエラーにつ
いて説明する。
いて説明する。
ソフトエラーは、上述した各トランジスタＱ３゜Ｑ４
、Ｑｓ 、 Ｑｈのうち、ＯＦＦ状態のトランジスタ
のドレインで起こりやすい０例えば、共通節点ａの電位
がｒＬ、レベルで、共通節点すの電位が’ＨＪレベルで
ストアされている場合、ソフトエラーはトランジスタＱ
ａ 、Ｑｓに発生しやすい。
、Ｑｓ 、 Ｑｈのうち、ＯＦＦ状態のトランジスタ
のドレインで起こりやすい０例えば、共通節点ａの電位
がｒＬ、レベルで、共通節点すの電位が’ＨＪレベルで
ストアされている場合、ソフトエラーはトランジスタＱ
ａ 、Ｑｓに発生しやすい。
今、仮にα線あるいは他の荷電粒子がＱａ （Ｑｓ
）のドレインに入射したとしよう。入射されたイオンは
、大量の電子正孔対を発生させる。特にドレイン近傍の
空乏層では、電子・正札が分離され、共通節点ｂ （ａ
）の電位が一時的に低（高）くなる。そして、このとき
の共通節点ｂ （ａ）の電位は、抵抗Ｒｇ（Ｒｔ＞と、
トランジスタＱｉ 、 Ｑｓ（Ｑａ 、 Ｑｂ ）の
各ゲート容量との積で定まる時定数に応じて、共通節点
ｄ （ｃ）に伝達される。
）のドレインに入射したとしよう。入射されたイオンは
、大量の電子正孔対を発生させる。特にドレイン近傍の
空乏層では、電子・正札が分離され、共通節点ｂ （ａ
）の電位が一時的に低（高）くなる。そして、このとき
の共通節点ｂ （ａ）の電位は、抵抗Ｒｇ（Ｒｔ＞と、
トランジスタＱｉ 、 Ｑｓ（Ｑａ 、 Ｑｂ ）の
各ゲート容量との積で定まる時定数に応じて、共通節点
ｄ （ｃ）に伝達される。
一方、０ＮａＩＢになっているトランジスタＱ４（Ｑ、
）は、前述した共通節点ｂ （ａ）の電位が低下（上昇
）するのを抑制しようとする。しかし、共通節点ｄ （
ｃ）に伝達された電位低下（上昇）幅が大きい場合、！
！■ち、上述した時定数が小さい場合、フリップフロッ
プが反転し、ソフトエラーを生じる。
）は、前述した共通節点ｂ （ａ）の電位が低下（上昇
）するのを抑制しようとする。しかし、共通節点ｄ （
ｃ）に伝達された電位低下（上昇）幅が大きい場合、！
！■ち、上述した時定数が小さい場合、フリップフロッ
プが反転し、ソフトエラーを生じる。
第５図は、ソフトエラーによるフリップフロップの反転
現象を示した説明図である。同図１ａｌは、抵抗Ｒｚ（
Ｒｔ）と、トランジスタＱ３．Ｑｓ（Ｑ４ 、 Ｇｌ＆
）の各ゲート容量との積で定まる時定数が小さいため
に、共通節点６ （ｃ）に伝達された電位低下（上昇）
幅がトランジスタＱユ （Ｑ、）の抑制作用よりも大き
（なり、その結果、フリップフロップが反転した状態を
示している。一方、同図（ｂ）は、前記時定数が大きい
ために、トランジスタＱａ（Ｑｉ）の抑制作用がまさり
、クリップフロップが反転しなかった状態を示している
。
現象を示した説明図である。同図１ａｌは、抵抗Ｒｚ（
Ｒｔ）と、トランジスタＱ３．Ｑｓ（Ｑ４ 、 Ｇｌ＆
）の各ゲート容量との積で定まる時定数が小さいため
に、共通節点６ （ｃ）に伝達された電位低下（上昇）
幅がトランジスタＱユ （Ｑ、）の抑制作用よりも大き
（なり、その結果、フリップフロップが反転した状態を
示している。一方、同図（ｂ）は、前記時定数が大きい
ために、トランジスタＱａ（Ｑｉ）の抑制作用がまさり
、クリップフロップが反転しなかった状態を示している
。
そこで、従来の半導体記憶装置は、抵抗Ｒ−（Ｒ，）の
値を大きくして共通節点ｄ （ｃ）の電位変動を抑えて
、ソフトエラー耐量を高くしている。
値を大きくして共通節点ｄ （ｃ）の電位変動を抑えて
、ソフトエラー耐量を高くしている。
しかしながら、従来の半導体記憶装置は、ソフトエラー
耐量を高めるために、メモリセルに含まれるフリ、ブフ
ロツプの交差接続されたドレインとゲート間に抵抗Ｒ＋
、Ｒｔを挿入しているが、その抵抗値が高くなると、抵
抗Ｒｚ（Ｒｔ）と、トランジスタＱコ、 Ｑ５ （Ｑ
ａ 、 Ｑｈ ）の各ゲート容量との積で定まる時定数
が大きくなり、そのために書き込み時の過渡応答性が遅
くなるという問題点がある。
耐量を高めるために、メモリセルに含まれるフリ、ブフ
ロツプの交差接続されたドレインとゲート間に抵抗Ｒ＋
、Ｒｔを挿入しているが、その抵抗値が高くなると、抵
抗Ｒｚ（Ｒｔ）と、トランジスタＱコ、 Ｑ５ （Ｑ
ａ 、 Ｑｈ ）の各ゲート容量との積で定まる時定数
が大きくなり、そのために書き込み時の過渡応答性が遅
くなるという問題点がある。
この発明は、このような問題点を解決するためになされ
たものであって、ソフトエラー耐量が高く、しかも、書
き込み時の過渡応答性の速い半導体記憶装置を提供する
ことを目的としている。
たものであって、ソフトエラー耐量が高く、しかも、書
き込み時の過渡応答性の速い半導体記憶装置を提供する
ことを目的としている。
この発明に係る半導体記憶装置は、メモリセルに含まれ
るフリップフロップの交差接続されたドレインとゲート
間に、並列接続された第Ｘ （第２）の抵抗と第７ （
第８）のトランジスタとを挿入するとともに、前記第７
および第８のトランジスタの各ゲートをワード線に接続
している。
るフリップフロップの交差接続されたドレインとゲート
間に、並列接続された第Ｘ （第２）の抵抗と第７ （
第８）のトランジスタとを挿入するとともに、前記第７
および第８のトランジスタの各ゲートをワード線に接続
している。
この発明においてｂま、ストア状態では第７および第８
のトランジスタはＯＦＦ状態になっており、前記交差接
続されたドレインとゲート間は、第１および第２の抵抗
で接続されるから、ソフトエラー耐量は高くなる。一方
、書き込み時は、第７および第８のトランジスタがＯＮ
状態になり、前記交差接続されたドレインとゲート間は
低抵抗になるので、過渡応答性が速くなる。
のトランジスタはＯＦＦ状態になっており、前記交差接
続されたドレインとゲート間は、第１および第２の抵抗
で接続されるから、ソフトエラー耐量は高くなる。一方
、書き込み時は、第７および第８のトランジスタがＯＮ
状態になり、前記交差接続されたドレインとゲート間は
低抵抗になるので、過渡応答性が速くなる。
以下、この発明の実施例を図に基づいて説明する。
ｊ■
第１図は、この発明の一実施例に係る半導体記憶装置の
メモリセルの構成を示した回路図である。
メモリセルの構成を示した回路図である。
同図において、第３図に示した従来例と同一符号は、同
一部分を示しているから、ここでの説明は省略する。
一部分を示しているから、ここでの説明は省略する。
以下、この実施例の特徴を説明する。
共１ｌｆｌｆｆ点ａ、ｃ間に挿入された抵抗Ｒ１にＮ型
のトランジスタＱ、が並列に接続され、共通節点す、６
間に挿入された抵抗Ｒ２にＮ型のトランジスタＱＩｌが
並列に接続されている。トランジスタＱｖ、Ｑｓの各ゲ
ートはワード線Ｗに共通に接続されている。
のトランジスタＱ、が並列に接続され、共通節点す、６
間に挿入された抵抗Ｒ２にＮ型のトランジスタＱＩｌが
並列に接続されている。トランジスタＱｖ、Ｑｓの各ゲ
ートはワード線Ｗに共通に接続されている。
次に、この実施例の動作を説明する。
（１）ストア状態において、ワード線Ｗは’ＬＪレベル
に設定され、トランジスタＱ、、Ｑ、はＯＦＦ状態にな
っているから、共通節点ａ、ｃ間は等価的に抵抗Ｒ１で
接続され、また、共通節点す。
に設定され、トランジスタＱ、、Ｑ、はＯＦＦ状態にな
っているから、共通節点ａ、ｃ間は等価的に抵抗Ｒ１で
接続され、また、共通節点す。
６間は等価的に抵抗Ｒ７で接続されていることになる。
したがって、抵抗Ｒ１（Ｒ＋）と、トランジスタＱｓ
、 Ｑｓ （Ｑａ 、 Ｑｈ ）の各ゲート容量
との積で定まる時定数が大きくなるから、第３図に示し
た従来例と同様に、ＯＦＦ状態になっているトランジス
タのドレインにα線などが入射することによる共通節点
ｄ （ｃ）の電位変動が抑えられて、ソフトエラー１ｔ
ｆｆｉが高くなる。
、 Ｑｓ （Ｑａ 、 Ｑｈ ）の各ゲート容量
との積で定まる時定数が大きくなるから、第３図に示し
た従来例と同様に、ＯＦＦ状態になっているトランジス
タのドレインにα線などが入射することによる共通節点
ｄ （ｃ）の電位変動が抑えられて、ソフトエラー１ｔ
ｆｆｉが高くなる。
（ＩＩ）読み出し状態において、ワード線ＷはｒＨ，レ
ベルに設定されるから、トランジスタＱ、。
ベルに設定されるから、トランジスタＱ、。
Ｑ、はＯＮ状態になる。そのため、共通節点す。
６問および共通節点す、６間の各抵抗値は著しく低下す
る。しかし、続み出し動作では、共通節点ａ、ｂの電位
が、ビット線対Ｂ、Ｈに伝えられるだけであるから、共
通節点ａ、ｃ問および共通節点す、 ６間の抵抗値の
減少が、読み出し動作に与える影響はほとんどない。
る。しかし、続み出し動作では、共通節点ａ、ｂの電位
が、ビット線対Ｂ、Ｈに伝えられるだけであるから、共
通節点ａ、ｃ問および共通節点す、 ６間の抵抗値の
減少が、読み出し動作に与える影響はほとんどない。
（Ｉ［ｌ）書き込み状態では、前記読み出し状態と同様
に、ワード線ＷがｒＨＪレベルに設定されるから、トラ
ンジスタＱ？ 、Ｑｓの抵抗は著しく低下している０例
えば、初期状態として、共通節点ａが’ＨＪレベルに、
共通節点すがｒＬＪレベルになっているとする。このデ
ータを書き換えるために、トランスファ・トランジスタ
Ｑ、、Ｑ、をＯＮ状態にするとともに、書き込みドライ
バ（図示せず）を用いて、ビット＆ｉＢを’ＬＪレベル
二二する。そうすると、共通節点ａは、トランスファ・
トランジスタＱ１およびロード・トランジスタＱ、のＯ
Ｎ抵抗比で定まる電位にまで低下する。
に、ワード線ＷがｒＨＪレベルに設定されるから、トラ
ンジスタＱ？ 、Ｑｓの抵抗は著しく低下している０例
えば、初期状態として、共通節点ａが’ＨＪレベルに、
共通節点すがｒＬＪレベルになっているとする。このデ
ータを書き換えるために、トランスファ・トランジスタ
Ｑ、、Ｑ、をＯＮ状態にするとともに、書き込みドライ
バ（図示せず）を用いて、ビット＆ｉＢを’ＬＪレベル
二二する。そうすると、共通節点ａは、トランスファ・
トランジスタＱ１およびロード・トランジスタＱ、のＯ
Ｎ抵抗比で定まる電位にまで低下する。
共通節点ａの電位変化は、トランジスタＱ？のＯＮ抵抗
と抵抗Ｒ３との並列抵抗値と、トランジスタＱ、、Ｑ、
の各ゲート容量との積で定まる時定数に応じて、共通節
点Ｃ側に伝達される。抵抗Ｒ１に比較してトランジスタ
Ｑ、のＯＮ抵抗は著しく小さいから、前記時定数も小さ
くなり、共通節点ａの電位変化の伝達は速やかに行われ
る。その結果、ドライバ・トランジスタＱ、がＯＦＦ状
態になり、共通節点すの電位が’ＬＪレベルからｒＨ。
と抵抗Ｒ３との並列抵抗値と、トランジスタＱ、、Ｑ、
の各ゲート容量との積で定まる時定数に応じて、共通節
点Ｃ側に伝達される。抵抗Ｒ１に比較してトランジスタ
Ｑ、のＯＮ抵抗は著しく小さいから、前記時定数も小さ
くなり、共通節点ａの電位変化の伝達は速やかに行われ
る。その結果、ドライバ・トランジスタＱ、がＯＦＦ状
態になり、共通節点すの電位が’ＬＪレベルからｒＨ。
レベルに上昇し、フリツプフロツプの反転動作が短時間
のうちに行われる。
のうちに行われる。
匿ｌ大血奥
前記第１実悔例では、トランジスタＱｑ 、 Ｑｓに
Ｎ型トランジスタを使用したが、これは第２図に示した
ようなＰ型トランジスタＱ、、＋ Ｑ、、を用いてもよ
い、ただし、トランジスタＱ ７ ＋ 、 Ｑ ＠
Ｈの極性は、第１実施例の場合と逆になっているから、
このトランジスタＱ、、、Ｑ、、の各ゲートは、ワード
線Ｗの論理を逆にしたワード線Ｗに接続される。
Ｎ型トランジスタを使用したが、これは第２図に示した
ようなＰ型トランジスタＱ、、＋ Ｑ、、を用いてもよ
い、ただし、トランジスタＱ ７ ＋ 、 Ｑ ＠
Ｈの極性は、第１実施例の場合と逆になっているから、
このトランジスタＱ、、、Ｑ、、の各ゲートは、ワード
線Ｗの論理を逆にしたワード線Ｗに接続される。
このような第２実施例によっても、前述した第１実施例
の場合と同様の効果を得ることができる。
の場合と同様の効果を得ることができる。
以上のように、この発明によれば、メモリセルに含まれ
るフリップフロップの交差接続されるドレインとゲート
間に、並列接続された抵抗Ｒ１（Ｒ２）とトランジスタ
Ｑｔ （Ｑｌ ）を挿入するとともに、前記トラン
ジスタＱ、、Ｑ、の各ゲートをワード線Ｗ（またはＷ）
に接続したので、ストア時には前記ドレインとゲート間
の抵抗値が高くなってソフトエラー、耐量を高くず、る
ことができ、また、書き込み時には前記ドレインとゲー
ト間の抵抗値が低くなって過渡応答性を速くすることが
できる。
るフリップフロップの交差接続されるドレインとゲート
間に、並列接続された抵抗Ｒ１（Ｒ２）とトランジスタ
Ｑｔ （Ｑｌ ）を挿入するとともに、前記トラン
ジスタＱ、、Ｑ、の各ゲートをワード線Ｗ（またはＷ）
に接続したので、ストア時には前記ドレインとゲート間
の抵抗値が高くなってソフトエラー、耐量を高くず、る
ことができ、また、書き込み時には前記ドレインとゲー
ト間の抵抗値が低くなって過渡応答性を速くすることが
できる。
第１図はこの発明の第１実施例に係る半導体記憶装置の
メモリセルの構成を示した回路図、第２図はこの発明の
第２実施例に係る半導体記憶装置のメモリセルの構成を
示した回路図、第３図は従来の半導体記憶装置のメモリ
セルの構成を示した回路図、第４図は前記従来例の半導
体記憶装置の直流特性図、第５図は前記従来例のソフト
エラーの説明図である。 図において、Ｑ＋ 、Ｑｔはトランスファ・トランジス
タ、Ｑｓ 、Ｑａはドライバ・トランジスタ、Ｑｓ 、
Ｑｂはロード・トランジスタ、Ｑｔ 、Ｑａはトランジ
スタ、Ｒ１，Ｒ２は抵抗、Ｂ、■はビット線対、Ｗはワ
ード線、ａ、ｂ、ｃ、ｄは共通節点である。 なお、図中同一符号は同一または相当部分を示す。
メモリセルの構成を示した回路図、第２図はこの発明の
第２実施例に係る半導体記憶装置のメモリセルの構成を
示した回路図、第３図は従来の半導体記憶装置のメモリ
セルの構成を示した回路図、第４図は前記従来例の半導
体記憶装置の直流特性図、第５図は前記従来例のソフト
エラーの説明図である。 図において、Ｑ＋ 、Ｑｔはトランスファ・トランジス
タ、Ｑｓ 、Ｑａはドライバ・トランジスタ、Ｑｓ 、
Ｑｂはロード・トランジスタ、Ｑｔ 、Ｑａはトランジ
スタ、Ｒ１，Ｒ２は抵抗、Ｂ、■はビット線対、Ｗはワ
ード線、ａ、ｂ、ｃ、ｄは共通節点である。 なお、図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）複数のメモリセルを列方向および行方向にそれぞ
れ配列して構成され、 前記各メモリセルは、少なくとも、第１および第２のト
ランスファ・トランジスタ、第３および第４のドライバ
・トランジスタ、第５および第６のロード・トランジス
タを含み、 前記第１および第２のトランスファ・トランジスタの各
ドレインは、前記各メモリセルを列方向に貫通するビッ
ト線対に、それぞれ個別に接続され、 前記第１および第２のトランスファ・トランジスタの各
ゲートは、前記各メモリセルを行方向に貫通するワード
線に共通に接続され、 前記第１のトランスファ・トランジスタのソース、第３
のドライバ・トランジスタのドレイン、第５のロード・
トランジスタのドレインは第１の共通節点で、前記第２
のトランスファ・トランジスタのソース、第４のドライ
バ・トランジスタのドレイン、第６のロード・トランジ
スタのドレインは第２の共通節点で、それぞれ接続され
、前記第４のドライバ・トランジスタおよび前記第６の
ロード・トランジスタの各ゲートは第３の共通節点で、
前記第３のドライバ・トランジスタおよび前記第５のロ
ード・トランジスタの各ゲートは第４の共通節点で、そ
れぞれ接続され、前記第１および第３の共通節点間は、
並列接続された第１の抵抗と第７のトランジスタとを介
して、前記第２および第４の共通節点間は、並列接続さ
れた第２の抵抗と第８のトランジスタとを介して、それ
ぞれ接続され、 前記第７および第８のトランジスタの各ゲートは、ワー
ド線に接続されていることを特徴とする半導体記憶装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61314113A JPS63166260A (ja) | 1986-12-27 | 1986-12-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61314113A JPS63166260A (ja) | 1986-12-27 | 1986-12-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63166260A true JPS63166260A (ja) | 1988-07-09 |
Family
ID=18049401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61314113A Pending JPS63166260A (ja) | 1986-12-27 | 1986-12-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63166260A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63229748A (ja) * | 1987-03-09 | 1988-09-26 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | Ｃｍｏｓ記憶セル集積回路 |
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| CN110415747A (zh) * | 2019-07-12 | 2019-11-05 | 北京新忆科技有限公司 | 非挥发性存储内存及其存储单元 |
-
1986
- 1986-12-27 JP JP61314113A patent/JPS63166260A/ja active Pending
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| US6753581B2 (en) | 1996-01-31 | 2004-06-22 | Micron Technology, Inc. | Method of isolating a SRAM cell |
| US6841822B2 (en) | 1996-01-31 | 2005-01-11 | Micron Technology, Inc. | Static random access memory cells |
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