JP4568471B2 - 半導体記憶回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、宇宙機器、原子力機器、携帯電話等に使用される半導体記憶回路に関する。
【0002】
【従来の技術】
半導体記憶回路は、コンピュータの主記憶装置やレジスタ、DSP、ICメモリ等に用いられており、デジタルデータの記憶、読み出しが可能である。このような各装置内に内蔵される半導体記憶回路において、記憶されたデータが喪失したり、データの内容が変更されてしまう、いわゆるソフトエラーを発生することがある。
【0003】
この現象は、例えば、同一装置内に内蔵されたパッケージ等の不純物(放射性物質)から放出されるα線等が入射する場合に発生する。すなわち、メモリ素子を封止するセラミックパッケージ材や蓋材に微量含まれている天然のウラン(U)等がα線等を放出し、当該α線がチップ内へ入射する。この入射α線を原因としてシリコン基板中に電子−正孔対が発生し、基板中を移動してメモリセルに蓄積されている情報(記憶ノードに蓄積された電荷やノード電位で保持された情報)を変化させる。また、宇宙放射線等の高エネルギー粒子が回路内に入射した場合にも発生する。後者は、半導体記憶回路が衛星等に使用される場合に顕著である。
【0004】
このソフトエラー対策として、従来の半導体記憶回路では、次のような処理が施されている。
【0005】
図8(b)は、図8(a)に示した従来の半導体記憶回路100に施される、ソフトエラー対策処理例を説明するための図である。図8(b)に示すように、半導体記憶回路100の記憶ノード間には、宇宙放射線等の入射により発生するノイズパルスの幅と比較して、大きな時定数となる固定抵抗やコンデンサが設けられている。これにより、ノイズパルスによって発生するループ電流を遮断し、ゲート電圧の低下を防止することができ、ソフトエラー耐性を向上させることができる。
【0006】
しかしながら、この様な構成では、スイッチング信号も含む全ての信号に影響を及ぼすため、記憶回路の動作速度も著しく低下することとなる。
【0007】
【発明が解決しようとする課題】
本発明は、上記事情を鑑みてなされたもので、早い動作速度と、高い放射線耐性とを有する半導体記憶回路を提供することを目的としている。
【0008】
【課題を解決するための手段】
本発明は、上記目的を達成するため、次のような手段を講じている。
【0009】
本発明の第1の視点は、メモリセルがマトリックス状に配列された半導体記憶回路であって、前記メモリセルは、出力を、正相出力ノードに接続した第1のインバータ回路と、出力を、逆相出力ノードに接続した第2のインバータ回路と、前記逆相出力ノードと前記第1のインバータ回路の入力とを接続する第1のデプレッション型トランジスタと、前記正相出力ノードと前記第2のインバータ回路の入力とを接続する第2のデプレッション型トランジスタとを特徴とする半導体記憶回路である。
【0010】
本発明の第2の視点は、第1の視点に係る回路であって、前記第1のインバータ回路は、電源端子間に直列に接続された第1のP型MOSと第1のN型MOSとを有し、前記第2のインバータ回路は、電源端子間に直列に接続された第2のP型MOSと第2のN型MOSとを有し、前記第1のデプレッション型トランジスタは、前記第2のP型MOSのソース/ドレインと前記第2のN型MOSのソース/ドレインとの相互接続ノードである前記逆相出力ノードと、前記第1のPMOSのゲートと前記第1のNMOSのゲートとの相互接続ノードと、を接続し、前記第2のデプレッション型トランジスタは、前記第1のP型MOSのソース/ドレインと前記第1のN型MOSのソース/ドレインとの相互接続ノードである前記正相出力ノードと、前記第2のPMOSのゲートと前記第2のNMOSのゲートとの相互接続ノードと、を接続することを特徴とするものである。
【0011】
本発明の第3の視点は、第1又は第2の視点に係る回路であって、前記第1及び第2のデプレッション型トランジスタは、当該メモリセルに書き込みを行う場合にはON状態とされ、且つ1kΩ乃至50kΩの抵抗値を有し、当該メモリセルに書き込みを行わない合にはOFF状態とされ、且つ100kΩ乃至100MΩの抵抗値を有することを特徴とするものである。
【0012】
本発明の第4の視点は、第1乃至第3のいずれかの視点に係る回路であって、前記第1及び第2のデプレッション型トランジスタの前記第1及び第2のインバータ回路の入力に接続される各ノードの静電容量は、前記第1及び第2のインバータ回路の入力静電容量よりも小さい静電容量値を有することを特徴とするものである。
【0013】
本発明の第5の視点は、第1乃至第4のいずれかの視点に係る回路であって、前記第1及び第2のインバータ回路は、ラッチ回路を構成することを特徴とするものである。
【0014】
本発明の第6の視点は、第5の視点に係る回路であって、前記ラッチ回路は、同期式フリップフロップ回路を構成することを特徴とするものである。
【0015】
本発明の第7の視点は、第6の視点に係る回路であって、前記同期式フリップフロップ回路は、シフトレジスタを構成することを特徴とするものである。
【0016】
本発明の第8の視点は、第6の視点に係る回路であって、前記同期式フリップフロップ回路は、FIFOを構成することを特徴とするものである。
【0017】
本発明の第9の視点は、第5の視点に係る回路であって、前記ラッチ回路は、非同期式フリップフロップ回路を構成することを特徴とするものである。
【0018】
本発明の第10の視点は、第9の視点に係る回路であって、前記非同期式フリップフロップ回路は、シフトレジスタを構成することを特徴とするものである。
【0019】
本発明の第11の視点は、第9の視点に係る回路であって、前記非同期式フリップフロップ回路は、FIFOを構成することを特徴とするものである。
【0020】
本発明の第12の視点は、メモリセルがマトリックス状に配列された半導体記憶回路であって、前記メモリセルは、正相出力ノード及び逆相出力ノードと、第1及び第2の入力、及び出力を有し、前記出力を前記正相出力ノードに接続した第1の論理ゲート回路と、第1及び第2の入力、及び出力を有し、前記出力を前記逆相出力ノードに接続した第2の論理ゲート回路と、前記正相出力ノードと前記第2の論理ゲート回路の第1の入力とを接続する第1のデプレッション型トランジスタとを具備することを特徴とする半導体記憶回路である。
【0021】
本発明の第13の視点は、第12の視点に係る回路であって、前記第1及び第2の論理ゲート回路は、2入力1出力のNAND型ゲート回路であることを特徴とするものである。
【0022】
本発明の第14の視点は、第12の視点に係る回路であって、前記第1及び第2の論理ゲート回路は、2入力1出力のNOR型ゲート回路であることを特徴とするものである。
【0023】
このような構成によれば、早い動作速度と、高い放射線耐性とを有する半導体記憶回路を実現することができる。
【0024】
【発明の実施の形態】
以下、本発明の第1実施形態〜第5実施形態を図面に従って説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【0025】
(第1実施形態)
第1の実施形態は、本発明の技術的思想を半導体記憶回路のメモリセル回路に適用した場合の例である。図1は、第1の実施形態に係る半導体記憶回路が有するメモリセル回路10の概略構成図を示している。図1に示すように、メモリセル回路10は、二つのFETインバータ回路と、各FETインバータ回路の出力端子に設けられたN型トランジスタ18、当該メモリセル回路10を形成する二つのFETインバータ回路の帰還ラインに設けられたデプレッション型NMOS12を有している。なお、図1に示す各インバータ回路のFETは、MOS型を使用しているが、MES型であっても構わない。また、VDDは電源電圧を意味する。
【0026】
図8の半導体記憶回路と比較した場合、メモリセル回路10は、各帰還ラインに設けられたデプレッション型NMOS12、すなわち、記憶ノード14とゲート接続線16とに直列に接続されたデプレッション型NMOS12、記憶ノード14と相補な記憶ノード15とゲート接続線17に直列に接続されたデプレッション型NMOS12をさらに具備した構成となっている。なお、デプレッション型NMOS12を採用するのは、帰還ラインを電気的に遮断せず、適切な電位を保持するためである。したがって、同一の作用を実現できれば当該トランジスタをデプレッション型PMOSに置き換えた構成、或いはデプレッション型NMOSとデプレッション型PMOSとを並列接続したトランスファゲートの構成とすることもできる(以下の各実施形態でも同様である)。また、デプレッション型NMOS12は、ショットキータイプであることが好ましい(以下の各実施形態でも同様である)。このデプレッション型NMOSを使用して、メモリセル回路10を次の様に動作させる。
【0027】
まず、データ書き込みが無い場合には、各デプレッション型NMOS12をOFF状態とし、帰還ラインの信号伝達時定数を大きくする。このとき、宇宙放射線等のイオン粒子の入射時に発生する過渡的な出力電圧変動は、他方の記憶ノードに伝播しにくくなるから、宇宙放射線等の電圧変動によるソフトエラーの影響は、低いものとなる。なお、このOFF状態での当該デプレッション型NMOS12の抵抗は、放射線耐性を十分に保証するために、100kΩ〜100MΩに制御されることが好ましい(以下の各実施形態でも同様である)。
【0028】
一方、データ書き込みが有る場合には、各デプレッション型NMOS12をON状態とし、帰還ラインの信号伝達時定数を小さくする。従って、アクセス速度は低下せず、迅速なデータ書き込みが可能となる。なお、このON状態での当該デプレッション型NMOSの抵抗は、迅速なデータ書込み性能および経済性の観点から、1kΩ〜50kΩに制御されることが好ましい(以下の各実施形態でも同様である)。
【0029】
一般に、メモリセル回路へのデータ書き込み時間は、データ書き込み無し状態の待機時間に比べて著しく短い。本半導体記憶回路では、データの書き込みの有無に応じて、帰還ラインに設けられたデプレッション型NMOS12の抵抗(すなわち、信号伝達時定数)を制御する構成を有する。すなわち、メモリセル回路の動作・非動作状態において多くの時間を占めるデータ書き込み無し状態においては、各デプレッション型NMOS12をOFF状態とし、帰還ラインの信号伝達時定数を大きくすることで、宇宙放射線等によって発生する過渡的な出力電圧変動の記憶ノードへの影響を抑制している。一方、データ書き込み時においては、デプレッション型NMOS12をON状態とし、帰還ラインの信号伝達時定数を小さくする。
【0030】
従って、本半導体記憶回路は、早い動作速度によってデータを書き込むことができ、且つ、高い放射線耐性を有する。その結果、宇宙機器、原子力機器、計帯電話等に使用される半導体記憶回路において、動作速度を低下させずに、ソフトエラーを抑制することが可能である。
【0031】
また、本半導体記憶回路を製造する場合、フォトリソグラフィーのレイアウトを当該構成に変更するのみでよい。従って、簡易且つ低コストにて、本半導体記憶回路を製造することができる。
【0032】
(第2実施形態)
第2の実施形態に係る半導体記憶回路は、フリップフロップ回路である。以下の説明においては、NAND型ゲートによって構成されたエッジトリガー型のDフリップフロップ回路を例とする。しかし、これに限定する趣旨ではなく、NOR型ゲートによって構成されたフリップフロップ回路にも適用可能である。以下、従来技術と本実施形態に係るエッジトリガー型のDフリップフロップ回路との構成上の違いがわかるように、両者を対比させながら説明する。
【0033】
図2(a)は、従来のエッジトリガー型のDフリップフロップ回路の構成を示した図である。図2(b)は、本実施形態に係るエッジトリガー型のDフリップフロップ回路20の構成を示した図である。
【0034】
図2(b)に示すように、本エッジトリガー型のDフリップフロップ回路20は、後段のフリップフロップ回路の帰還ラインに、デプレッション型NMOS22を設けた構成を有している。このデプレッション型NMOS22を使用して、Dフリップフロップ回路20を次の様に動作させる。
【0035】
まず、クロック(CLK)入力がローレベルの場合には、デプレッション型NMOS22をOFF状態とし、帰還ラインの信号伝達時定数を大きくして、宇宙放射線等のイオン粒子の入射時に発生する電圧変動の影響を緩和させる。一方、クロック入力がハイレベルの場合には、デプレッション型NMOS22をON状態とし、帰還ラインの信号伝達時定数を小さくして、動作速度の低下を抑制する。
【0036】
従って、Dフリップフロップ回路20は、早い速度によって動作することができ、且つ、高い放射線耐性を有する。その結果、宇宙機器、原子力機器、計帯電話等に使用される半導体記憶回路において、動作速度を低下させずに、ソフトエラーを抑制することが可能である。
【0037】
(第3実施形態)
第3の実施形態は、同期式マスター・スレーブ型のフリップフロップ回路への適用例である。この例に係るフリップフロップ回路は、レジスタ、カウンタ、シフトレジスタやFIFO等に適用可能である。
【0038】
図3は、従来の同期式マスター・スレーブ型のフリップフロップ回路の構成を示した図である。図4は、本実施形態に係る同期式マスター・スレーブ型のフリップフロップ回路30の構成を示した図である。なお、φ及びその反転は、位相を示しており、φ同士(及びその反転同士)が同期して動作する。
【0039】
図4に示すように、本同期式マスター・スレーブ型のフリップフロップ回路30は、各帰還ラインに、換言すれば第1のインバータ回路33aおよび33bの出力と第2のインバータ回路34aおよび34bの入力とに直列させて、デプレッション型NMOS32a,32bをそれぞれ設けた構成を有している。このデプレッション型NMOS32a,32bを使用して、Dフリップフロップ回路30を次の様に動作させる。
【0040】
まず、クロック(CLK)入力がローレベルの場合には、マスター側はデータスルー(データ保持していない)の動作状態のため、デプレッション型NMOS32aをON状態とし、信号伝達時定数を小さくしてマスター側帰還ラインの動作速度低下を抑制し、スレーブ側はデータホールドの動作状態であることから、デブレッション型NMOS32bをOFF状態とし、帰還ラインの信号伝達時定数を大きくして、宇宙放射線等のイオン粒子の入射時に発生する電圧変動の影響を緩和させる。
【0041】
一方、クロック入力がハイレベルの場合には、マスター側はデータ保持の動作状態のため、デプレッション型NMOS32aをOFF状態とし、帰還ラインの信号伝達時定数を大きくして、宇宙放射線等のイオン粒子の入射時に発生する電圧変動の影響を緩和させる。また、スレーブ側はデータスルーの動作状態のため、デプレッション型NMOS32bをON状態とし、帰還ラインの信号伝達時定数を小さくして、動作速度の低下を抑制する。
【0042】
従って、フリップフロップ回路30は、クロック信号を入力するごとに、早い速度によってデータ信号を順次出力することができ、且つ、高い放射線耐性をもつ。その結果、宇宙機器、原子力機器、携帯電話等に使用される半導体記憶回路において、動作速度を低下させずに、ソフトエラーを抑制することが可能である。
【0043】
(第4実施形態)
第4の実施形態は、非同期式フリップフロップ回路への適用例である。
【0044】
図5(a)は、従来の非同期式フリップフロップ回路の構成を示した図である。図5(b)は、本実施形態に係る非同期式フリップフロップ回路40の構成を示した図である。
【0045】
図5(b)に示すように、本非同期式フリップフロップ回路40は、プリセット(PRE)信号及びクリア(CLR)信号の入力を制御する制御回路41と、後段のフリップフロップ回路の帰還ラインに設けられたデプレッション型NMOS42と、を有している。このデプレッション型NMOS42を使用して、本非同期式フリップフロップ回路40を次の様に動作させる。
【0046】
まず、CLK(クロック)入力がローレベルでかつ、PRE入力がハイレベルでかつ、CLR信号入力がハイレベルの場合にはデプレッション型NMOS42をOFF状態とし、帰還ラインの信号伝達時定数を大きくして、宇宙放射線等のイオン粒子の入射時に発生する電圧変動の影響を緩和させる。一方、CLK(クロック)入力がハイレベル若しくは、PRE入力がローレベル若しくは、CLR入力がローレベルの場合には、デプレッション型NMOS42をON状態とし、帰還ラインの信号伝達時定数を小さくして、動作速度の低下を抑制する。
【0047】
この様な構成においても、早い動作速度によってデータを書き込むことができ、且つ、高い放射線耐性を有する。その結果、宇宙機器、原子力機器、携帯電話等に使用される半導体記憶回路において、動作速度を低下させずに、ソフトエラーを抑制することが可能である。
【0048】
(第5実施形態)
第5の実施形態は、非同期要素を伴うフリップフロップ回路への適用例である。
【0049】
図6は、従来の非同期要素を伴うフリップフロップ回路50の構成を示した図である。図7は、本実施形態に係る非同期要素を伴うフリップフロップ回路50の構成を示した図である。
【0050】
図7に示すように、本非同期要素を伴うフリップフロップ回路50は、クロック信号、リセット(RESET)信号、セット(SET)信号の入力を制御する論理ゲート回路51a、51bと、各フリップフロップ回路の帰還ラインに設けられた各デプレッション型NMOS52と、を有している。このデプレッション型NMOS52を使用して、本非同期式フリップフロップ回路40を次の様に動作させる。
【0051】
まず、リセット入力およびセット入力が共にハイレベルでかつ、クロック(CLK)入力がローレベルの場合には、マスター側はデータスルー(データ保持していない)の動作状態のため、デプレッション型NMOS52aをON状態とし、信号伝達時定数を小さくしてマスター側帰還ラインの動作速度低下を抑制する。このとき、スレーブ側はデータホールドの動作状態であることから、デブレッション型NMOS52bをOFF状態とし、帰還ラインの信号伝達時定数を大きくして、宇宙放射線等のイオン粒子の入射時に発生する電圧変動の影響を緩和させる。
【0052】
一方、リセット入力およびセット入力が共にハイレベルでかつ、クロック入力がハイレベルの場合には、マスター側はデータ保持の動作状態のため、デプレッション型NMOS52aをOFF状態とし、帰還ラインの信号伝達時定数を大きくして、宇宙放射線等のイオン粒子の入射時に発生する電圧変動の影響を緩和させる。このとき、スレーブ側はデータスルーの動作状態のため、デプレッション型NMOS52bをON状態とし、帰還ラインの信号伝達時定数を小さくして、動作速度の低下を抑制する。
【0053】
次に、リセット、セット信号入力のいずれか1つがローレベルの場合には、クロック入力の状態とは無関係にデプレッション型NMOS52aおよび52bをON状態とし、帰還ラインの信号伝達時定数を小さくして、動作速度の低下を抑制する。
【0054】
この様な構成においても、早い動作速度によってデータを書き込むことができ、且つ、高い放射線耐性を有する。その結果、宇宙機器、原子力機器、計帯電話等に使用される半導体記憶回路において、動作速度を低下させずに、ソフトエラーを抑制することが可能である。
【0055】
以上、本発明を実施形態に基づき説明したが、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変形例及び修正例についても本発明の範囲に属するものと了解される。例えば以下の(1)、(2)に示すように、その要旨を変更しない範囲で種々変形可能である。
【0056】
(1)上記各実施形態においては、それぞれの帰還ラインにデプレッション型NMOSを一つ設ける構成であった。しかし、当該帰還ラインに設けるデプレッション型NMOSは複数であってもよい。
【0057】
また、図2(b)、図5(b)に示した各フリップフロップ回路には、信号Qを出力するノードと、信号Qの反転を出力するノードに接続されたNANDゲートの一入力端子と、を接続するデプレッション型NMOSを設けた。これに対し、信号Qの反転を出力するノードと、信号Qを出力するノードに接続されたNANDゲートの一入力端子と、を接続するデプレッション型NMOSを設ける構成であってもよい。また、信号Qを出力するノードと、信号Qの反転を出力するノードに接続されたNANDゲートの一入力端子と、を接続するデプレッション型NMOSを設け、更に、信号Qの反転を出力するノードと、信号Qを出力するノードに接続されたNANDゲートの一入力端子と、を接続するデプレッション型NMOSを設ける構成であってもよい。
【0058】
(2)上記第1実施形態において、図1に示すデプレッション型NMOS12のゲートは、同図に示すようにワード線に接続され、N型FET18と同様に制御されることが好ましい。
【0059】
また、各実施形態は可能な限り適宜組み合わせて実施してもよく、その場合組合わせた効果が得られる。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果の少なくとも1つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【0060】
【発明の効果】
以上本発明によれば、早い動作速度と、高い放射線耐性とを有する半導体記憶回路を実現できる。
【図面の簡単な説明】
【図1】図1は、第1の実施形態に係る半導体記憶回路が有するメモリセル回路10の概略構成図を示している。
【図2】図2(a)は、従来のエッジトリガー型のDフリップフロップ回路の構成を示した図である。図2(b)は、本実施形態に係るエッジトリガー型のDフリップフロップ回路20の構成を示した図である。
【図3】図3は、従来の同期式マスター・スレーブ型のフリップフロップ回路の構成を示した図である。
【図4】図4は、本実施形態に係る同期式マスター・スレーブ型のフリップフロップ回路30の構成を示した図である。
【図5】図5(a)は、従来の非同期式フリップフロップ回路の構成を示した図である。図5(b)は、本実施形態に係る非同期式フリップフロップ回路40の構成を示した図である。
【図6】図6は、従来の非同期要素を伴うフリップフロップ回路の構成を示した図である。
【図7】図7は、本実施形態に係る非同期要素を伴うフリップフロップ回路50の構成を示した図である。
【図8】図8(a)、(b)は、従来の半導体記憶回路を説明するための図である。
【符号の説明】
10…メモリセル回路
12、22、32a、32b、42、52a,52b…デプレッション型NMOS
14、15…記憶ノード
16、17…ゲート接続線
20、30、40、50…フリップフロップ回路
33a、33b、34a、34b…インバータ回路
41…制御回路
51a、51b…論理ゲート回路
Claims (10)
- メモリセルがマトリックス状に配列された半導体記憶回路であって、
前記メモリセルは、正相出力ノード及び逆相出力ノードと、
出力を、前記正相出力ノードに接続した第1のインバータ回路と、
出力を、前記逆相出力ノードに接続した第2のインバータ回路と、
前記逆相出力ノードと前記第1のインバータ回路の入力とを接続する第1のデプレッション型トランジスタと、
前記正相出力ノードと前記第2のインバータ回路の入力とを接続する第2のデプレッション型トランジスタと、
で構成され、前記第1及び第2のデプレッション型トランジスタは、デプレッション型NMOSとデプレッション型PMOSとを並列接続したトランスファゲートの構成であることを特徴とする半導体記憶回路。 - 前記第1のインバータ回路は、電源端子間に直列に接続された第1のP型MOSと第1のN型MOSとを有し、
前記第2のインバータ回路は、電源端子間に直列に接続された第2のP型MOSと第2のN型MOSとを有し、
前記第1のデプレッション型トランジスタは、前記第2のP型MOSのソース/ドレインと前記第2のN型MOSのソース/ドレインとの相互接続ノードである前記逆相出力ノードと、前記第1のPMOSのゲートと前記第1のNMOSのゲートとの相互接続ノードと、を接続し、
前記第2のデプレッション型トランジスタは、前記第1のP型MOSのソース/ドレインと前記第1のN型MOSのソース/ドレインとの相互接続ノードである前記正相出力ノードと、前記第2のPMOSのゲートと前記第2のNMOSのゲートとの相互接続ノードと、を接続すること、
を特徴とする請求項1記載の半導体記憶回路。 - 前記第1及び第2のデプレッション型トランジスタは、当該メモリセルに書き込みを行う場合にはON状態とされ、且つ1kΩ乃至50kΩの抵抗値を有し、当該メモリセルに書き込みを行わない合にはOFF態とされ、且つ100kΩ乃至100MΩの抵抗値を有することを特徴とする請求項1又は2記載の半導体記憶回路。
- 前記第1及び第2のインバータ回路は、ラッチ回路を構成することを特徴とする請求項1乃至3のうちいずれか一項記載の半導体記憶回路。
- 前記ラッチ回路は、同期式フリップフロップ回路を構成することを特徴とする請求項4記載の半導体記憶回路。
- 前記同期式フリップフロップ回路は、シフトレジスタを構成することを特徴とする請求項5記載の半導体記憶回路。
- 前記同期式フリップフロップ回路は、FIFOを構成することを特徴とする請求項5記載の半導体記憶回路。
- 前記ラッチ回路は、非同期式フリップフロップ回路を構成することを特徴とする請求項4記載の半導体記憶回路。
- 前記非同期式フリップフロップ回路は、シフトレジスタを構成することを特徴とする請求項8記載の半導体記憶回路。
- 前記非同期式フリップフロップ回路は、FIFOを構成することを特徴とする請求項8記載の半導体記憶回路。
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