JP2005302123A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】 SOI(Silicon On Insulator)基板に形成されたメモリセルを含む半導体記憶装置である。メモリセルは、ソース及びドレインが一対のインバータINV1,INV2の入力ノードN1,N2と出力ノードN3,N4との間に直列接続される複数のn型抵抗付加トランジスタTN5〜TN8から構成され、一対のインバータINV1,INV2を相互に接続する一対の抵抗付加トランジスタ群TNG1,TNG2を含み、n型抵抗付加トランジスタTN5〜TN8は、しきい値電圧が0V以下のデプレッション型トランジスタであって、ゲートがワード線WLに接続され、ゲート電圧が低電位電源線VSSと同電位の場合にソース−ドレイン間が導通している。
【選択図】 図1
Description
Claims (5)
- SOI(Silicon On Insulator)基板に形成されたメモリセルを含む半導体記憶装置であって、
前記メモリセルは、
ソースが高電位電源線に接続される第1導電型の負荷トランジスタと、ソースが低電位電源線に接続される第2導電型の駆動トランジスタとを含み、前記負荷トランジスタと前記駆動トランジスタのゲート同士が接続されて入力ノードを構成し、前記負荷トランジスタと前記駆動トランジスタのドレイン同士が接続されて出力ノードを構成する一対のインバータと、
ソース及びドレインが前記一対のインバータの一方のインバータの前記入力ノードと他方のインバータの前記出力ノードとの間に直列接続される複数の第2導電型の抵抗付加トランジスタを含み、前記一対のインバータを相互に接続する一対の抵抗付加トランジスタ群と、
ソース及びドレインが前記一対のインバータの前記出力ノードとビット線との間に接続され、ゲートがワード線に接続される1対の第2導電型の転送トランジスタと、
を含み、
前記抵抗付加トランジスタは、しきい値電圧が0V以下のデプレッション型トランジスタであって、ゲートがワード線に接続され、ゲート電圧が前記低電位電源線と同電位の場合にソース−ドレイン間が導通している、半導体記憶装置。 - 請求項1において、
前記抵抗付加トランジスタは、ボディ電位がフローティング状態となっている、半導体記憶装置。 - 請求項1及び2のいずれかにおいて、
前記負荷トランジスタ及び前記駆動トランジスタは、ソースとボディとを接続するボディコンタクトを有する、半導体記憶装置。 - 請求項1〜3のいずれかにおいて、
前記抵抗付加トランジスタは、ボディ内にソース及びドレインと導電型が同じ不純物が導入された不純物領域を有する、半導体記憶装置。 - 請求項4において、
前記不純物領域は、前記ボディのチャネル形成領域に設けられている、半導体記憶装置。
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JP2004115429A JP2005302123A (ja) | 2004-04-09 | 2004-04-09 | 半導体記憶装置 |
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Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05198182A (ja) * | 1991-06-24 | 1993-08-06 | Texas Instr Inc <Ti> | 信号事象アップセットが強化されたメモリセル |
JPH06243687A (ja) * | 1993-02-22 | 1994-09-02 | Hitachi Ltd | 半導体装置 |
JP2004095063A (ja) * | 2002-08-30 | 2004-03-25 | Mitsubishi Heavy Ind Ltd | 半導体記憶回路 |
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2004
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