JP4295656B2

JP4295656B2 - 半導体記憶装置

Info

Publication number: JP4295656B2
Application number: JP2004115428A
Authority: JP
Inventors: 和男田口; 茂石井; 能克黒田; 大輔高橋
Original assignee: Seiko Epson Corp; Mitsubishi Heavy Industries Ltd
Current assignee: Seiko Epson Corp; Mitsubishi Heavy Industries Ltd
Priority date: 2004-04-09
Filing date: 2004-04-09
Publication date: 2009-07-15
Anticipated expiration: 2024-04-09
Also published as: JP2005302122A

Description

本発明は、半導体記憶装置に関し、特に、ＳＲＡＭ（Static Random Access Memory）メモリセルを備える半導体記憶装置に関する。

近年、ＳＲＡＭの集積度の向上に伴い、ソフトエラーの防止対策が重要となっている。このようなソフトエラーの防止対策としては、時定数を利用して記憶ノードの電位を支えるものがある（特許文献１参照）。しかし、時定数を利用することは、メモリセルのアクセス時の動作速度の低下を引き起こす要因になる。また、半導体装置の微細化に伴い、十分な容量の確保が困難となっており、他の要素技術と併用した対策では大幅なプロセス変更を強いられ、コストアップが避けられない。また、ソフトエラー耐性の向上技術の一つとしてＳＯＩ技術の適用が提案されているが、ＳＯＩ技術のみでは十分な耐性向上の効果は得られていない。
特開平５−１９８１８２号公報

本発明は、上記事情に鑑みてなされたものであり、その目的は、ソフトエラー耐性を向上させつつ高速動作が担保できる半導体記憶装置を提供することにある。

（１）本発明は、ＳＯＩ（Silicon On Insulator）基板に形成されたメモリセルを含む半導体記憶装置であって、前記メモリセルは、ソースが高電位電源線に接続される第１導電型の負荷トランジスタと、ソースが低電位電源線に接続される第２導電型の駆動トランジスタとを含み、前記負荷トランジスタと前記駆動トランジスタのゲート同士が接続されて入力ノードを構成し、前記負荷トランジスタと前記駆動トランジスタのドレイン同士が接続されて出力ノードを構成する１対のインバータと、ゲートがワード線に接続され、ソース及びドレインが前記１対のインバータの一方のインバータの前記入力ノードと他方のインバータの前記出力ノードとを相互に接続する１対の第２導電型の抵抗付加トランジスタと、ソース及びドレインが前記インバータの前記出力ノードとビット線との間に接続され、ゲートがワード線に接続される１対の第２導電型の転送トランジスタと、ソースが高電位電源線に接続され、ドレインが一方の前記インバータの前記入力ノードに接続され、ゲートが他方の前記インバータの前記入力ノードに接続される１対の第１導電型の電位補償トランジスタと、を含み、前記抵抗付加トランジスタは、ゲート電圧が前記低電位電源線と同電位の場合にソース−ドレイン間が導通している半導体記憶装置に関するものである。

本発明によれば、抵抗付加トランジスタは、ゲートがワード線に接続されているため、メモリセルへのアクセス時には低抵抗となり、非アクセス時には、アクセス時に比べて高抵抗となる。また、第２導電型の抵抗付加トランジスタは、ゲート電圧が前記低電位電源線と同電位の場合に（メモリセルの非アクセス時に）ソース−ドレイン間が導通しているため、メモリセルを構成するインバータラッチのループを切断することがない。このため、本発明によれば、メモリセルの非アクセス時に高抵抗となる抵抗付加トランジスタを設けているにも関わらず、データ保持動作を確実に担保することができる。そして、本発明によれば、メモリセルの非アクセス時にデータ保持動作が行われている場合には、抵抗付加トランジスタが高抵抗であるため、この抵抗付加トランジスタのソース−ドレイン間抵抗によって、α線などの入射によるデータ反転を防止することができる。さらに、メモリセルのアクセス時には、ワード線からのセル選択信号の印加により抵抗付加トランジスタのソース−ドレイン間は、非アクセス時に比べて低抵抗状態となるため、書き込み／読み出し動作の速度が低下することがない。

また、本発明では、ソースが高電位電源線に接続され、ドレインが一方のインバータの入力ノードに接続され、ゲートが他方のインバータの入力ノードに接続される電位補償トランジスタを設けることにより、インバータの入力ノード電位を安定化させることができる。これにより、インバータ間に抵抗付加トランジスタを直列付加したことに起因するインバータの入力ノード電位の不安定な状態を解消し、メモリセルのスタンバイ時の消費電流が増加することを抑制することができる。

（２）本発明の半導体記憶装置において、前記抵抗付加トランジスタは、ボディ電位がフローティング状態となっていてもよい。このようにすれば、スタンバイ時にボディ電位がソース・ドレイン電圧付近まで変化することによって、データ保持動作をより安定化することができる。

（３）本発明の半導体記憶装置において、前記負荷トランジスタ及び前記駆動トランジスタは、ソースとボディとを接続するボディコンタクトを有していてもよい。このようにすれば、インバータを構成する各トランジスタのゲート容量を増大させることによって、記憶ノードに容量を付加することができる。すなわち、α線などの入射時において記憶ノードの電位を維持するためのループ時定数を増すことができる。

（４）本発明の半導体記憶装置において、前記電位補償トランジスタは、ソースとボディとを接続するボディコンタクトを有していてもよい。このようにすれば、電位補償トランジスタのゲート容量を増大させて、インバータの入力ノードに容量を付加することによって、ソフトエラー耐性を向上させることができる。

（５）本発明の半導体記憶装置において、前記抵抗付加トランジスタは、ボディ内にソース及びドレインと導電型が同じ不純物が導入された不純物領域を有していてもよい。このようにすれば、抵抗付加トランジスタにおいてメモリセルの非アクセス時にソース−ドレイン間を導通させるための通電領域を確保することができる。この場合において、前記不純物領域は、前記ボディのチャネル形成領域あるいは前記ボディの底部（ＳＯＩ基板の絶縁層付近）に設けることができる。

以下、本発明に好適な実施の形態について、図面を参照しながら説明する。

図１は、本実施の形態の半導体記憶装置であるＳＲＡＭメモリセル（以下、単にメモリセルという）の等価回路を示す図である。

本実施の形態のメモリセルは、ＳＯＩ基板を用いて形成された１０個のＭＯＳトランジスタによって構成される。ｐ型（第１導電型）負荷トランジスタＴＰ１と、ｎ型（第２導電型）駆動トランジスタＴＮ１とで第１のＣＭＯＳインバータＩＮＶ１が形成される。また、ｐ型付加トランジスタＴＰ２と、ｎ型駆動トランジスタＴＮ２とで第２のＣＭＯＳインバータＩＮＶ２が形成される。ｐ型負荷トランジスタＴＰ１，ＴＰ２は、ソースが高電位電源線ＶＤＤ（電源電圧Ｖｄｄ）に接続されている。ｎ型駆動トランジスタＴＮ１，ＴＮ２は、ソースが低電位電源線ＶＳＳ（電源電圧Ｖｓｓ）に接続されている。ｐ型負荷トランジスタＴＰ１とｎ型駆動トランジスタＴＮ１とは、ゲート同士が接続され、その接続ノードが第１のＣＭＯＳインバータＩＮＶ１の入力ノードＮ１を構成する。ｐ型負荷トランジスタＴＰ１とｎ型駆動トランジスタＴＮ１とは、ドレイン同士が接続され、その接続ノードが第１のＣＭＯＳインバータＩＮＶ１の出力ノードＮ３を構成する。ｐ型負荷トランジスタＴＰ２のゲートとｎ型駆動トランジスタＴＮ２のゲートとが接続されて、その接続ノードが第２のＣＭＯＳインバータＩＮＶ２の入力ノードＮ２を構成する。ｐ型負荷トランジスタＴＰ２のドレインとｎ型駆動トランジスタＴＮ２のドレインとが接続され、その接続ノードが第２のＣＭＯＳインバータＩＮＶ２の出力ノードＮ４を構成する。

第１，第２のＣＯＭＳインバータＩＮＶ１，ＩＮＶ２は、入力ノードＮ１と出力ノードＮ４とがｎ型抵抗付加トランジスタＴＮ６を介して接続され、出力ノードＮ３と入力ノードＮ２とがｎ型抵抗付加トランジスタＴＮ５を介して接続されてフリップフロップを構成する。このフリップフロップは、ゲートがワード線ＷＬに接続され、所定の選択電位によってオン／オフされる１対のｎ型転送トランジスタＴＮ３，ＴＮ４によりビット線ＢＬ，反転ビット線／ＢＬに接続される。また、第１，第２のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２は、それぞれの入出力ノードが相互に接続されていることにより、インバータラッチのループ保持動作により各インバータの入力ノードＮ１，Ｎ２の電位が相補的な関係となり、また記憶ノードとなる各インバータの出力ノードＮ３，Ｎ４の電位も相補的な関係となる。

そして、本実施の形態のメモリセルは、第１，第２のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２の入出力ノード間に、ｎ型抵抗付加トランジスタＴＮ５，ＴＮ６を設けることにより、α線などの入射時における記憶データの反転を防止している。ｎ型抵抗付加トランジスタＴＮ５，ＴＮ６は、ゲート電圧が低電位側の電源電圧Ｖｓｓの場合に、ソース−ドレイン間が導通しているＭＯＳトランジスタである。具体的には、ゲート電圧が低電位側の電源電圧Ｖｓｓの場合に、ソース−ドレイン間に数十ｎＡ〜数μＡ程度の電流が流れるＭＯＳトランジスタであればよい。また、ｎ型抵抗付加トランジスタＴＮ５，ＴＮ６は、ゲートがワード線ＷＬに接続されることにより、メモリセルへのアクセス時にはソース−ドレイン間が低抵抗となって動作速度を保証し、非アクセス時にはソース−ドレイン間が高抵抗となってインバータラッチのループ時定数を従来のメモリセル構造に比べて増大させて、α線などが入射した場合のノード電位の変化を効果的に遅らせることができる。またこの場合に、非アクセス時のｎ型抵抗付加トランジスタＴＮ５，ＴＮ６のソース−ドレイン間の抵抗値は、ソフトエラー対策に十分なループ時定数の確保が可能であって、かつインバータラッチのループを確実に維持して、データ保持動作に望ましからぬ影響を与えることがない範囲（例えば、数十ｋΩ〜数十ＭΩ）で設定することができる。

次に、ｎ型抵抗付加トランジスタＴＮ５，ＴＮ６について図２（Ａ）に示される断面図を用いてより詳細に説明する。ｎ型抵抗付加トランジスタＴＮ５，ＴＮ６は、ＳＯＩ基板を構成する絶縁膜１０上に、ｐ型半導体層からなるボディ１１と、ボディ１１の両側に設けられるｎ型半導体層からなるソース／ドレイン１２とが形成されている。ボディ１１の上には、ゲート絶縁膜１３を介してポリシリコンなどからなるゲート１４が形成されている。なお、各トランジスタは、ＳＴＩ１６により素子分離されている。また、ｎ型抵抗付加トランジスタＴＮ５，ＴＮ６は、ボディ１１のゲート絶縁膜１３直下のチャネル形成領域にｎ型不純物が導入された不純物領域１５が設けられている。不純物領域１５は、図２（Ａ）に示すように、ボディ１１内のチャネルが形成される領域に設けられてもよいし、図２（Ｂ）に示すように、ボディ１１の底部（ＳＯＩ基板の絶縁膜１０付近）に設けられてもよい。これにより、本実施の形態のメモリセルでは、ｎ型抵抗付加トランジスタＴＮ５，ＴＮ６において非アクセス時にソース−ドレイン間を導通させるための通電領域を確保することができる。

また、抵抗付加トランジスタＴＮ５，ＴＮ６は、ＳＯＩ基板に形成されることにより、図２（Ａ）及び図２（Ｂ）に示すように、ボディ１１の電位がフローティング状態となるフローティングボディ型のＭＯＳトランジスタとなる。このように、抵抗付加トランジスタＴＮ５，ＴＮ６としてフローティングボディ型のＭＯＳトランジスタを採用すれば、スタンバイ時にボディ１１の電位が、そのソース／ドレイン１２の電位付近まで変化することによって、データ保持動作をより安定化することができる。

なお、ｎ型抵抗付加トランジスタＴＮ５，ＴＮ６は、ソースとボディとを接続するボディコンタクトを有していてもよい。このようなボディコンタクトを設けた場合には、ｎ型抵抗付加トランジスタＴＮ５，ＴＮ６のボディ１１の電位をスイッチング動作に関係なく安定化させることができる。

また、本実施の形態のメモリセルは、第１，第２のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２において、ｐ型負荷トランジスタＴＰ１，ＴＰ２とｎ型駆動トランジスタＴＮ１，ＴＮ２とは、ボディとソースが接続されたボディコンタクトを有することができる。このようにすれば、各トランジスタのゲート容量を増大させることによって、記憶ノードとなる出力ノードＮ１，Ｎ２に容量を付加することができる。すなわち、α線などの入射時において出力ノードＮ１，Ｎ２の電位を維持するためのループ時定数を増すことができる。なお、この場合においてｎ型転送トランジスタＴＮ３，ＴＮ４についてもボディを低電位電源線ＶＳＳに接続するボディコンタクトを有していることが望ましいが、ｎ型転送トランジスタＴＮ３，ＴＮ４のパスゲートリークやｎ型駆動トランジスタＴＮ１，ＴＮ２との関係における電流増幅率比が問題とならない場合には、ｎ型転送トランジスタＴＮ３，ＴＮ４のボディがフローティング状態であってもよい。

また、本実施の形態のメモリセルには、第１，第２のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２の入力ノードＮ１，Ｎ２の電位をプルアップするｐ型電位補償トランジスタＴＰ３，ＴＰ４が設けられている。ｐ型電位補償トランジスタＴＰ３は、ソースが高電位電源線ＶＤＤに接続され、ドレインが第１のＣＭＯＳインバータＩＮＶ１の入力ノードＮ１に接続され、ゲートが第２のＣＭＯＳインバータＩＮＶ２の入力ノードＮ２に接続される。ｐ型電位補償トランジスタＴＰ４は、ソースが高電位電源線ＶＤＤに接続され、ドレインが第２のＣＭＯＳインバータＩＮＶ２の入力ノードＮ２に接続され、ゲートが第１のＣＭＯＳインバータＩＮＶ１の入力ノードＮ１に接続される。

次に、ｐ型電位補償トランジスタＴＰ３，ＴＰ４の機能について説明する。

まず、メモリセルの非アクセス時において、第１，第２のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２では、各インバータＩＮＶ１，ＩＮＶ２はラッチ動作を行い、入力ノードＮ１，Ｎ２の電位が相補的な関係となって安定したスタンバイ状態となる。具体的には、入力ノードＮ１，Ｎ２の一方のノード電位が高電位ＨＩＧＨ（電圧Ｖｄｄ）となり、他方のノード電位が低電位ＬＯＷ（電圧Ｖｓｓ）となる。

しかし、本実施形態のメモリセルでは、第１，第２のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２の入力ノードＮ１，Ｎ２と出力ノードＮ３，Ｎ４との間に、ｎ型抵抗付加トランジスタＴＮ５，ＴＮ６が直列的に接続されている。このｎ型抵抗付加トランジスタＴＮ５，ＴＮ６によって、メモリセルへのアクセス時においては、各インバータＩＮＶ１，ＩＮＶ２の入力ノードＮ１，Ｎ２の電位は、ｎ型抵抗付加トランジスタＴＮ５，ＴＮ６のしきい値Ｖｔの分だけ電圧降下した状態で安定化しようとする。すなわち、入力ノード電位が高電位ＨＩＧＨとなるべきインバータのｐ型負荷トランジスタＴＰ１（ＴＰ２）のゲートには、高電位ＨＩＧＨからしきい値電圧Ｖｔ分だけ電圧降下した電圧Ｖｄｄ−Ｖｔが印加されている状態が続くことになり、ｐ型負荷トランジスタＴＰ１（ＴＰ２）が完全にオフ状態とならないためｐ型負荷トランジスタＴＰ１（ＴＰ２）とｎ型負荷トランジスタＴＮ１（ＴＮ２）との間に貫通電流が流れることになる。そして、このような貫通電流がスタンバイ状態においてまで常時流れているメモリセルが大量に集積化された場合には、多大な消費電流の増加を招くことになる。

そこで、本実施の形態のメモリセルでは、ｐ型電位補償トランジスタＴＰ３，ＴＰ４により入力ノードＮ１，Ｎ２の電位を、それらの相補的な関係を保ちつつ、高電位ＨＩＧＨ側の入力ノード電位を電圧Ｖｄｄにプルアップすることにより、高電位ＨＩＧＨ側のｐ型負荷トランジスタＴＰ１（ＴＰ２）を確実にオフさせるとともに、低電位ＬＯＷ側のｐ型負荷トランジスタＴＰ２（ＴＰ１）をオンさせることができる。例えば、第１のＣＭＯＳインバータＩＮＶ１の入力ノードＮ１が高電位ＨＩＧＨであって、第２のＣＭＯＳインバータＩＮＶ２の入力ノードＮ２が低電位ＬＯＷの場合を考える。この場合、ｐ型電位補償トランジスタＴＰ３は、低電位ＬＯＷ側の入力ノードＮ２にゲートが接続されており、入力ノードＮ２の電位によりオン動作して入力ノードＮ１の電位を電圧Ｖｄｄにプルアップする。そして、ｐ型電位補償トランジスタＴＰ４は、電圧Ｖｄｄにプルアップされた入力ノードＮ１にゲートが接続されているため、オフ動作して入力ノードＮ２の電位を電圧Ｖｓｓに維持する。これにより、第１，第２のＣＭＯＳインバータの入力ノードＮ１，Ｎ２の論理状態は保たれるため、記憶データの保持動作には影響を与えることなく、スタンバイ時の消費電流を効果的に抑制することができる。

なお、スタンバイ時の消費電流の抑制の観点からは、ｐ型負荷トランジスタＴＰ１，ＴＰ２のしきい値を上げて、ｎ型抵抗付加トランジスタＴＮ５，ＴＮ６による入力ノードＮ１，Ｎ２の電圧降下の影響を軽減させてもよい。また、同様の効果をもたらすために、ｎ型抵抗付加トランジスタＴＮ５，ＴＮ６のしきい値を入力ノードＮ１，Ｎ２の電圧降下の影響が無視できる程度にまで下げてもよい。

また、ｐ型電位補償トランジスタＴＰ３，ＴＰ４は、ソースとボディとを接続するボディコンタクトを有していてもよい。このようにすれば、ゲート容量を増大させて、第１，第２のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２の入力ノードＮ１，Ｎ２に寄生容量を付加することによって、ｐ型負荷トランジスタＴＰ１，ＴＰ２にα線などが入射したときの耐性を向上させることができる。

次に、図３を用いて本実施の形態のメモリセルにおけるソフトエラー対策の効果を説明する。

図３の実線は、α線などが単発でｎ型駆動トランジスタＴＮ５（ＴＮ６）に入射した場合のメモリセル内の出力ノードＮ３（あるいはＮ４）の電位変化を示している。ノード電位がＨＩＧＨ（電圧Ｖｄｄ）であったとき、α線などが単発でｎ型駆動トランジスタＴＮ５（ＴＮ６）に入射すると、極めて短時間だけ、ＬＯＷ（電圧Ｖｓｓ）に変化する。その後、発生した電荷は再結合などで急速に消えてゆくが、一旦ノード電位が逆転すると、メモリセルの記憶データが反転してしまうことがある。このような現象は、電源電圧が低電圧化するほど顕著になる。

しかし、本実施の形態のメモリセルでは、非アクセス時にデータ保持動作が行われている場合に、ｎ型抵抗付加トランジスタＴＮ５，ＴＮ６が高抵抗である。このため、図３の破線で示すように、ｎ型抵抗付加トランジスタＴＮ５，ＴＮ６のソース−ドレイン間抵抗によってインバータラッチのループ時定数を増大させて、α線などの入射時に出力ノードＮ３，Ｎ４のノード電位が低電位側の電源電圧Ｖｓｓ側に変化する時間を遅らせることができる。すなわち、記憶データの反転を効果的に防止することができる。

また、本実施の形態のメモリセルによれば、ｎ型抵抗付加トランジスタＴＮ５，ＴＮ６は、ゲートがワード線ＷＬに接続されているため、メモリセルへのアクセス時には低抵抗となり、非アクセス時には、アクセス時に比べて高抵抗となる。また、ｎ型抵抗付加トランジスタＴＮ５，ＴＮ６は、ゲート電圧が低電位側の電源電圧Ｖｓｓの場合に（メモリセルの非アクセス時に）ソース−ドレイン間が導通しているため、メモリセルを構成するインバータラッチのループを切断することはない。従って、本実施の形態のメモリセルによれば、非アクセス時に高抵抗となるｎ型抵抗付加トランジスタＴＮ５，ＴＮ６を設けているにも関わらず、データ保持動作を確実に担保することができる。さらに、本実施の形態のメモリセルでは、アクセス時においてワード線ＷＬからのセル選択信号の印加によりｎ型抵抗付加トランジスタＴＮ５，ＴＮ６のソース−ドレイン間は、非アクセス時に比べて大幅に低抵抗状態となるため、書き込み／読み出し動作の速度が低下することがない。

以上に本発明に好適な実施の形態について説明したが、本発明は上述したものに限られず、発明の要旨の範囲内で種々の変形態様により実施することができる。

本実施の形態のＳＲＡＭメモリセルを示す等価回路図。本実施の形態のＳＲＡＭメモリセルを構成する抵抗付加トランジスタの断面図。 α線入射時のＳＲＡＭメモリセル内のノード電位を示す特性図。

符号の説明

ＴＰ１，ＴＰ２ｐ型負荷トランジスタ、ＴＰ３，ＴＰ４ｐ型電位補償トランジスタ、ＴＮ１，ＴＮ２ｎ型駆動トランジスタ、ＴＮ３，ＴＮ４ｎ型転送トランジスタ、ＴＮ５，ＴＮ６ｎ型抵抗付加トランジスタ、ＩＮＶ１第１のＣＭＯＳインバータ、ＩＮＶ２第２のＣＭＯＳインバータ、Ｎ１，Ｎ２入力ノード、Ｎ３，Ｎ４出力ノード

Claims

ＳＯＩ（Silicon On Insulator）基板に形成されたメモリセルを含む半導体記憶装置であって、
前記メモリセルは、
ソースが高電位電源線に接続される第１導電型の負荷トランジスタと、ソースが低電位電源線に接続される第２導電型の駆動トランジスタとを含み、前記負荷トランジスタと前記駆動トランジスタのゲート同士が接続されて入力ノードを構成し、前記負荷トランジスタと前記駆動トランジスタのドレイン同士が接続されて出力ノードを構成する１対のインバータと、
ゲートがワード線に接続され、ソース及びドレインが前記１対のインバータの一方のインバータの前記入力ノードと他方のインバータの前記出力ノードとを相互に接続する１対の第２導電型の抵抗付加トランジスタと、
ソース及びドレインが前記インバータの前記出力ノードとビット線との間に接続され、ゲートがワード線に接続される１対の第２導電型の転送トランジスタと、
ソースが高電位電源線に接続され、ドレインが一方の前記インバータの前記入力ノードに接続され、ゲートが他方の前記インバータの前記入力ノードに接続される１対の第１導電型の電位補償トランジスタと、
を含み、
前記抵抗付加トランジスタは、ゲート電圧が前記低電位電源線と同電位の場合にソース−ドレイン間が導通している、半導体記憶装置。
請求項１において、
前記抵抗付加トランジスタは、ボディ電位がフローティング状態となっている、半導体記憶装置。
請求項１及び２のいずれかにおいて、
前記負荷トランジスタ及び前記駆動トランジスタは、ソースとボディとを接続するボディコンタクトを有する、半導体記憶装置。
請求項１〜３のいずれかにおいて、
前記電位補償トランジスタは、ソースとボディとを接続するボディコンタクトを有する、半導体記憶装置。
請求項１〜４のいずれかにおいて、
前記抵抗付加トランジスタは、ボディ内にソース及びドレインと導電型が同じ不純物が導入された不純物領域を有する、半導体記憶装置。
請求項５において、
前記不純物領域は、前記ボディのチャネル形成領域に設けられている、半導体記憶装置。
請求項５において、
前記不純物領域は、前記ボディの底部に設けられている、半導体記憶装置。