JPH06243687A

JPH06243687A - 半導体装置

Info

Publication number: JPH06243687A
Application number: JP5056431A
Authority: JP
Inventors: Yasuhiro Fujimura; 康弘藤村; Keiichi Higeta; 恵一日下田; Akihisa Uchida; 明久内田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-02-22
Filing date: 1993-02-22
Publication date: 1994-09-02

Abstract

(57)【要約】【目的】それぞれＭＯＳＦＥＴを含みかつそれぞれ絶
対値の異なる電源電圧を動作電源とする複数の回路ブロ
ックを備えるＥＣＬ・ＣＭＯＳスタティック型ＲＡＭ等
の高速化及び低消費電力化を推進する。【構成】ＰチャンネルＭＯＳＦＥＴＰ１〜Ｐ４等が形
成される半導体基板領域に、それが含まれる回路ブロッ
クに動作電源として供給される電源電圧のうち最高電位
の電源電圧すなわち回路の接地電位を基板バイアス電圧
として供給し、ＮチャンネルＭＯＳＦＥＴＮ１〜Ｎ４等
が形成される半導体基板領域に、それが含まれる回路ブ
ロックに動作電源として供給される電源電圧のうち最低
電位の電源電圧すなわち電源電圧ＶＳＳ２等を供給す
る。これにより、ＰチャンネルＭＯＳＦＥＴ及びＮチャ
ンネルＭＯＳＦＥＴに与えられる基板バイアス電圧を回
路ブロックごとに最適化できるため、基板バイアス電圧
によってこれらのＭＯＳＦＥＴのしきい値電圧が必要以
上に大きくなるのを防止する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体装置に関し、例
えば、ＥＣＬ・ＣＭＯＳスタティック型ＲＡＭ（ランダ
ムアクセスメモリ）等に利用して特に有効な技術に関す
る。

【０００２】

【従来の技術】そのメモリアレイがＰチャンネル及びＮ
チャンネルＭＯＳＦＥＴ（金属酸化物半導体型電界効果
トランジスタ。この明細書では、ＭＯＳＦＥＴをして絶
縁ゲート型電界効果トランジスタの総称とする）からな
るＣＭＯＳ（相補ＭＯＳ）メモリセルを基本に構成され
その周辺回路がバイポーラ・ＣＭＯＳ回路を基本に構成
されることで、動作の高速化と高集積化及び低消費電力
化とをあわせて実現したいわゆるバイポーラ・ＣＭＯＳ
スタティック型ＲＡＭがある。また、このようなバイポ
ーラ・ＣＭＯＳスタティック型ＲＡＭの周辺回路の大半
をＥＣＬ回路（バイポーラ回路）に置き換えることで、
さらなる動作の高速化を図ったいわゆるＥＣＬ・ＣＭＯ
Ｓスタティック型ＲＡＭがある。

【０００３】ＥＣＬ・ＣＭＯＳスタティック型ＲＡＭに
ついては、例えば、『１９９１シンポジウムオン
ＶＬＳＩサーキッツ（１９９１Ｓｙｍｐｏｓｉｕｍ
ＯｎＶＬＳＩＣｉｒｃｕｉｔｓ）』第１１頁〜第
１２頁に『Ａ１．５ｎｓ，６４ＫｂＥＣＬ・ＣＭＯ
ＳＳＲＡＭ』として記載されている。

【０００４】

【発明が解決しようとする課題】上記ＥＣＬ・ＣＭＯＳ
スタティック型ＲＡＭにおいて、メモリアレイＭＡＲＹ
を構成するメモリセルＭＣは、図５に示されるように、
回路の接地電位と比較的絶対値の小さな負の電源電圧Ｖ
ＳＳ２をその動作電源とし、これによって比較的大きな
レイアウト面積を要するメモリアレイＭＡＲＹの高集積
化が図られる。一方、ＸアドレスデコーダＸＤは、例え
ばメモリアレイＭＡＲＹのワード線Ｗ０００〜Ｗ２５５
に対応して設けられる同数の単位アドレスデコーダＵＤ
０００〜ＵＤ２５５を含む。これらの単位アドレスデコ
ーダは、回路の接地電位と比較的絶対値の大きな負の電
源電圧ＶＳＳ１をその動作電源とし、これによって単位
アドレスデコーダを構成するＥＣＬ回路の動作マージン
が確保される。

【０００５】ところが、その電源電圧の低電圧化が進む
にしたがって、上記従来のＥＣＬ・ＣＭＯＳスタティッ
ク型ＲＡＭには次のような問題点が生じることが本願発
明者等によって明らかとなった。すなわち、上記ＥＣＬ
・ＣＭＯＳスタティック型ＲＡＭでは、図５に点線で示
されるように、すべての回路を構成するＰチャンネルＭ
ＯＳＦＥＴのチャンネル部つまりは半導体基板領域に対
して、ＥＣＬ・ＣＭＯＳスタティック型ＲＡＭ内の最高
電位である回路の接地電位が基板バイアス電圧として供
給され、すべての回路を構成するＮチャンネルＭＯＳＦ
ＥＴの半導体基板領域に対して、ＥＣＬ・ＣＭＯＳスタ
ティック型ＲＡＭ内の最低電位である電源電圧ＶＳＳ１
が供給される。周知のように、ＭＯＳＦＥＴは、基板バ
イアス電圧に応じてそのしきい値電圧が変化し、これに
ともなってそのコンダクタンスも変化する。また、ＭＯ
ＳＦＥＴのしきい値電圧すなわちコンダクタンスの変化
がＭＯＳＦＥＴを含む回路の特性に与える影響の度合
は、回路の電源電圧が低電圧化されるにしたがって増大
する。上記のように、すべての回路を構成するＮチャン
ネルＭＯＳＦＥＴの半導体基板領域に比較的絶対値の大
きな電源電圧ＶＳＳ１が供給されることで、特にメモリ
アレイＭＡＲＹを構成するＮチャンネルＭＯＳＦＥＴの
しきい値電圧が必要以上に大きくなり、そのコンダクタ
ンスが小さくなる。この結果、ＮチャンネルＭＯＳＦＥ
Ｔのソース・ドレイン間電流が小さくなり、メモリアレ
イＭＡＲＹひいてはＥＣＬ・ＣＭＯＳスタティック型Ｒ
ＡＭの高速化又は高集積化が制約を受けるものである。

【０００６】この発明の目的は、回路ブロックごとに基
板バイアス電圧の最適化を図ったＥＣＬ・ＣＭＯＳスタ
ティック型ＲＡＭ等の半導体装置を提供することにあ
る。この発明の他の目的は、それぞれＭＯＳＦＥＴを含
みかつそれぞれ絶対値の異なる電源電圧を動作電源とす
る複数の回路ブロックを備えるＥＣＬ・ＣＭＯＳスタテ
ィック型ＲＡＭ等の高速化及び高集積化を推進すること
にある。

【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、それぞれＰチャンネルＭＯＳ
ＦＥＴ及び／又はＮチャンネルＭＯＳＦＥＴを含みかつ
それぞれ絶対値の異なる電源電圧を動作電源とする複数
の回路ブロックを備えるＥＣＬ・ＣＭＯＳスタティック
型ＲＡＭ等において、ＰチャンネルＭＯＳＦＥＴが形成
される半導体基板領域に、それが含まれる回路ブロック
に動作電源として供給される電源電圧のうち最高電位の
電源電圧を基板バイアス電圧として供給し、Ｎチャンネ
ルＭＯＳＦＥＴが形成される半導体基板領域に、それが
含まれる回路ブロックに動作電源として供給される電源
電圧のうち最低電位の電源電圧を基板バイアス電圧とし
て供給する。

【０００９】

【作用】上記手段によれば、ＰチャンネルＭＯＳＦＥＴ
及びＮチャンネルＭＯＳＦＥＴに与えられる基板バイア
ス電圧を回路ブロックごとに最適化できるため、基板バ
イアス電圧によってこれらのＭＯＳＦＥＴのしきい値電
圧が必要以上に大きくなるのを防止し、そのコンダクタ
ンスを大きく保つことができる。この結果、ＥＣＬ・Ｃ
ＭＯＳスタティック型ＲＡＭ等の高速化を推進できると
ともに、その高集積化を推進することができる。

【００１０】

【実施例】図１には、この発明が適用されたＥＣＬ・Ｃ
ＭＯＳスタティック型ＲＡＭの一実施例のブロック図が
示されている。同図をもとに、まずこの実施例のＥＣＬ
・ＣＭＯＳスタティック型ＲＡＭの構成及び動作の概要
について説明する。なお、図１の各ブロックを構成する
回路素子は、公知の半導体集積回路の製造技術により、
単結晶シリコンのような１個の半導体基板上に形成され
る。

【００１１】図１において、ＥＣＬ・ＣＭＯＳスタティ
ック型ＲＡＭは、半導体基板面の大半を占めて配置され
るメモリアレイＭＡＲＹを備える。このメモリアレイＭ
ＡＲＹは、後述するように、同図の水平方向に平行して
配置される２５６本のワード線Ｗ０００〜Ｗ２５５と、
垂直方向に平行して配置される２５６組の相補ビット線
Ｂ０００＊〜Ｂ２５５＊（ここで、例えば非反転ビット
線Ｂ０００Ｔと反転ビット線Ｂ０００Ｂをあわせて相補
ビット線Ｂ０００＊のように＊を付して表す。また、そ
れが有効とされるとき選択的にハイレベルとされるいわ
ゆる非反転信号等についてはその名称の末尾にＴを付し
て表し、それが有効とされるとき選択的にロウレベルと
されるいわゆる反転信号等についてはその名称の末尾に
Ｂを付して表す。以下同様）とを含む。これらのワード
線及び相補ビット線の交点には、２５６×２５６個すな
わち合計６５５３６個のスタティック型メモリセルＭＣ
が格子状に配置される。これにより、この実施例のＥＣ
Ｌ・ＣＭＯＳスタティック型ＲＡＭは、いわゆる６４キ
ロビットの記憶容量を持つものとなる。メモリアレイＭ
ＡＲＹの具体的構成については、後で詳細に説明する。

【００１２】メモリアレイＭＡＲＹを構成するワード線
Ｗ０００〜Ｗ２５５は、ＸアドレスデコーダＸＤに結合
され、択一的に選択状態とされる。Ｘアドレスデコーダ
ＸＤには、ＸアドレスバッファＸＢから８ビットの相補
内部アドレス信号Ｘ０＊〜Ｘ７＊が供給される。また、
ＸアドレスバッファＸＢには、外部端子ＡＸ０〜ＡＸ７
を介してＸアドレス信号ＡＸ０〜ＡＸ７が供給される。

【００１３】ＸアドレスバッファＸＢは、外部端子ＡＸ
０〜ＡＸ７を介して供給されるＥＣＬレベルのＸアドレ
ス信号ＡＸ０〜ＡＸ７を取り込み、保持するとともに、
これらのＸアドレス信号をもとにＥＣＬレベルの相補内
部アドレス信号Ｘ０＊〜Ｘ７＊を形成し、Ｘアドレスデ
コーダＸＤに供給する。ＸアドレスデコーダＸＤは、相
補内部アドレス信号Ｘ０＊〜Ｘ７＊をデコードして、メ
モリアレイＭＡＲＹの対応するワード線を択一的にハイ
レベルの選択状態とする。ＸアドレスデコーダＸＤの具
体的構成については、後で詳細に説明する。

【００１４】次に、メモリアレイＭＡＲＹを構成する相
補ビット線Ｂ０００＊〜Ｂ２５５＊は、ＹスイッチＹＳ
に結合され、さらにＹスイッチＹＳの対応するスイッチ
ＭＯＳＦＥＴを介して相補共通データ線ＣＤ＊に選択的
に接続される。

【００１５】ＹスイッチＹＳは、メモリアレイＭＡＲＹ
の相補ビット線Ｂ０００＊〜Ｂ２５５＊に対応して設け
られる２５６対のスイッチＭＯＳＦＥＴを含む。これら
のスイッチＭＯＳＦＥＴの一方は、対応する相補ビット
線Ｂ０００＊〜Ｂ２５５＊の非反転又は反転信号線に結
合され、その他方は、相補共通データ線ＣＤ＊の非反転
又は反転信号線に共通結合される。各対のスイッチＭＯ
ＳＦＥＴのゲートはそれぞれ共通結合され、Ｙアドレス
デコーダＹＤから対応するビット線選択信号が供給され
る。これにより、ＹスイッチＹＳの各スイッチＭＯＳＦ
ＥＴは、対応するビット線選択信号がハイレベルとされ
ることで択一的にオン状態とされ、メモリアレイＭＡＲ
Ｙの相補ビット線Ｂ０００＊〜Ｂ２５５＊のうち対応す
る１組と相補共通データ線ＣＤ＊とを選択的に接続状態
とする。

【００１６】ＹアドレスデコーダＹＤには、Ｙアドレス
バッファＹＢから８ビットの相補内部アドレス信号Ｙ０
＊〜Ｙ７＊が供給され、ＹアドレスバッファＹＢには、
外部端子ＡＹ０〜ＡＹ７を介してＹアドレス信号ＡＹ０
〜ＡＹ７が供給される。

【００１７】ＹアドレスバッファＹＢは、外部端子ＡＹ
０〜ＡＹ７を介して供給されるＹアドレス信号ＡＹ０〜
ＡＹ７を取り込み、保持するとともに、これらのＹアド
レス信号をもとに相補内部アドレス信号Ｙ０＊〜Ｙ７＊
を形成して、ＹアドレスデコーダＹＤに供給する。Ｙア
ドレスデコーダＹＤは、ＹアドレスバッファＹＢから供
給される相補内部アドレス信号Ｙ０＊〜Ｙ７＊をデコー
ドして、対応する上記ビット線選択信号を択一的にハイ
レベルとする。

【００１８】メモリアレイＭＡＲＹの相補ビット線Ｂ０
００＊〜Ｂ２５５＊が択一的に接続状態とされる相補共
通データ線ＣＤ＊は、ライトアンプＷＡの出力端子に結
合されるとともに、センスアンプＳＡの入力端子に結合
される。ライトアンプＷＡの入力端子はデータ入力バッ
ファＩＢの出力端子に結合され、このデータ入力バッフ
ァＩＢの入力端子はデータ入力端子ＤＩに結合される。
一方、センスアンプＳＡの出力端子はデータ出力バッフ
ァＯＢの入力端子に結合され、このデータ出力バッファ
ＯＢの出力端子はデータ出力端子ＤＯに結合される。

【００１９】データ入力バッファＩＢは、ＥＣＬ・ＣＭ
ＯＳスタティック型ＲＡＭが書き込みモードとされると
き、データ入力端子ＤＩを介して供給されるＥＣＬレベ
ルの書き込みデータを取り込み、保持するとともに、こ
れらの書き込みデータもとに所定の相補書き込み信号を
形成する。この相補書き込み信号は、ライトアンプＷＡ
から相補共通データ線ＣＤ＊及びＹスイッチＹＳを介し
てメモリアレイＭＡＲＹの選択された１個のメモリセル
ＭＣに書き込まれる。一方、センスアンプＳＡは、ＥＣ
Ｌ・ＣＭＯＳスタティック型ＲＡＭが読み出しモードと
されるとき、メモリアレイＭＡＲＹの選択された１個の
メモリセルＭＣからＹスイッチＹＳ及び相補共通データ
線ＣＤ＊を介して出力される小振幅の読み出し信号を増
幅して、データ出力バッファＯＢに伝達する。これらの
読み出し信号は、データ出力バッファＯＢからデータ出
力端子ＤＯを介して外部に送出される。

【００２０】タイミング発生回路ＴＧは、外部から起動
制御信号として供給されるチップイネーブル信号ＣＥＢ
及びライトイネーブル信号ＷＥＢをもとに、図示されな
い各種の内部制御信号を選択的に形成して、ＥＣＬ・Ｃ
ＭＯＳスタティック型ＲＡＭの各回路に供給する。

【００２１】図２及び図３には、図１のＥＣＬ・ＣＭＯ
Ｓスタティック型ＲＡＭに含まれるメモリアレイＭＡＲ
Ｙ及びＸアドレスデコーダＸＤの一実施例の回路図がそ
れぞれ示され、図４には、これらのメモリアレイＭＡＲ
Ｙ及びＸアドレスデコーダＸＤの一実施例の部分的な断
面構造図が示されている。これらの図をもとに、この実
施例のＥＣＬ・ＣＭＯＳスタティック型ＲＡＭに含まれ
るメモリアレイＭＡＲＹ及びＸアドレスデコーダＸＤの
具体的な構成，動作及びデバイス構造ならびにその特徴
について説明する。なお、以下の回路図において、その
チャンネル（バックゲート）部に外向きの矢印が付され
るＭＯＳＦＥＴはＰチャンネル型であって、内向きの矢
印が付されるＭＯＳＦＥＴはＮチャンネル型である。ま
た、これらの矢印に結合される点線は、各ＭＯＳＦＥＴ
のチャンネル部つまりは半導体基板領域に与えられる基
板バイアス電圧の供給経路を示すものである。図示され
るトランジスタ（この明細書では、バイポーラトランジ
スタのことを単にトランジスタと略称する）は、すべて
ＮＰＮ型トランジスタである。

【００２２】図２において、この実施例のＥＣＬ・ＣＭ
ＯＳスタティック型ＲＡＭのメモリアレイＭＡＲＹは、
前述のように、同図の水平方向に平行して配置される２
５６本のワード線Ｗ０００〜Ｗ２５５と、垂直方向に平
行して配置される２５６組の相補ビット線Ｂ０００＊〜
Ｂ２５５＊とを含む。これらのワード線及び相補ビット
線の交点には、２５６×２５６個すなわち合計６５５３
６個のＣＭＯＳスタティック型メモリセルＭＣが格子状
に配置される。

【００２３】メモリアレイＭＡＲＹを構成するメモリセ
ルＭＣのそれぞれは、ＰチャンネルＭＯＳＦＥＴＰ１及
びＮチャンネルＭＯＳＦＥＴＮ１ならびにＰチャンネル
ＭＯＳＦＥＴＰ２及びＮチャンネルＭＯＳＦＥＴＮ２か
らなる一対のＣＭＯＳインバータを含む。これらのＣＭ
ＯＳインバータは、その入力端子及び出力端子が互いに
交差結合されることで、メモリアレイＭＡＲＹの記憶素
子となるラッチ回路を構成する。各ラッチ回路の非反転
入出力ノードは、Ｎチャンネル型の制御ＭＯＳＦＥＴＮ
３を介して対応する非反転ビット線Ｂ０００Ｔ〜Ｂ２５
５Ｔにそれぞれ結合され、その反転入出力ノードは、Ｎ
チャンネル型の制御ＭＯＳＦＥＴＮ４を介して対応する
反転ビット線Ｂ０００Ｂ〜Ｂ２５５Ｂにそれぞれ結合さ
れる。各メモリセルＭＣの制御ＭＯＳＦＥＴＮ３及びＮ
４のゲートは、対応するワード線Ｗ０００〜Ｗ２５５に
それぞれ共通結合される。

【００２４】この実施例において、メモリアレイＭＡＲ
ＹのメモリセルＭＣを構成する一対のＣＭＯＳインバー
タは、回路の接地電位と電源電圧ＶＳＳ２（第２の電源
電圧）をその動作電源とする。ここで、電源電圧ＶＳＳ
２は、特に制限されないが、例えば−２．５Ｖ（ボル
ト）のような比較的絶対値の小さな負の電源電圧とされ
る。この結果、メモリアレイＭＡＲＹひいてはＥＣＬ・
ＣＭＯＳスタティック型ＲＡＭの低消費電力化を図るこ
とができる。

【００２５】メモリアレイＭＡＲＹを構成するワード線
Ｗ０００〜Ｗ２５５は、前述のように、Ｘアドレスデコ
ーダＸＤに結合され、相補内部アドレス信号Ｘ０＊〜Ｘ
７＊に従って択一的にハイレベルの選択状態とされる。

【００２６】一方、メモリアレイＭＡＲＹを構成する相
補ビット線Ｂ０００＊〜Ｂ２５５＊は、その一方におい
て、一対のＰチャンネルＭＯＳＦＥＴＰ３及びＰ４を介
して回路の接地電位に結合され、その他方において、Ｙ
アドレスデコーダＹＤの対応するスイッチＭＯＳＦＥＴ
を介して相補共通データ線ＣＤ＊に選択的に接続状態と
される。このうち、ＭＯＳＦＥＴＰ３及びＰ４は、その
ゲートが電源電圧ＶＳＳ２に結合されることで定常的に
オン状態とされ、相補ビット線Ｂ０００＊〜Ｂ２５５＊
に対する負荷ＭＯＳＦＥＴとして作用する。

【００２７】この実施例において、メモリアレイＭＡＲ
ＹのＣＭＯＳインバータを構成するＰチャンネルＭＯＳ
ＦＥＴＰ１及びＰ２ならびに負荷ＭＯＳＦＥＴＰ３及び
Ｐ４のチャンネル部つまり半導体基板領域には、図２に
点線で示されるように、メモリアレイＭＡＲＹに動作電
源として供給される電源電圧のうち最高電位の電源電圧
すなわち回路の接地電位がその基板バイアス電圧として
供給される。また、メモリアレイＭＡＲＹのＣＭＯＳイ
ンバータを構成するＮチャンネルＭＯＳＦＥＴＮ１及び
Ｎ２ならびに制御ＭＯＳＦＥＴＮ３及びＮ４のチャンネ
ル部つまり半導体基板領域には、メモリアレイＭＡＲＹ
に動作電源として供給される電源電圧のうち最低電位の
電源電圧すなわち電源電圧ＶＳＳ２がその基板バイアス
電圧として供給される。この結果、これらのＭＯＳＦＥ
Ｔは、その基板バイアス電圧が最適化され、メモリアレ
イＭＡＲＹとしての高速性を保持しかつその高集積化を
促進しうるに適当な値のしきい値電圧を持つものとな
る。

【００２８】次に、ＸアドレスデコーダＸＤは、図３に
示されるように、ＸアドレスバッファＸＢの出力信号す
なわち相補内部アドレス信号Ｘ０＊〜Ｘ７＊を所定の組
み合わせで受ける結線論理和回路と、メモリアレイＭＡ
ＲＹのワード線Ｗ０００〜Ｗ２５５に対応して設けられ
る２５６個の単位アドレスデコーダＵＤ０００〜ＵＤ２
５５とを備える。このうち、結線論理和回路は、下位４
ビットの相補内部アドレス信号線Ｘ０＊〜Ｘ３＊の非反
転又は反転信号線が所定の組み合わせで結合されてなる
１６本の信号線Ｑ０〜ＱＦと、上位４ビットの相補内部
アドレス信号Ｘ４＊〜Ｘ７＊の非反転又は反転信号線が
所定の組み合わせで結合されてなる１６本の信号線Ｒ０
〜ＲＦ（ここで、結線論理和回路の信号線Ｑ及びＲの追
番は、０〜Ｆの１６進数によって表示される）とを含
む。なお、相補内部アドレス信号Ｘ０＊〜Ｘ７＊は、Ｅ
ＣＬ・ＣＭＯＳスタティック型ＲＡＭが選択状態とされ
るとき対応するＸアドレス信号ＡＸ０〜ＡＸ７に従って
選択的に論理“０”又は“１”とされるが、ＥＣＬ・Ｃ
ＭＯＳスタティック型ＲＡＭが非選択状態とされるとき
は、その非反転及び反転信号ともにハイレベルとされ
る。

【００２９】この実施例において、信号線Ｑ０は、特に
制限されないが、相補内部アドレス信号Ｘ０＊〜Ｘ３＊
がすべて論理“０”とされるとき、言い換えるならば非
反転内部アドレス信号Ｘ０Ｔ〜Ｘ３Ｔがすべてロウレベ
ルとされるとき、選択的にロウレベルとされる。また、
信号線ＱＦは、相補内部アドレス信号Ｘ０＊〜Ｘ３＊が
すべて論理“１”とされるとき、言い換えるならば反転
内部アドレス信号Ｘ０Ｂ〜Ｘ３Ｂがすべてロウレベルと
されるとき、選択的にロウレベルとされる。同様に、信
号線Ｒ０は、相補内部アドレス信号Ｘ４＊〜Ｘ７＊がす
べて論理“０”とされるとき、言い換えるならば非反転
内部アドレス信号Ｘ４Ｔ〜Ｘ７Ｔがすべてロウレベルと
されるとき選択的にロウレベルとされる。また、信号線
ＲＦは、相補内部アドレス信号Ｘ４＊〜Ｘ７＊がすべて
論理“１”とされるとき、言い換えるならば反転内部ア
ドレス信号Ｘ４Ｂ〜Ｘ７Ｂがすべてロウレベルとされる
とき、選択的にロウレベルとされる。信号線Ｑ１〜ＱＥ
ならびにＲ１〜ＲＥについても、それぞれの追番に対応
した組み合わせが行われる。

【００３０】単位アドレスデコーダＵＤ０００〜ＵＤ２
５５は、図３の単位アドレスデコーダＵＤ０００に代表
して示されるように、並列形態とされる２個のトランジ
スタＴ１及びＴ２と、これらのトランジスタと差動形態
とされるもう１個のトランジスタＴ３とを含む。トラン
ジスタＴ１及びＴ２の共通結合されたコレクタは、抵抗
Ｒ１を介して回路の接地電位に結合され、トランジスタ
Ｔ３のコレクタは、抵抗Ｒ２を介して回路の接地電位に
結合される。また、トランジスタＴ１ないしＴ３の共通
結合されたエミッタは、そのゲートに所定の定電圧ＶＧ
を受けることで定電流源として作用するＮチャンネルＭ
ＯＳＦＥＴＮ６を介して電源電圧ＶＳＳ１（第１の電源
電圧）に結合される。なお、電源電圧ＶＳＳ１は、例え
ば−４．０Ｖのような比較的絶対値の大きな負の電源電
圧とされる。

【００３１】単位アドレスデコーダＵＤ０００〜ＵＤ２
５５を構成するトランジスタＴ１及びＴ２のベースは、
前記結線論理和回路の信号線Ｑ０〜ＱＦならびにＲ０〜
ＲＦに所定の組み合わせをもって選択的に結合される。
すなわち、単位アドレスデコーダＵＤ０００を構成する
トランジスタＴ１のベースは結線論理和回路の信号線Ｑ
０に結合され、トランジスタＴ２のベースは信号線Ｒ０
に結合される。また、単位アドレスデコーダＵＤ２５５
を構成するトランジスタＴ１のベースは結線論理和回路
の信号線ＱＦに結合され、トランジスタＴ２のベースは
信号線ＲＦに結合される。同様に、他の単位アドレスデ
コーダＵＤ００１〜ＵＤ２５４を構成するトランジスタ
Ｔ１及びＴ２のベースは、結線論理和回路の信号線Ｑ０
〜ＱＦならびにＲ０〜ＲＦに所定の組み合わせをもって
結合され、これによって１６×１６すなわち２５６通り
の組み合わせが実現される。

【００３２】一方、単位アドレスデコーダＵＤ０００〜
ＵＤ２５５を構成するトランジスタＴ３のベースには、
所定の基準電位ＶＢＢが共通に供給される。ここで、基
準電位ＶＢＢは、結線論理和回路の信号線Ｑ０〜ＱＦな
らびにＲ０〜ＲＦにおけるハイレベル及びロウレベルの
ほぼ中間レベルとされる。これにより、トランジスタＴ
１ないしＴ３は、基準電位ＶＢＢを論理スレッシホルド
レベルとするカレントスイッチ回路を構成し、トランジ
スタＴ１及びＴ２の共通結合されたコレクタ電位を反転
出力信号としトランジスタＴ３のコレクタ電位を非反転
出力信号とする２入力のノア（ＮＯＲ）ゲートとして作
用する。すなわち、トランジスタＴ１及びＴ２のベース
が結合される信号線Ｑ０〜ＱＦあるいはＲ０〜ＲＦの一
方が基準電位ＶＢＢより高いハイレベルとされるとき、
その反転出力信号つまりトランジスタＴ１及びＴ２の共
通結合されたコレクタ電位は所定のロウレベルとされ、
その非反転出力信号つまりトランジスタＴ３のコレクタ
電位は回路の接地電位のようなハイレベルとされる。ま
た、トランジスタＴ１及びＴ２のベースが結合される信
号線Ｑ０〜ＱＦならびにＲ０〜ＲＦがともに基準電位Ｖ
ＢＢより低いロウレベルであると、その反転出力信号つ
まりトランジスタＴ１及びＴ２の共通結合されたコレク
タ電位は回路の接地電位のようなハイレベルとされ、そ
の非反転出力信号つまりトランジスタＴ３のコレクタ電
位は所定のロウレベルとされる。

【００３３】単位アドレスデコーダＵＤ０００〜ＵＤ２
５５は、さらに、回路の接地電位とその出力端子すなわ
ち対応するワード線Ｗ０００〜Ｗ２５５との間に設けら
れる出力トランジスタＴ５と、ワード線Ｗ０００〜Ｗ２
５５と電源電圧ＶＳＳ１との間に直列形態に設けられる
２個のＮチャンネルＭＯＳＦＥＴＮ５及びＮ８ならびに
トランジスタＴ５と、ＭＯＳＦＥＴＮ５のドレインと電
源電圧ＶＳＳ１との間に設けられるもう１個のＮチャン
ネルＭＯＳＦＥＴＮ７とをそれぞれ含む。このうち、出
力トランジスタＴ４のベースは、トランジスタＴ１ない
しＴ３を中心とするカレントスイッチ回路の反転出力端
子つまりトランジスタＴ１及びＴ２の共通結合されたコ
レクタに結合され、ＭＯＳＦＥＴＮ５のゲートは、その
非反転出力端子つまりトランジスタＴ３のコレクタに結
合される。また、トランジスタＴ５は、そのベース及び
コレクタが共通結合されることでダイオード形態とさ
れ、ＭＯＳＦＥＴＮ７及びＮ８のゲートには、所定の定
電圧ＶＧが供給される。これにより、ＭＯＳＦＥＴＮ７
及びＮ８は定電流源として作用し、ＭＯＳＦＥＴＮ５な
らびにダイオード形態とされるトランジスタＴ５ととも
に、対応するワード線Ｗ０００〜Ｗ２５５に対するプル
ダウン回路を構成する。

【００３４】ＥＣＬ・ＣＭＯＳスタティック型ＲＡＭが
非選択状態とされるとき、相補内部アドレス信号Ｘ０＊
〜Ｘ７＊の非反転及び反転信号は、前述のように、すべ
てハイレベルとされる。このため、Ｘアドレスデコーダ
ＸＤの結線論理和回路の信号線Ｑ０〜ＱＦならびにＲ０
〜ＲＦは、ともに基準電位ＶＢＢより高いハイレベルと
される。これにより、単位アドレスデコーダＵＤ０００
〜ＵＤ２５５を構成するカレントスイッチ回路の反転出
力信号つまりトランジスタＴ１及びＴ２の共通結合され
たドレイン電位は所定のロウレベルとされ、その非反転
出力信号つまりトランジスタＴ３のコレクタ電位がハイ
レベルとされる。この結果、すべての単位アドレスデコ
ーダＵＤ０００〜ＵＤ２５５の出力トランジスタＴ４は
オフ状態となり、ＭＯＳＦＥＴＮ５及びトランジスタＴ
５を中心とするプルダウン回路がオン状態となって、ワ
ード線Ｗ０００〜Ｗ２５５は一斉に電源電圧ＶＳＳ１の
ようなロウレベルつまり非選択レベルとされる。

【００３５】一方、ＥＣＬ・ＣＭＯＳスタティック型Ｒ
ＡＭが選択状態とされるとき、相補内部アドレス信号Ｘ
０＊〜Ｘ７＊は、対応するＸアドレス信号ＡＸ０〜ＡＸ
７に従って選択的に論理“０”又は“１”とされる。こ
のため、ＸアドレスデコーダＸＤの結線論理和回路の信
号線Ｑ０〜ＱＦが下位４ビットの相補内部アドレス信号
Ｘ０＊〜Ｘ３＊に従って択一的にロウレベルとされ、信
号線Ｒ０〜ＲＦが上位４ビットの相補内部アドレス信号
Ｘ４＊〜Ｘ７＊に従って択一的にロウレベルとされる。
これにより、対応する単位アドレスデコーダＵＤ０００
〜ＵＤ２５５のカレントスイッチ回路を構成する反転出
力信号つまりトランジスタＴ１及びＴ２の共通結合され
たコレクタ電位が回路の接地電位のようなハイレベルと
され、その非反転出力信号つまりトランジスタＴ３のコ
レクタが所定のロウレベルとされる。この結果、対応す
る単位アドレスデコーダの出力トランジスタＴ４がオン
状態となり、ＭＯＳＦＥＴＮ５及びトランジスタＴ５を
中心とするプルダウン回路がオフ状態となって、対応す
るワード線Ｗ０００〜Ｗ２５５が択一的に回路の接地電
位のようなハイレベルすなわち選択レベルとされる。

【００３６】この実施例において、Ｘアドレスデコーダ
ＸＤの単位アドレスデコーダＵＤ０００〜ＵＤ２５５を
構成するＮチャンネルＭＯＳＦＥＴＮ５ないしＮ８のチ
ャンネル部つまり半導体基板領域には、図３に点線で示
されるように、ＸアドレスデコーダＸＤに動作電源とし
て供給される電源電圧のうち最低電位の電源電圧すなわ
ち電源電圧ＶＳＳ１が基板バイアス電圧として供給され
る。このため、これらのＭＯＳＦＥＴは、その基板バイ
アス電圧が最適化される結果となり、Ｘアドレスデコー
ダＸＤとしての高速性を保持しかつその高集積化を促進
しうるに適当な値のしきい値電圧を持つものとなる。

【００３７】ところで、この実施例のＥＣＬ・ＣＭＯＳ
スタティック型ＲＡＭは、図４に示されるように、絶縁
層ＩＳ１をはさんでＰチャンネル及びＮチャンネル型半
導体基板を張り合わせたいわゆるＳＯＩ（Ｓｉｌｉｃｏ
ｎＯｎＩｎｓｕｌａｔｏｒ）型の半導体基板上に形
成される。メモリアレイＭＡＲＹを構成するＰチャンネ
ルＭＯＳＦＥＴは、図４のＭＯＳＦＥＴＰ１に代表して
示されるように、絶縁層ＩＳ４及びＩＳ５によって分離
されたＮ^-層をその半導体基板領域とし、このＮ^-層に
形成された一対のＰ型拡散層Ｐ⁺をそのソース及びドレ
インとする。これらのソース及びドレイン間すなわちそ
のチャンネル部の上層には、所定の絶縁膜をはさんでゲ
ート層ＦＧが形成される。ＭＯＳＦＥＴＰ１等が形成さ
れるＮ^-層には、さらにＮ型拡散層Ｎ⁺が形成され、こ
のＮ型拡散層Ｎ⁺を介して回路の接地電位ＧＮＤが基板
バイアス電圧として供給される。

【００３８】同様に、メモリアレイＭＡＲＹを構成する
ＮチャンネルＭＯＳＦＥＴは、図４のＭＯＳＦＥＴＮ１
に代表して示されるように、絶縁層ＩＳ３及びＩＳ４に
よって分離されたＰ^-層をその半導体基板領域とし、こ
のＰ^-層に形成された一対のＮ型拡散層Ｎ⁺をそのソー
ス及びドレインとする。これらのソース及びドレイン間
すなわちそのチャンネル部の上層には、所定の絶縁膜を
はさんでゲート層ＦＧが形成される。ＭＯＳＦＥＴＮ１
等が形成されるＰ^-層には、さらにもう一つのＰ型拡散
層Ｐ⁺が形成され、このＰ型拡散層Ｐ⁺を介して電源電
圧ＶＳＳ２が基板バイアス電圧として供給される。

【００３９】一方、ＸアドレスデコーダＸＤの単位アド
レスデコーダＵＤ０００〜ＵＤ２５５を構成するＮチャ
ンネルＭＯＳＦＥＴは、図４のＭＯＳＦＥＴＮ５に代表
して示されるように、絶縁層ＩＳ２及びＩＳ３によって
分離されたＰ^-層をその半導体基板領域とし、このＰ^-
層に形成された一対のＮ型拡散層Ｎ⁺をそのソース及び
ドレインとする。これらのソース及びドレイン間の上層
には、所定の絶縁膜をはさんでゲート層ＦＧが形成され
る。ＭＯＳＦＥＴＮ５等が形成されるＰ^-層には、さら
にもう一つのＰ型拡散層Ｐ⁺が形成され、このＰ型拡散
層Ｐ⁺を介して電源電圧ＶＳＳ１が基板バイアス電圧と
して供給される。

【００４０】このように、ＥＣＬ・ＣＭＯＳスタティッ
ク型ＲＡＭをＳＯＩ型の半導体基板上に形成すること
で、ＭＯＳＦＥＴの半導体基板領域を回路ブロックごと
に分離し、異なる電位の基板バイアス電圧を容易に供給
できるものとなる。なお、ＭＯＳＦＥＴＰ１及びＮ１な
らびにＮ５が形成される半導体基板領域に、対応する回
路ブロックを構成する他の複数のＰチャンネルＭＯＳＦ
ＥＴ又はＮチャンネルＭＯＳＦＥＴが同時に形成される
ものであることは言うまでもない。

【００４１】以上の本実施例に示されるように、この発
明をＥＣＬ・ＣＭＯＳスタティック型ＲＡＭ等の半導体
装置に適用することで、次のような作用効果を得ること
ができる。すなわち、（１）それぞれＰチャンネルＭＯＳＦＥＴ及び／又はＮ
チャンネルＭＯＳＦＥＴを含みかつそれぞれ絶対値の異
なる電源電圧を動作電源とする複数の回路ブロックを備
えるＥＣＬ・ＣＭＯＳスタティック型ＲＡＭ等におい
て、ＰチャンネルＭＯＳＦＥＴが形成される半導体基板
領域に、それが含まれる回路ブロックに動作電源として
供給される電源電圧のうち最高電位の電源電圧を基板バ
イアス電圧として供給し、ＮチャンネルＭＯＳＦＥＴが
形成される半導体基板領域に、それが含まれる回路ブロ
ックに動作電源として供給される電源電圧のうち最低電
位の電源電圧を基板バイアス電圧として供給すること
で、ＰチャンネルＭＯＳＦＥＴ及びＮチャンネルＭＯＳ
ＦＥＴに与えられる基板バイアス電圧を回路ブロックご
とに最適化することができるという効果が得られる。

【００４２】（２）上記（１）項において、ＥＣＬ・Ｃ
ＭＯＳスタティック型ＲＡＭ等をＳＯＩ型の半導体基板
上に形成することで、ＭＯＳＦＥＴが形成される半導体
基板領域を回路ブロックごとに分離し、異なる電位の基
板バイアス電圧を容易に供給することができるという効
果が得られる。（３）上記（１）項及び（２）項により、基板バイアス
電圧によってＭＯＳＦＥＴのしきい値電圧が必要以上に
大きくなるのを防止し、そのコンダクタンスを大きく保
つことができるという効果が得られる。（４）上記（１）項〜（３）項により、ＥＣＬ・ＣＭＯ
Ｓスタティック型ＲＡＭ等の電源電圧の低電圧化を推進
し、その高速化及び低消費電力化を推進することができ
るという効果が得られる。

【００４３】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、ＥＣＬ・ＣＭＯＳスタティック型Ｒ
ＡＭは、複数ビットの記憶データを同時に入出力するい
わゆる多ビット構成を採ることができる。また、メモリ
アレイＭＡＲＹは、複数のサブメモリアレイに分割でき
るし、ＥＣＬ・ＣＭＯＳスタティック型ＲＡＭのブロッ
ク構成は、この実施例による制約を受けない。

【００４４】図２において、メモリアレイＭＡＲＹを構
成するメモリセルＭＣは、いわゆる高抵抗負荷型のメモ
リセルに置き換えることができる。また、相補ビット線
Ｂ０００＊〜Ｂ２５５＊に対応して設けられる負荷ＭＯ
ＳＦＥＴＰ３及びＰ４は、選択的にオン状態とされる複
数のＰチャンネルＭＯＳＦＥＴに置き換えることができ
るし、ＮチャンネルＭＯＳＦＥＴを用いることもでき
る。メモリアレイＭＡＲＹを構成するワード線及び相補
ビット線の数すなわちＥＣＬ・ＣＭＯＳスタティック型
ＲＡＭの記憶容量は、任意に設定できる。図３におい
て、ＸアドレスデコーダＸＤの単位アドレスデコーダＵ
Ｄ０００〜ＵＤ２５５は、２入力のノアゲートを基本に
構成される必要はないし、そのプルダウン回路は、任意
の構成を採りうる。図４において、ＥＣＬ・ＣＭＯＳス
タティック型ＲＡＭは、特にＳＯＩ型の半導体基板上に
形成されることを必須条件とはしない。

【００４５】メモリアレイＭＡＲＹ及びＸアドレスデコ
ーダＸＤを構成するＮチャンネルＭＯＳＦＥＴの半導体
基板領域に与えられる基板バイアス電圧は、例えば対応
する回路ブロックの最低電位の電源電圧よりやや低い電
位としてもよい。ＥＣＬ・ＣＭＯＳスタティック型ＲＡ
Ｍの各回路ブロックは、Ｐチャンネル又はＮチャンネル
ＭＯＳＦＥＴの一方を含むことができるし、その両方を
含むこともできる。さらに、図２に示されるメモリアレ
イＭＡＲＹならびに図３に示されるＸアドレスデコーダ
ＸＤの具体的な構成や電源電圧の極性及び絶対値ならび
にＭＯＳＦＥＴ及びトランジスタの導電型等は、種々の
実施形態を採りうる。

【００４６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＥＣＬ
・ＣＭＯＳスタティック型ＲＡＭに適用した場合につい
て説明したが、それに限定されるものではなく、例え
ば、基本構成を同じくする他の各種のメモリ集積回路や
論理集積回路装置等にも適用できる。本発明は、少なく
ともそれぞれＭＯＳＦＥＴを含みかつそれぞれ絶対値の
異なる電源電圧を動作電源とする複数の回路ブロックを
備える半導体装置に広く適用できる。

【００４７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、それぞれＰチャンネルＭＯ
ＳＦＥＴ及び／又はＮチャンネルＭＯＳＦＥＴを含みか
つそれぞれ絶対値の異なる電源電圧を動作電源とする複
数の回路ブロックを備えるＥＣＬ・ＣＭＯＳスタティッ
ク型ＲＡＭ等において、ＰチャンネルＭＯＳＦＥＴが形
成される半導体基板領域に、それが含まれる回路ブロッ
クに動作電源として供給される電源電圧のうち最高電位
の電源電圧を基板バイアス電圧として供給し、Ｎチャン
ネルＭＯＳＦＥＴが形成される半導体基板領域に、それ
が含まれる回路ブロックに動作電源として供給される電
源電圧のうち最低電位の電源電圧を基板バイアス電圧と
して供給することで、ＰチャンネルＭＯＳＦＥＴ及びＮ
チャンネルＭＯＳＦＥＴに与えられる基板バイアス電圧
を回路ブロックごとに最適化できるため、基板バイアス
電圧によってこれらのＭＯＳＦＥＴのしきい値電圧が必
要以上に大きくなるのを防止し、そのコンダクタンスを
大きく保つことができる。この結果、ＥＣＬ・ＣＭＯＳ
スタティック型ＲＡＭ等の高速化を推進できるととも
に、その電源電圧の低電圧化及び低消費電力化を推進す
ることができる。

【図面の簡単な説明】

【図１】この発明が適用されたＥＣＬ・ＣＭＯＳスタテ
ィック型ＲＡＭの一実施例を示すブロック図である。

【図２】図１のＥＣＬ・ＣＭＯＳスタティック型ＲＡＭ
に含まれるメモリアレイの一実施例を示す回路図であ
る。

【図３】図１のＥＣＬ・ＣＭＯＳスタティック型ＲＡＭ
に含まれるＸアドレスデコーダの一実施例を示す回路図
である。

【図４】図２のメモリアレイ及び図３のＸアドレスデコ
ーダの一実施例を示す部分的な断面構造図である。

【図５】従来のＥＣＬ・ＣＭＯＳスタティック型ＲＡＭ
に含まれるＸアドレスデコーダ及びメモリアレイの一例
を示す回路図である。

【符号の説明】

ＭＡＲＹ・・・メモリアレイ、ＸＤ・・・Ｘアドレスデ
コーダ、ＸＢ・・・Ｘアドレスバッファ、ＹＳ・・・Ｙ
スイッチ、ＹＤ・・・Ｙアドレスデコーダ、ＹＢ・・・
Ｙアドレスバッファ、ＷＡ・・・ライトアンプ、ＳＡ・
・・センスアンプ、ＩＢ・・・データ入力バッファ、Ｏ
Ｂ・・・データ出力バッファ、ＴＧ・・・タイミング発
生回路。ＭＣ・・・メモリセル、Ｗ０００〜Ｗ２５５・
・・ワード線、Ｂ０００＊〜Ｂ２５５＊・・・相補ビッ
ト線。ＵＤ０００〜ＵＤ２５５・・・単位アドレスデコ
ーダ。Ｐ１〜Ｐ４・・・ＰチャンネルＭＯＳＦＥＴ、Ｎ
１〜Ｎ８・・・ＮチャンネルＭＯＳＦＥＴ、Ｔ１〜Ｔ５
・・・ＮＰＮ型バイポーラトランジスタ、Ｒ１〜Ｒ２・
・・抵抗。ＳＵＢ・・半導体基板、ＩＳ１〜ＩＳ６・・
・絶縁層、ＦＧ・・ゲート層。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/10 ４８１ 7210−4Ｍ

Claims

【特許請求の範囲】

【請求項１】それぞれＰチャンネルＭＯＳＦＥＴ及び
／又はＮチャンネルＭＯＳＦＥＴを含みかつそれぞれ絶
対値の異なる電源電圧を動作電源とする複数の回路ブロ
ックを具備し、上記ＰチャンネルＭＯＳＦＥＴ又はＮチ
ャンネルＭＯＳＦＥＴが形成される半導体基板領域に対
して、これらのＭＯＳＦＥＴが含まれる回路ブロックの
動作電源に応じた異なる電位の基板バイアス電圧がそれ
ぞれ供給されることを特徴とする半導体装置。
【請求項２】上記ＰチャンネルＭＯＳＦＥＴが形成さ
れる半導体基板領域には、対応する回路ブロックに動作
電源として供給される電源電圧のうち最高電位の電源電
圧が基板バイアス電圧として供給され、上記Ｎチャンネ
ルＭＯＳＦＥＴが形成される半導体基板領域には、対応
する回路ブロックに動作電源として供給される電源電圧
のうち最低電位の電源電圧が基板バイアス電圧として供
給されるものであることを特徴とする請求項１の半導体
装置。
【請求項３】上記半導体装置は、ＰチャンネルＭＯＳ
ＦＥＴ及びＮチャンネルＭＯＳＦＥＴを基本に構成され
るメモリアレイと、バイポーラ回路及び／又はバイポー
ラＣＭＯＳ回路を基本に構成される周辺回路とを具備す
るＥＣＬ・ＣＭＯＳスタティック型ＲＡＭであって、上
記複数の回路ブロックの一つは、比較的絶対値の大きな
第１の電源電圧を動作電源とする上記周辺回路であり、
他の一つは、比較的絶対値の小さな第２の電源電圧を動
作電源とする上記メモリアレイであることを特徴とする
請求項１又は請求項２の半導体装置。
【請求項４】上記半導体装置は、ＳＯＩ型の半導体基
板上に形成されるものであることを特徴とする請求項
１，請求項２又は請求項３の半導体装置。