JPS628875B2 - - Google Patents
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- JPS628875B2 JPS628875B2 JP55157136A JP15713680A JPS628875B2 JP S628875 B2 JPS628875 B2 JP S628875B2 JP 55157136 A JP55157136 A JP 55157136A JP 15713680 A JP15713680 A JP 15713680A JP S628875 B2 JPS628875 B2 JP S628875B2
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- JP
- Japan
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- latch circuit
- transistor
- fatmos
- circuit
- transistors
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- 239000004065 semiconductor Substances 0.000 claims description 7
- 230000005923 long-lasting effect Effects 0.000 claims description 2
- 239000000758 substrate Substances 0.000 description 5
- 230000002085 persistent effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
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- 238000004519 manufacturing process Methods 0.000 description 1
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- 230000005641 tunneling Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
Landscapes
- Static Random-Access Memory (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明はNMOSトランジスタを含む持久ノモリ
ラツチ回路に関する。
ラツチ回路に関する。
半導体メモリは非持久形（電力を除去すると記
憶された情報が失なわれる）と、持久形（電力を
除去しても記憶された情報は保持され、次に電力
を与えると正確に取り出せる）とに分類される。
憶された情報が失なわれる）と、持久形（電力を
除去しても記憶された情報は保持され、次に電力
を与えると正確に取り出せる）とに分類される。
おそらく最も広く知られる半導体メモリは一対
の反転トランジスタ（駆動トランジスタ）とそれ
に伴なう負荷とから成る周知なラツチ（フリツプ
フロツプ）回路として構成されている。従来の持
久形MOSラツチ回路には、FATMOSトランジス
タを使用したものがある。FATMOS持久形ラツ
チ回路の一例として、米国特許第4132904号およ
び英国特許第2000407号があげられる。この
FATMOSラツチ回路は基本的には制御ゲートと
浮動ゲートとを有するMOSトランジスタから成
り、この浮動ゲートの一部は半導体基板に近接配
置されている。このMOSトランジスタのソース
とドレインに好適な電圧がかけられ（一方が他方
に対し電位が異なる）制御ゲートに第１の電圧が
かけられると、このトランジスタは導通する。制
御ゲートの電圧が除去されるとトランジスタは非
導通状態になる。ドレインの電位が零で第２の電
圧又はそれより高い電圧を制御ゲートに印加する
と、トランジスタが再び普通状態になるが、更に
電荷が浮動ゲートとトランジスタの基板との間で
基板に最も近い浮動ゲートの部分に移動する（ト
ンネル効果）。この電荷は、制御ゲートの電圧が
除去されトランジスタの切換しきい値を増加する
場合でも浮動ゲートに残存する。浮動ゲートに残
存するこの電荷のため、このトランジスタは英国
特許第2000407号に示されるように持久メモリ回
路に採用できる。FATMOSの切換しきい値は、
制御ゲートとドレインとの間に極性が逆でほぼ第
２の電圧又それより高い電圧を印加することによ
り、当初のレベルに戻される。
の反転トランジスタ（駆動トランジスタ）とそれ
に伴なう負荷とから成る周知なラツチ（フリツプ
フロツプ）回路として構成されている。従来の持
久形MOSラツチ回路には、FATMOSトランジス
タを使用したものがある。FATMOS持久形ラツ
チ回路の一例として、米国特許第4132904号およ
び英国特許第2000407号があげられる。この
FATMOSラツチ回路は基本的には制御ゲートと
浮動ゲートとを有するMOSトランジスタから成
り、この浮動ゲートの一部は半導体基板に近接配
置されている。このMOSトランジスタのソース
とドレインに好適な電圧がかけられ（一方が他方
に対し電位が異なる）制御ゲートに第１の電圧が
かけられると、このトランジスタは導通する。制
御ゲートの電圧が除去されるとトランジスタは非
導通状態になる。ドレインの電位が零で第２の電
圧又はそれより高い電圧を制御ゲートに印加する
と、トランジスタが再び普通状態になるが、更に
電荷が浮動ゲートとトランジスタの基板との間で
基板に最も近い浮動ゲートの部分に移動する（ト
ンネル効果）。この電荷は、制御ゲートの電圧が
除去されトランジスタの切換しきい値を増加する
場合でも浮動ゲートに残存する。浮動ゲートに残
存するこの電荷のため、このトランジスタは英国
特許第2000407号に示されるように持久メモリ回
路に採用できる。FATMOSの切換しきい値は、
制御ゲートとドレインとの間に極性が逆でほぼ第
２の電圧又それより高い電圧を印加することによ
り、当初のレベルに戻される。
エンハンスナントモードで動作するＮチヤンネ
ルFATMOSの一例の場合、基板に最も近い浮動
ゲートの部分はトランジスタのドレインの上に配
置されている。しかしこの点は重要なことではな
く、基板に最も近い部分はトランジスタの任意の
個所に配置しうる。正常な持久動作では、通常＋
５〜＋７ボルトの電圧が制御ゲートに印加され
る。持久トランジスタとしてトランジスタを駆動
するには、通常＋８〜＋15ボルトの電圧が制御ゲ
ートに印加される。
ルFATMOSの一例の場合、基板に最も近い浮動
ゲートの部分はトランジスタのドレインの上に配
置されている。しかしこの点は重要なことではな
く、基板に最も近い部分はトランジスタの任意の
個所に配置しうる。正常な持久動作では、通常＋
５〜＋７ボルトの電圧が制御ゲートに印加され
る。持久トランジスタとしてトランジスタを駆動
するには、通常＋８〜＋15ボルトの電圧が制御ゲ
ートに印加される。
周知な各種MOSトランジスタ特にPMOS、
CMOSおよびNMOSトランジスタからラツチ回路
を構成することも周知である。MOS技術が開発
され製造法が最も簡単なので、PMOSラツチ回路
が当初多かつた。又消費電流が小さいので、次に
CMOSラツチ回路（相補するＰチヤンネルとＮチ
ヤンネルのトランジスタを用いて）が多くなつ
た。NMOSラツチ回路は特にメモリ回路の主な要
素となる動作速度において他の型のラツチ回路よ
りすぐれていることがわかつたが、NMOSラツチ
回路は最近まで大量生産が困難であることがわか
つている。
CMOSおよびNMOSトランジスタからラツチ回路
を構成することも周知である。MOS技術が開発
され製造法が最も簡単なので、PMOSラツチ回路
が当初多かつた。又消費電流が小さいので、次に
CMOSラツチ回路（相補するＰチヤンネルとＮチ
ヤンネルのトランジスタを用いて）が多くなつ
た。NMOSラツチ回路は特にメモリ回路の主な要
素となる動作速度において他の型のラツチ回路よ
りすぐれていることがわかつたが、NMOSラツチ
回路は最近まで大量生産が困難であることがわか
つている。
上記の米国および英国の各特許には、
FATMOSトランジスタを用いて持久特性を有す
るNMOSラツチ回路が第８図ないし第１０図に開
示されている。更にラツチ回路に純粋なＮチヤン
ネル又はＰチヤンネル技術を用いる場合、可変し
きい値トランジスタ（すなわちFATMOSトラン
ジスタ）は常に駆動トランジスタとなると説明さ
れている。実際FATMOS駆動トランジスタを用
いる純NMOSラツチ回路には更に直列又は並列に
接続されたNMOSトランジスタが設けられねばな
らないことがわかつた。これは、FATMOSトラ
ンジスタのしきい値電圧が幅広く変化するのでラ
ツチ回路の論理状態が正しく維持されないことに
よる。正常なリード動作中、ラツチ回路がその論
理状態をデータラインに出力するよう機能するの
でなく反対の状態が生じる「破壊
（knockover）」現象が生じる。この場合、データ
ラインを介し電気状態がラツチ回路に与えられ、
ラツチ回路の状態が予想できない変化をする。こ
の現象（本質的に容量性効果）は、各FATMOS
駆動トランジスタと並列に通常のNMOSトランジ
スタを挿入することにより軽減できる。このよう
に並列にトランジスタを挿入すると、ラツチ回路
に使用されるトランジスタの数が50％増加するの
で、このラツチ回路をICアレイによつて占める
面積が大きくなる欠点がある。
FATMOSトランジスタを用いて持久特性を有す
るNMOSラツチ回路が第８図ないし第１０図に開
示されている。更にラツチ回路に純粋なＮチヤン
ネル又はＰチヤンネル技術を用いる場合、可変し
きい値トランジスタ（すなわちFATMOSトラン
ジスタ）は常に駆動トランジスタとなると説明さ
れている。実際FATMOS駆動トランジスタを用
いる純NMOSラツチ回路には更に直列又は並列に
接続されたNMOSトランジスタが設けられねばな
らないことがわかつた。これは、FATMOSトラ
ンジスタのしきい値電圧が幅広く変化するのでラ
ツチ回路の論理状態が正しく維持されないことに
よる。正常なリード動作中、ラツチ回路がその論
理状態をデータラインに出力するよう機能するの
でなく反対の状態が生じる「破壊
（knockover）」現象が生じる。この場合、データ
ラインを介し電気状態がラツチ回路に与えられ、
ラツチ回路の状態が予想できない変化をする。こ
の現象（本質的に容量性効果）は、各FATMOS
駆動トランジスタと並列に通常のNMOSトランジ
スタを挿入することにより軽減できる。このよう
に並列にトランジスタを挿入すると、ラツチ回路
に使用されるトランジスタの数が50％増加するの
で、このラツチ回路をICアレイによつて占める
面積が大きくなる欠点がある。
本発明の目的は使用するトランジスタの数が減
少でき上述のような「破壊」現象を受けにくい
NMOS持久ラツチ回路を提供することにある。
少でき上述のような「破壊」現象を受けにくい
NMOS持久ラツチ回路を提供することにある。
本発明によれば、共通の電源間に交さ接続され
る一対の分岐回路を有し、前記各分岐回路が１つ
のNMOS駆動トランジスタと対応する１つの接続
点に直列接続されデプレツシヨンモードで使用さ
れる１つのNMOS負荷トランジスタとを有し、前
記負荷トランジスタの少なくとも１のしきい値電
圧はその制御ゲートの電圧を他の電極の一の電圧
より所定値だけ大きく印加することにより変化さ
れ、このため記憶された非持久情報が前記制御ゲ
ートの電圧を前記所定値より高く印加することに
より、持久的に保持されるよう構成される持久形
の双安定半導体ラツチ回路が提供される。
る一対の分岐回路を有し、前記各分岐回路が１つ
のNMOS駆動トランジスタと対応する１つの接続
点に直列接続されデプレツシヨンモードで使用さ
れる１つのNMOS負荷トランジスタとを有し、前
記負荷トランジスタの少なくとも１のしきい値電
圧はその制御ゲートの電圧を他の電極の一の電圧
より所定値だけ大きく印加することにより変化さ
れ、このため記憶された非持久情報が前記制御ゲ
ートの電圧を前記所定値より高く印加することに
より、持久的に保持されるよう構成される持久形
の双安定半導体ラツチ回路が提供される。
以下、本発明を好ましい実施例に沿つて説明す
る。
る。
図に本発明による純NMOSラツチ回路を示す。
ラツチ回路はNMOS駆動トランジスタQ1，Q2と
FATMOS Ｎチヤンネルのデプレツシヨン型負荷
としてのトランジスタQ3，Q4とを有する。トラ
ンジスタQ1，Q2の各制御ゲートはそれぞれ通常
の方法でラツチの他のそれぞれ他の線の接続点
X2，X1に交さ接続される。リード・ライト用の
一対のＮ−チヤンネル制御トランジスタQ5，Q6
を介し、接続点X1，X2がデータラインDATA、
に接続されており、トランジスタQ5，Q6
を切り換え、ラインからリード又はラ
イト動作を行なう。トランジスタQ3はその制御
ゲートがそのソース（すなわち接続点X1）に接続
されおり、デプレツシヨン型負荷として使用され
る。同様にトランジスタQ4は制御ゲートが接続
点X2に接続されておりデプレツシヨン型負荷と
して使用される。トランジスタQ3，Q4の浮動ゲ
ート下面のトンネル効果を起こす部分に適正な電
圧をかけるために、これらのトンネル部分は反対
側の接続点と交差接続されている。すなわちトラ
ンジスタQ3のトンネル部分は接続点X2に、トラ
ンジスタQ4のトンネル部分は接続点X1にそれぞ
れ接続されている。
ラツチ回路はNMOS駆動トランジスタQ1，Q2と
FATMOS Ｎチヤンネルのデプレツシヨン型負荷
としてのトランジスタQ3，Q4とを有する。トラ
ンジスタQ1，Q2の各制御ゲートはそれぞれ通常
の方法でラツチの他のそれぞれ他の線の接続点
X2，X1に交さ接続される。リード・ライト用の
一対のＮ−チヤンネル制御トランジスタQ5，Q6
を介し、接続点X1，X2がデータラインDATA、
に接続されており、トランジスタQ5，Q6
を切り換え、ラインからリード又はラ
イト動作を行なう。トランジスタQ3はその制御
ゲートがそのソース（すなわち接続点X1）に接続
されおり、デプレツシヨン型負荷として使用され
る。同様にトランジスタQ4は制御ゲートが接続
点X2に接続されておりデプレツシヨン型負荷と
して使用される。トランジスタQ3，Q4の浮動ゲ
ート下面のトンネル効果を起こす部分に適正な電
圧をかけるために、これらのトンネル部分は反対
側の接続点と交差接続されている。すなわちトラ
ンジスタQ3のトンネル部分は接続点X2に、トラ
ンジスタQ4のトンネル部分は接続点X1にそれぞ
れ接続されている。
本発明のラツチ回路の動作は通常の非持久リー
ド・ライト動作中は周知のNMOSラツチ回路と同
じである。非持久情報は、FATMOSトランジス
タの各制御ゲート電圧を上げ浮動チヤンネルへの
電荷のトンネル効果を与えることにより、ラツチ
回路に記憶できる。この結果、トランジスタ
Q3，Q4のしきい値電圧が変化する。電圧が除去
され次に又元に戻されると、トランジスタの各し
きい値電圧が一致せずラツチ回路は安定状態にな
り、米国特許第4132904号および英国特許第
2000407に開示されるFATMOSメモリ回路の場合
のように、持久ライト動作の時ラツチ回路に記憶
されたデータは持久リード動作により反転され
る。
ド・ライト動作中は周知のNMOSラツチ回路と同
じである。非持久情報は、FATMOSトランジス
タの各制御ゲート電圧を上げ浮動チヤンネルへの
電荷のトンネル効果を与えることにより、ラツチ
回路に記憶できる。この結果、トランジスタ
Q3，Q4のしきい値電圧が変化する。電圧が除去
され次に又元に戻されると、トランジスタの各し
きい値電圧が一致せずラツチ回路は安定状態にな
り、米国特許第4132904号および英国特許第
2000407に開示されるFATMOSメモリ回路の場合
のように、持久ライト動作の時ラツチ回路に記憶
されたデータは持久リード動作により反転され
る。
上述のようにFATMOS負荷トランジスタを介
し常に好適な電流が供給され、トランジスタ
Q1，Q2により接続点X1，X2間の平衡が破られて
いなければならない。すなわち、トランジスタ
Q3，Q4はエンハンスナントモードで駆動しては
いけない。トランジスタQ3，Q4により好適な漏
れ電流を与えトランジスタQ1，Q2を正常動作さ
せねばならない。
し常に好適な電流が供給され、トランジスタ
Q1，Q2により接続点X1，X2間の平衡が破られて
いなければならない。すなわち、トランジスタ
Q3，Q4はエンハンスナントモードで駆動しては
いけない。トランジスタQ3，Q4により好適な漏
れ電流を与えトランジスタQ1，Q2を正常動作さ
せねばならない。
本発明によるラツチ回路は通常の非持久リード
動作中従来のNMOSラツチ回路より「破壊
（knockover）」されにくく、そのライト動作条件
は従来のNMOS非持久ラツチ回路のライト動作条
件と僅かに異なる。上記特許の第８図および第９
図に示されるようなＮ−チヤンネルデプレツシヨ
ン型負荷としてのトランジスタのゲート面積は比
較的大きく、これらのトランジスタをFATMOS
トランジスタと交換すると、セル面積が減少でき
る。
動作中従来のNMOSラツチ回路より「破壊
（knockover）」されにくく、そのライト動作条件
は従来のNMOS非持久ラツチ回路のライト動作条
件と僅かに異なる。上記特許の第８図および第９
図に示されるようなＮ−チヤンネルデプレツシヨ
ン型負荷としてのトランジスタのゲート面積は比
較的大きく、これらのトランジスタをFATMOS
トランジスタと交換すると、セル面積が減少でき
る。
図示のラツチ回路は２つのFATMOSをデプレ
ツシヨン型トランジスタを使用しているが、
FATMOSデプレツシヨン型トランジスタを１つ
のみでも可能である。例えばトランジスタQ3，
Q4をデプレツシヨンモードで動作する１つの固
定しきい値Ｎチヤンネル型と交換できる。又トラ
ンジスタQ1，Q2の一方又は両方を複数個のＮ−
チヤンネルFATMOSトランジスタと交換しう
る。
ツシヨン型トランジスタを使用しているが、
FATMOSデプレツシヨン型トランジスタを１つ
のみでも可能である。例えばトランジスタQ3，
Q4をデプレツシヨンモードで動作する１つの固
定しきい値Ｎチヤンネル型と交換できる。又トラ
ンジスタQ1，Q2の一方又は両方を複数個のＮ−
チヤンネルFATMOSトランジスタと交換しう
る。
図は本発明の一実施例を示すラツチ回路の回路
図である。
図である。
Claims (1)
- 【特許請求の範囲】 １ 共通の供給電圧間に接続され得る一対の交差
接続された分岐回路を有し、該分岐回路がNMOS
駆動トランジスタとそれぞれの接続点に直列接続
された負荷トランジスタを含み、該負荷トランジ
スタの少なくとも１つがFATMOSである持久形
の双安定半導体ラツチ回路において、該負荷トラ
ンジスタの両方がデプレツシヨンモードで動作す
るｎ−タイプであり、該FATMOSトランジスタ
の制御ゲートがラツチ回路のそれぞれの分岐回路
における接続点に接続され、該ラツチ回路の反対
側の分岐回路における接続点と隣接した領域が与
えられた浮動ゲートを有し、それによつて電荷が
該領域と隣接した接続点間をトンネルできること
を特徴とする持久形の双安定半導体ラツチ回路。 ２ 各分岐回路は該FATMOSトランジスタを含
む特許請求の範囲第１項記載のラツチ回路。 ３ 各接続点はデータの該ラツチ回路への書き込
みまたは読み出しを可能にするラインに接続さ
れ、各接続はNMOSトランジシタによつて制御さ
れる特許請求の範囲第１項または第２項記載のラ
ツチ回路。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB7939044A GB2063601B (en) | 1979-11-12 | 1979-11-12 | Non-volatile semiconductor memory circuits |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5683893A JPS5683893A (en) | 1981-07-08 |
| JPS628875B2 true JPS628875B2 (ja) | 1987-02-25 |
Family
ID=10509128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15713680A Granted JPS5683893A (en) | 1979-11-12 | 1980-11-10 | Durable bistable semiconductor latch circuit |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4342101A (ja) |
| EP (1) | EP0028935B1 (ja) |
| JP (1) | JPS5683893A (ja) |
| CA (1) | CA1150784A (ja) |
| DE (1) | DE3071124D1 (ja) |
| GB (1) | GB2063601B (ja) |
| HK (1) | HK72684A (ja) |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4435786A (en) | 1981-11-23 | 1984-03-06 | Fairchild Camera And Instrument Corporation | Self-refreshing memory cell |
| US4423491A (en) * | 1981-11-23 | 1983-12-27 | Fairchild Camera & Instrument Corp. | Self-refreshing memory cell |
| DE3280258D1 (de) * | 1981-11-23 | 1990-11-15 | Fairchild Semiconductor | Speicherzelle mit selbstauffrischung. |
| EP0311146A1 (en) * | 1981-11-23 | 1989-04-12 | Fairchild Semiconductor Corporation | Self-refreshing memory cell |
| US4467451A (en) * | 1981-12-07 | 1984-08-21 | Hughes Aircraft Company | Nonvolatile random access memory cell |
| US4554644A (en) * | 1982-06-21 | 1985-11-19 | Fairchild Camera & Instrument Corporation | Static RAM cell |
| US4527255A (en) * | 1982-07-06 | 1985-07-02 | Signetics Corporation | Non-volatile static random-access memory cell |
| US4571704A (en) * | 1984-02-17 | 1986-02-18 | Hughes Aircraft Company | Nonvolatile latch |
| GB2171571B (en) * | 1985-02-27 | 1989-06-14 | Hughes Microelectronics Ltd | Non-volatile memory with predictable failure modes and method of data storage and retrieval |
| NL8501631A (nl) * | 1985-06-06 | 1987-01-02 | Philips Nv | Niet vluchtige, programmeerbare, statische geheugencel en een niet vluchtig, programmeerbaar statisch geheugen. |
| US4750155A (en) * | 1985-09-19 | 1988-06-07 | Xilinx, Incorporated | 5-Transistor memory cell which can be reliably read and written |
| US4748593A (en) * | 1986-09-08 | 1988-05-31 | Ncr Corporation | High speed nonvolatile memory cell |
| GB8807225D0 (en) * | 1988-03-25 | 1988-04-27 | Hughes Microelectronics Ltd | Nonvolatile ram cell |
| US5051951A (en) * | 1989-11-06 | 1991-09-24 | Carnegie Mellon University | Static RAM memory cell using N-channel MOS transistors |
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| US5892712A (en) * | 1996-05-01 | 1999-04-06 | Nvx Corporation | Semiconductor non-volatile latch device including embedded non-volatile elements |
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| US7760540B2 (en) * | 2006-12-22 | 2010-07-20 | Cypress Semiconductor Corporation | Combination SRAM and NVSRAM semiconductor memory array |
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