DE4325362C2 - Halbleiterspeicher mit Datenvoreinstellfunktion - Google Patents

Description

Die vorliegende Erfindung betrifft einen Halbleiterspeicher nach dem Oberbegriff des Anspruchs 1.

Die vorliegende Erfindung ist insbesondere auf LSI-Vorrichtungen für digitale Signalverarbeitung anwendbar.

Eine LSI-Vorrichtung für digitale Signalverarbeitung zum Verar­ beiten von digitalen Signalen ist allgemein bekannt. Beispiels­ weise wird im Bereich der Videosignalverarbeitung die LSI-Vor­ richtung für digitale Signalverarbeitung zum Verarbeiten von Vi­ deodaten mit hoher Geschwindigkeit oft benutzt. Die LSI-Vorrich­ tungen für digitale Signalverarbeitung benutzt üblicherweise ver­ schiedene Speicher, wie einen Leitungsspeicher, einen Feldspei­ cher oder einen Bildspeicher (Frame-Memory). Um diese Speicher zu konstruieren, ist eine dynamische Speichervorrichtung für wahl­ freien Zugriff (nachfolgend als "DRAM" bezeichnet) in der LSI- Vorrichtung für digitale Signalverarbeitung vorgesehen.

Im allgemeinen speichert ein herkömmlicher DRAM die extern ange­ legten Daten und stellt diese bereit. Daher können gewünschte Daten ohne das Schreiben von Daten nicht gespeichert werden, was dazu führt, daß gewünschte Daten nicht aus dem DRAM ausgegeben werden können.

Oft ist es nötig, vorbestimmte Daten (vorgewählte Daten) in der LSI-Vorrichtung für digitales Signalverarbeitung zu setzen. Bei­ spielsweise sind im Bereich der Videosignalverarbeitung zum Ein­ richten eines Fernsehempfängers vorbestimmte Daten, d. h. Testda­ ten zum Anzeigen eines Farbbalkens oder einer schrägen Schraffie­ rung benötigt. Die herkömmliche LSI-Vorrichtung für digitale Si­ gnalverarbeitung weist keine Funktion zum Herstellen derartiger vorbestimmter Daten selbst auf, so daß es nötig ist, derartige Daten von einer externen Schaltung, wie einer CPU, bereitzustel­ len. Mit anderen Worten, eine externe Vorrichtung wird benötigt, zum Bereitstellen von vorbestimmten Daten an die LSI-Vorrichtung für digitale Signalverarbeitung; allerdings führt das Hinzufügen einer derartigen externen Vorrichtung zu erhöhtem Aufwand und größerer Komplexität.

Fig. 17 ist ein Schaltbild mit einem Beispiel einer Speicherzel­ le in einem DRAM. Eine in Fig. 17 gezeigte Speicherzelle 10 ist in der US-4,935,896 beschrieben. Wie in Fig. 17 gezeigt, umfaßt eine Speicherzelle 10 einen Kondensator 14 zum Speichern eines Datensignals sowie drei NMOS-Transistoren 11, 12 und 13. Der Transistor 11 wird als Reaktion auf ein Signal auf einer Schreibwortleitung WW eingeschaltet und legt ein Datensignal auf einer Schreib-Bitleitung WB an den Kondensator 14 an. Der Transi­ stor 12 wird als Reaktion auf das durch den Kondensator 14 ge­ speicherte Datensignal ein- oder ausgeschaltet. Der Transistor 13 wird als Reaktion auf ein Signal auf einer Lesewortleitung RW eingeschaltet und zieht selektiv eine Lesebitleitung RB herab, entsprechend dem gespeicherten Datensignal.

Bei einer Datenschreiboperation wird die Schreibwortleitung WW auf hohen Pegel gebracht. Da der Transistor 11 eingeschaltet ist, wird das Datensignal auf der Schreib-Bitleitung WB an den Konden­ sator 14 angelegt. Mit anderen Worten, der Kondensator 14 wird durch eine Signalladung auf der Schreib-Bitleitung WB geladen oder entladen.

Wenn der Kondensator 14 auf Spannungsversorgungspegel (d. h. hohen Pegel) geladen ist, wird der Transistor 12 beim Datenlesen in einen Ein-Zustand gebracht. Wenn andererseits der Kondensator 14 auf Erdpotentiale (niedrigen Pegel) entladen ist, wird der Tran­ sistor 12 beim Datenlesen in einen Aus-Zustand gebracht.

Nachdem bei einer Datenleseoperation die Lesebitleitung RB vor­ geladen ist, wird die Lesewortleitung RW auf hohen Pegel ge­ bracht. Da der Transistor 13 eingeschaltet ist, ändert sich das Potential der Lesebitleitung WB entsprechend dem Leitungszustand des Transistors 12. Mit anderen Worten, wenn der Transistor 12 eingeschaltet ist, wird das Potential der Lesebitleitung RB über die Transistoren 12 und 13 herabgezogen. Wenn andererseits der Transistor 12 ausgeschaltet ist, ändert sich das Potential der Lesebitleitung RB nicht, das heißt es bleibt erhalten. Nach dem Leitendwerden des Transistors 13 wird das in der Speicherzelle 10 gespeicherte Datensignal durch Erkennen des Potentials der Lese­ bitleitung RB über einen nichtgezeigten Leseverstärker ausgele­ sen.

Fig. 18 ist ein Schaltbild mit einem weiteren Beispiel einer Speicherzelle eines DRAM, das zur Erläuterung des technischen Hintergrunds dient. Wie in Fig. 18 gezeigt, umfaßt eine Speicherzelle 20 einen Kondensator 23 zum Speichern eines Datensignals sowie zwei NMOS-Transistoren 21 und 22. Der Transistor 21 verbindet eine erste Bitleitung BL1 mit dem Konden­ sator 23 als Reaktion auf ein Signal auf einer ersten Wortleitung WL1. Entsprechend verbindet der Transistor 22 eine zweite Bitlei­ tung BL2 mit dem Kondensator 23 als Reaktion auf ein Signal auf einer zweiten Wortleitung WL2. Mit anderen Worten, auf die Spei­ cherzelle 20 kann über zwei Zugriffsports (nicht gezeigt) zuge­ griffen werden.

Wenn auf die Speicherzelle 20 über einen ersten Zugriffsport zu­ gegriffen wird, wird die Wortleitung WL1 auf einen hohen Pegel gebracht. Da der Transistor 21 eingeschaltet ist, wird der Kon­ densator 23 geladen oder entladen, entsprechend mit dem Potential der Bitleitung BL1 beim Schreibbetrieb. Nachdem die Bitleitung BL1 beim Schreibbetrieb vorab auf den Pegel von Vcc/2 gebracht worden ist, wird die Wortleitung WL1 auf hohen Pegel gebracht. Daher ändert sich das Potential der Bitleitung BL1 entsprechend mit einer im Kondensator 23 gespeicherten elektrischen Ladung. Durch Erkennen der Potentialänderung der Bitleitung BL1 durch einen nichtgezeigten Leseverstärker wird das in der Speicherzelle 20 gespeicherte Datensignal ausgelesen. Andererseits kann das Datenschreiben und das Datenlesen über einen zweiten Zugriffsport auf dieselbe Weise wie oben beschrieben durchgeführt werden.

Fig. 19 ist ein Schaltbild mit einem weiteren Beispiel einer Speicherzelle eines DRAM, das zur Erläuterung des technischen Hintergrunds dient. Wie in Fig. 19 gezeigt, umfaßt eine Speicherzelle 30 einen Kondensator 32 zum Speichern eines Datensignals sowie einen NMOS-Transistor 31. Bei der Daten­ schreiboperation wird die Wortleitung WL auf hohen Pegel ge­ bracht. Da der Transistor 31 eingeschaltet ist, wird der Konden­ sator 32 entsprechend mit dem Potential der Bitleitung BL geladen oder entladen. Andererseits wird beim Datenlesebetrieb die Wort­ leitung WL auf hohen Pegel gebracht, nachdem die Bitleitung BL auf Vcc/2 vorgeladen worden ist. Da der Transistor 31 eingeschal­ tet ist, ändert sich das Potential der Bitleitung BL entsprechend mit dem gespeicherten Datensignal. Durch Erkennen einer Poten­ tialänderung der Bitleitung BL durch einen Leseverstärker, der nicht gezeigt ist, wird das Datensignal ausgelesen.

Wie in den Fig. 17, 18 und 19 gezeigt, speichern die DRAM-Speicherzellen 10, 20 und 30 nur ein angelegtes Da­ tensignal, und stellen nur das gespeicherte Datensignal bereit. Diese Speicherzellen 10, 20 und 30 werden in der oben beschriebe­ nen LSI-Vorrichtung für digitale Signalverarbeitung benutzt, so daß diese Speicherzellen nicht Daten bereitstellen können, ohne daß diese vorab bestimmt (eingeschrieben) worden sind. Dies gilt ebenso für statische Speicherzellen für wahlfreien Zugriff (SRAM).

Aus IBM TDB, Vol. 32, Nr. 9B, Februar 1990, S. 372 bis 374 und aus IBM TDB, Vol. 14, Nr. 9, Februar 1972, S. 2601, 2602 sind jeweils Halbleiterspeicher nach dem Oberbegriff des Anspruches 1 bekannt. Bei beiden Halbleiterspeichern muß vor dem Erzeugen eines voreingestellten Datenmusters in dem Speicherzellenfeld "0" in jede Zelle geschrieben werden.

Aufgabe der vorliegenden Erfindung ist es, einen Halbleiterspei­ cher zu schaffen, der eine Datenvoreinstellfunktion zum Bereit­ stellen von voreingestellten Daten aufweist, ohne vorhergehendes Schreiben eines Einheitswertes in eine Speicherzelle aufweist.

Die Aufgabe wird durch den Halbleiterspeicher nach dem Patentan­ spruch 1 gelöst.

Vorteilhafte Weiterbildungen sind in den Unteransprüchen be­ schrieben.

Während des Betriebs legt die in jeder Speicherzelle vorgesehene Anlegeschaltung für vorbestimmte Daten das vorbestimmte Datensi­ gnal an den Kondensator an, als Reaktion auf das extern angelegte Voreinstell-Anforderungssignal. Daher kann, unabhängig von dem gespeicherten Datensignal, das vorbestimmte Datensignal ausgele­ sen werden.

Gemäß einer Ausführungsform weist die Speichervorrich­ tung ein Speicherzellenfeld mit einer Mehrzahl von in Zeilen und Spalten angeordneten Speicherzellen auf. Das Speicherzellenfeld kann beliebige Daten speichern und die gespeicherten Daten in einem ersten Betriebszustand ausgeben. Das Speicherzellenfeld kann die vorbestimmten Daten nur im zweiten Betriebszustand ausgeben. Der Halbleiterspeicher umfaßt ferner eine Betriebszustands-Steuer­ schaltung zum Steuern des Betriebszustands des Speicherzellenfel­ des als Reaktion auf ein extern angelegtes Betriebszustands-Steu­ ersignal.

Während des Betriebszustands ändert das Betriebszustands-Steuer­ signal den Betriebszustand des Speicherzellenfeldes in den ersten oder den zweiten Betriebszustand, als Reaktion auf das extern angelegte Betriebszustands-Steuersignal. Mit anderen Worten, da das Speicherzellenfeld die vorbestimmten Daten im zweiten Be­ triebszustand bereitstellen kann, kann so die Datenvoreinstell­ funktion realisiert werden.

Gemäß einer weiteren Ausführungsform weist der Halbleiterspei­ cher eine mit ersten und zweiten Wortleitungen sowie mit ersten und zweiten Bitleitungen verbundene Speicherzelle auf. Die Speicher­ zelle umfaßt einen Kondensator zum Speichern eines Datensignals, ein erstes zwischen der ersten Bitleitung und dem Kondensator geschaltetes Schaltelement, das als Reaktion auf ein Signal auf der ersten Wortleitung betrieben wird, ein zweites zwischen der zweiten Bitleitung und dem Kondensator verbundenes Schaltelement, das als Reaktion auf ein Signal auf der zweiten Wortleitung be­ trieben wird, sowie eine Anlegeschaltung für vorbestimmte Daten zum Anlegen eines vorbestimmten Datensignals an den Kondensator als Reaktion auf ein extern angelegtes Voreinstell-Anforderungs­ signal.

Während des Betriebs liegt die in der Speicherzelle vorgesehene Anlegeschaltung für vorbestimmte Daten das vorbestimmte Datensi­ gnal an den Kondensator an, als Reaktion auf das extern angelegte Voreinstell-Anforderungssignal. Daher kann unabhängig von dem ge­ speicherten Datensignal das vorbestimmte Datensignal ausgelesen werden.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figu­ ren.

Von den Figuren zeigen

Fig. 1 ein Blockschaltbild einer LSI-Vorrichtung für di­ gitale Signalverarbeitung gemäß einer Ausführungs­ form;

Fig. 2 ein Blockschaltbild eines in Fig. 1 gezeigten DRAM;

Fig. 3 ein Blockschaltbild eines in Fig. 2 gezeigten Speicherzellenfeldes;

Fig. 4 ein Schaltbild einer in Fig. 3 gezeigten Spei­ cherzelle;

Fig. 5 ein Schaltbild einer Speicherzelle gemäß einer weiteren Ausführungsform;

Fig. 6 ein Blockschaltbild eines Speicherzellenfeldes für die in Fig. 7 gezeigte Speicherzelle;

Fig. 7 ein Schaltbild einer Speicherzelle gemäß einer weiteren Ausführungsform;

Fig. 8 ein Schaltbild einer Speicherzelle gemäß einer weiteren Ausführungsform;

Fig. 9 ein Schaltbild einer Speicherzelle gemäß einer weiteren Ausführungsform;

Fig. 10 ein Schaltbild einer Speicherzelle gemäß einer weiteren Ausführungsform;

Fig. 11 ein Schaltbild einer Speicherzelle gemäß einer weiteren Ausführungsform;

Fig. 12 ein Schaltbild einer Speicherzelle gemäß einer weiteren Ausführungsform;

Fig. 13 ein Schaltbild einer Speicherzelle gemäß einer weiteren Ausführungsform;

Fig. 14 ein Schaltbild einer Speicherzelle gemäß einer weiteren Ausführungsform;

Fig. 15 ein Blockschaltbild mit einem Beispiel von Daten­ speicherbereichen, die durch selektive Programmie­ rung von Voreinstelldaten konfiguriert sind;

Fig. 16 ein Layoutdiagramm eines Halbleitersubstrats mit einem Kontaktloch oder einem Durchgangsloch, die selektiv als Verbindungselemente bei den Ausfüh­ rungsformen gebildet sind;

Fig. 17 ein Schaltbild eines Beispieles einer Speicherzel­ le in einem DRAM;

Fig. 18 ein Schaltbild mit einem weiteren Beispiel einer Speicherzelle in einem DRAM; und

Fig. 19 ein Schaltbild mit einem weiteren Beispiel einer Speicherzelle in einem DRAM.

Wie in Fig. 1 gezeigt, umfaßt eine LSI-Vorrichtung für digitale Signalverarbeitung 51 eine Speicherschaltung für wahlfreien Zu­ griff (nachfolgend als "DRAM" bezeichnet) 40 zum Speichern von Daten sowie eine Digitalsignalverarbeitungsschaltung 44, die eine digitale Signalverarbeitung auf die vom DRAM 40 bereitgestellten Daten ausführt. Eine Linie 51 zeigt das Halbleitersubstrat.

Eine Adreßsignalgeneratorschaltung 41 erzeugt ein Adreßsignal ADR zum Bezeichnen einer Speicherzelle im DRAM 40, auf die zuzugrei­ fen ist. Eine Steuersignalgeneratorschaltung 43 erzeugt verschie­ dene Steuersignale zum Steuern des DRAM 40, wie einem Lese/ Schreibsteuersignal RW, einem Chipauswahlsignal CS, einem Ausga­ beaktivierungssignal OE, einem Refresh-Steuersignal RF oder der­ gleichen. Die Steuersignalgeneratorschaltung 43 reagiert auf ein extern angelegtes Taktsignal Φ sowie ein Steuersignal Sc zum Er­ zeugen dieser internen Steuersignale RW, CS, OE, RF oder derglei­ chen. Der DRAM 40 empfängt ein zu speicherndes Eingabedatensignal DI über einen Dateneingabeanschluß.

Die LSI-Vorrichtung für digitale Signalverarbeitung 41 umfaßt ferner eine Preset-Signalgeneratorschaltung (Voreinstellsignalge­ neratorschaltung) 42 zum Erzeugen eines Datenvoreinstellsignals (Datenpresetsignal) DP als Reaktion auf ein extern angelegtes Voreinstell-Anforderungssignal (Preset-Request) PR. Der DRAM 40 erzeugt vorbestimmte Voreinstelldaten als Reaktion auf das Vor­ einstellsignal DP (dessen Operation wird später im Detail be­ schrieben).

Ein DA-Konverter 52 konvertiert von der Digitalsignalverarbei­ tungsschaltung 44 ausgegebene Daten in ein analoges Videosignal. Das konvertierte Videosignal wird an eine Anzeigevorrichtung 23 zum Anzeigen eines gewünschten Videobildes angelegt.

Fig. 2 ist ein Blockschaltbild eines DRAM 40, wie er in Fig. 1 gezeigt ist. Wie in Fig. 2 gezeigt, umfaßt der DRAM 40 ein Spei­ cherzellenfeld 1 mit in Zeilen und Spalten angeordneten Speicher­ zellen (nicht gezeigt), einen Zeilendecoder 2 zum Auswählen der Zeilen im Speicherzellenfeld 1, einen Spaltendecoder 3 zum Aus­ wählen der Spalten im Speicherzellenfeld 1, eine Auswahlschaltung (Selektorschaltung) 4 zum Auswählen einer zuzugreifenden Bitlei­ tung als Reaktion auf ein Ausgabesignal des Spaltendecoders 3, eine Leseverstärker/Schreibtreiberschaltung 5, die mit einer (nicht gezeigten) Bitleitung im Speicherzellenfeld 1 über die Auswahlschaltung 4 verbunden ist, eine 3-Zustandspufferschaltung 6 zum Anlegen/Bereitstellen von Eingabedaten DI bzw. Ausgabedaten DO, eine Refresh-Steuerschaltung 7 sowie einen Presetsignaltrei­ ber (Voreinstellsignaltreiber) 8 zum Treiben einer Presetsignal­ leitung (Voreinstellsignalleitung), die nicht gezeigt ist, im Speicherzellenfeld 1.

Der Zeilendecoder 2 decodiert das Zeilenadreßsignal RA und akti­ viert selektiv eine (nicht gezeigte) Wortleitung im Speicherzel­ lenfeld 1. Der Spaltendecoder 3 decodiert das Spaltenadreßsignal CA und verbringt selektiv einen (nicht gezeigten) Schaltkreis in der Auswahlschaltung 4 in den leitenden Zustand. Der Lesever­ stärker/Schreibtreiber 5 wird als Reaktion auf das Lese/Schreib­ steuersignal RW und das Chipauswahlsignal CS betrieben. Die 3- Zustandspufferschaltung 6 arbeitet als Reaktion auf das Ausgabe­ aktivierungssignal OE. Die Refresh-Steuerschaltung 7 steuert ei­ nen Refreshbetrieb im Speicherzellenfeld 1 als Reaktion auf das Refreshsteuersignal RF. Der Presetsignaltreiber 8 treibt eine Presetsignalleitung (nicht gezeigt) im Speicherzellenfeld 1 als Reaktion auf das Presetsignal (Voreinstellsignal) DP.

Fig. 3 ist ein Blockschaltbild eines in Fig. 2 gezeigten Spei­ cherzellenfeldes 1. Wie in Fig. 3 gezeigt, umfaßt das Speicher­ zellenfeld 1 eine Mehrzahl von in Zeilen und Spalten angeordneten Speicherzellen MC. Beispielsweise ist eine Speicherzelle MC mit einer ersten und einer zweiten Wortleitung 61, 62, einer ersten und einer zweiten Bitleitung 63, 64 sowie einer Presetsignallei­ tung 65 verbunden. Die erste und die zweite Wortleitung werden getrieben bzw. aktiviert durch eine Wortleitungstreiberschaltung (nicht gezeigt), die in einem Zeilendecoder 23 vorgesehen ist. Die erste und die zweite Bitleitung 63 und 64 sind mit der Aus­ wahlschaltung 4 verbunden. Die Presetsignalleitung 65 ist mit einer Speicherzelle in jeder Zeile des Speicherzellenfeldes 1 verbunden. Mit anderen Worten, die Presetsignalleitung ist in jeder Zeile im Speicherzellenfeld 1 vorgesehen, und alle Preset­ signalleitungen werden simultan durch den Presetsignaltreiber (Voreinstelltreiber) 8 getrieben.

Fig. 4 ist ein Schaltbild einer in Fig. 3 gezeigten Speicher­ zelle. Wie in Fig. 4 gezeigt, umfaßt eine Speicherzelle 10a ei­ nen Kondensator 14 zum Speichern eines Datensignals, vier NMOS- Transistoren 11-15 sowie drei Verbindungselemente (oder Verbin­ dungsknoten) 16-18. Die Schreibwortleitung WW und die Lesewort­ leitung RW, die in Fig. 4 gezeigt sind, entsprechen den Wortlei­ tungen 61 bzw. 62 in Fig. 3. Die Schreibbitleitung WB und die Lesebitleitung RB entspricht den Bitleitungen 63 bzw. 64 aus Fig. 3.

Der Transistor 11 wird als Reaktion auf einem Signal auf der Schreibwortleitung WW eingeschaltet und legt ein Schreibdatensi­ gnal auf der Schreibbitleitung WB an den Kondensator 14 an. Der Transistor 12 wird ein- oder ausgeschaltet, als Reaktion auf den Ladungszustand des Kondensators 14, im Lesezustand. Der Transi­ stor 13 wird als Reaktion auf ein Signal auf der Lesewortleitung RW eingeschaltet. Daher wird beim Lesebetrieb das Potential der Lesebitleitung RB heruntergezogen bzw. aufrechterhalten, entspre­ chend den gespeicherten Daten.

Obwohl die oben beschriebene Datenschreiboperation und die Daten­ leseoperation denen der in Fig. 17 gezeigten Speicherzelle 10 entsprechen, weist die Speicherzelle 10a aus Fig. 4 eine Daten­ voreinstellfunktion (Datenpresetfunktion) auf, wie im folgenden beschrieben. Jedes der Verbindungselemente 16, 17 und 18 ist, wie nachfolgend beschrieben wird, durch Kontaktöffnungen oder Durch­ gangslöcher bei den Ausführungen gebildet. Das Vorsehen des Ver­ bindungselements 16 verbindet eine Elektrode des Kondensators 14 mit dem Drain des Transistors 15. Das Vorsehen des Verbindungs­ elements (Konnektors) 17 verbindet das Gate des Transistors 15 mit dem Source. Das Vorsehen des Verbindungselements 18 bewirkt die Erdung des Source des Transistors 15. Diese Verbindungsele­ mente 16, 17 und 18, die selektiv im Herstellungsverfahren gebil­ det werden, realisieren eine Datenvoreinstelloperation (Datenpre­ setoperation) wie im folgenden.

Tabelle 1 zeigt den Zusammenhang zwischen dem Vorsehen der Ver­ bindungselemente und den zu programmierenden Daten.

Tabelle 1

Wie in Tabelle 1 gezeigt, zeigt "○" an, daß Verbindungselemente vorgesehen sind, und "∆" zeigt an, daß Verbindungselemente nicht vorgesehen sind.

Im Fall 1 ist der Konnektor 16 in der Speicherzelle 10a nicht gebildet. Da der Drain des Transistors 15 nicht mit dem Kondensa­ tor 14 verbunden ist, führt die Speicherzelle 10a im wesentlichen dieselbe Operation wie die in Fig. 17 gezeigte Speicherzelle 10 aus, unabhängig von dem Vorsehen des Datenpresetsignals DP. Selbst wenn daher das Datenpresetsignal DP mit hohem Pegel vom Presetsignaltreiber 8 aus Fig. 3 angelegt wird, ändert sich der Ladungszustand des Kondensators 14 nicht, und das gespeicherte Datensignal bleibt aufrechterhalten.

Im Fall 2 werden die Verbindungselemente 16 und 18 gebildet, wäh­ rend das Verbindungselement 17 nicht gebildet ist. Als Ergebnis ist ein vorbestimmtes Datum "0" im Speicherzellenfeld 18 als vor­ bestimmtes Datum einprogrammiert. Mit anderen Worten, wenn das Datenpresetsignal DP mit hohem Pegel angelegt wird, wird der Transistor 15 eingeschaltet. Daher wird der Kondensator 14 ent­ laden, was dazu führt, daß das Datum "0" in die Speicherzelle 10a eingeschrieben wird. Im Schreibbetrieb geschriebene Daten, das heißt vorbestimmte oder programmierte Daten, können so von der Speicherzelle 10a bereitgestellt werden.

In Fall 3 sind die Verbindungselemente 16 und 17 gebildet, wäh­ rend das Verbindungselement 18 nicht gebildet ist. Als Ergebnis wird ein vorbestimmtes Datum "1" in die Speicherzelle 10a einpro­ grammiert. Wenn das Hochpegel-Datenpresetsignal DP angelegt wird, werden Gate und Source des Transistors 15 auf hohen Pegel ge­ bracht. Da der Transistor 15 eingeschaltet ist, wird der Konden­ sator 14 auf hohem Pegel geladen, wodurch ein Datum "1" im Be­ trieb der Speicherzelle 10a bereitgestellt wird.

Fig. 5 ist ein Schaltbild einer Speicherzelle gemäß einer weite­ ren Ausführungsform. Wie in Fig. 5 gezeigt, umfaßt eine Spei­ cherzelle 20a einen Kondensator 23 zum Speichern von Daten, NMOS- Transistoren 21, 22 und 23 sowie Verbindungselemente (Konnekto­ ren) 25, 26 und 27, die selektiv gebildet werden können. Eine erste und eine zweite in Fig. 5 gezeigte Wortleitung WL1 und WL2 entspricht den Wortleitungen 61 bzw. 62 aus Fig. 3. Bitleitungen BL1 und BL2 entsprechen Bitleitungen 63 bzw. 64 aus Fig. 3. Die Datenvoreinstelloperation in der Speicherzelle 20a kann auch ent­ sprechend der Speicherzelle 10a beschrieben werden, entsprechend der obigen Tabelle 1.

Im Fall 1 ist das Verbindungselement 25 nicht gebildet. Daher ist eine Elektrode des Kondensators 23 nicht mit dem Drain des Tran­ sistors 24 verbunden. Selbst wenn daher das Datenpresetsignal DP mit hohem Pegel angelegt wird, ändert sich das durch den Konden­ sator 23 gespeicherte Datensignal nicht. Im Fall 1 sind die Da­ tenschreiboperation und die Datenleseoperation gleich der in Fig. 18 gezeigten Speicherzelle 20.

In Fall 2 sind Verbindungselemente 25 und 27 gebildet, während das Verbindungselement 26 nicht gebildet ist. Wenn das Datenpre­ setsignal DP mit hohem Pegel angelegt wird, wird der Transistor 24 eingeschaltet. Als Ergebnis wird der Kondensator 23 geplant entladen. Dieses führt zum Schreiben eines vorbestimmten Datums "0" in die Speicherzelle 20a, wodurch beim Lesebetrieb geschrie­ bene Daten ausgelesen werden können. In Fall 3 sind Verbindungs­ elemente 25 und 26 gebildet, während das Verbindungselement 27 nicht gebildet ist. Wenn das Datenpresetsignal DP mit hohem Pegel angelegt wird, wird ein hohes Spannungspotential an das Gate und den Source des Transistors 24 angelegt. Da der Transistor 24 ein­ geschaltet ist, wird der Kondensator 23 durch die Spannung auf hohem Pegel geladen. Dies führt zum Schreiben des vorbestimmten Datums "1" in den Kondensator 23. Das eingeschriebene Datum "1" wird im Lesebetrieb bereitgestellt.

Fig. 7 ist ein Schaltbild einer Speicherzelle gemäß einer weite­ ren Ausführungsform. Wie in Fig. 7 gezeigt, umfaßt eine Spei­ cherzelle 30a einen Kondensator 32 zum Speichern von Daten, NMOS- Transistoren 31 und 33 sowie Verbindungselemente 34, 35 und 36, die selektiv gebildet werden können.

Fig. 6 ist ein Blockschaltbild eines Speicherzellenfeldes 1′, auf das die in Fig. 7 gezeigte Speicherzelle 30a angewendet wird. Die Wortleitung WL, die Bitleitung BL und die Presetsignal­ leitung DP sämtlichst aus Fig. 7 entsprechen der Wortleitung 6, der Bitleitung 67 bzw. der Presetsignalleitung 68 aus Fig. 6.

Der Presetbetrieb der Speicherzelle 30a aus Fig. 7 kann eben­ falls unter bezug auf die obige Tabelle 1 beschrieben werden. In Fall 1 ist das Verbindungselement 34 nicht gebildet. Da daher eine Elektrode des Kondensators 32 nicht mit dem Drain des Tran­ sistors 33 verbunden ist, ändert sich das Datum in der Speicher­ zelle 30a nicht, selbst wenn das Datenpresetsignal DP mit hohem Pegel angelegt wird. In Fall 1 sind der Datenschreibbetrieb und der Datenlesebetrieb gleich dem der in Fig. 19 gezeigten Spei­ cherzelle 30.

In Fall 2 sind die Verbindungselemente 34 und 36 gebildet, wäh­ rend das Verbindungselement 35 nicht gebildet ist. Wenn das Da­ tenpresetsignal DP mit hohem Pegel angelegt wird, wird der Tran­ sistor 33 eingeschaltet. Da daher der Kondensator 32 entladen wird, wird ein vorbestimmtes Datum "0" in den Kondensator 32 ein­ geschrieben. Das eingeschriebene Datum wird in der Leseoperation bereitgestellt.

In Fall 3 sind die Verbindungselemente 34 und 35 gebildet, wäh­ rend das Verbindungselement 36 nicht gebildet ist. Wenn das Da­ tenpresetsignal DP mit hohem Pegel angelegt wird, erreichen Gate und Source des Transistors 33 hohen Pegel. Da der Transistor 33 eingeschaltet ist, wird der Kondensator 32 durch die Spannung auf hohem Pegel geladen. Daher wird ein vorbestimmtes Datum "1" in den Kondensator 32 eingeschrieben, was das Bereitstellen von ein­ geschriebenen Daten bei der Leseoperation bewirkt.

Fig. 8 ist ein Schaltbild einer Speicherzelle gemäß einer weite­ ren Ausführungsform. Wie in Fig. 8 gezeigt, umfaßt eine Spei­ cherzelle 10b verglichen mit der in Fig. 4 gezeigten Speicher­ zelle 10a ein Verbindungselement 17′, das selektiv zwischen dem Source des Transistors 15 und der Lesebitleitung RB gebildet wer­ den kann, anstelle des Verbindungselements 17.

Im Datenvoreinstellmodus wird die Lesebitleitung RB auf hohem Pegel vorgeladen. Mit anderen Worten, während einer Periode, in der das Datenpresetsignal DP mit hohem Pegel angelegt wird, wird die Lesebitleitung RB auf hohen Pegel gebracht. Eine Steuerung des Potentials der Lesebitleitung RB wird durch eine in Fig. 3 gezeigte Bitleitungsvorladeschaltung 9 durchgeführt. Die Daten­ presetoperation bei der in Fig. 8 gezeigten Speicherzelle 10b wird ebenfalls entsprechend der obigen Tabelle 1 durchgeführt.

Fig. 9 ist ein Schaltbild einer Speicherzelle mit einer weiteren Ausführungsform. Wie in Fig. 9 gezeigt, umfaßt eine Speicherzel­ le 20b verglichen mit der in Fig. 5 gezeigten Speicherzelle 20a ein Verbindungselement 26′ anstelle des Verbindungselements 26, das selektiv zwischen dem Source des Transistors 24 und der Bit­ leitung BL2 gebildet werden kann. Auch bei dieser Ausführungsform wird die Bitleitung BL2 durch die in Fig. 3 gezeigte Bitlei­ tungsvorladeschaltung 9 im Datenpresetmodus vorgeladen. Daher arbeitet die Speicherzelle 20b entsprechend der obigen Tabelle 1 wie die in Fig. 5 gezeigte Speicherzelle 20a.

Fig. 10 ist ein Schaltbild einer Speicherzelle gemäß einer wei­ teren Ausführungsform. Wie in Fig. 10 gezeigt, umfaßt eine Spei­ cherzelle 30b verglichen mit der in Fig. 7 gezeigten Speicher­ zelle 30a ein Verbindungselement 35′ anstelle des Verbindungsele­ ments 35, das selektiv zwischen dem Source des Transistors 33 und der Bitleitung BL gebildet werden kann. Auch bei dieser Ausfüh­ rungsform wird die Bitleitung BL im Datenvoreinstellmodus durch eine in Fig. 16 gezeigte Bitleitungsvorladeschaltung 9 vorbe­ legt. Daher arbeitet die Speicherzelle 30b ebenfalls entsprechend der obigen Tabelle 1 wie die Speicherzelle 30a aus Fig. 7.

Obwohl wie oben beschrieben Ausführungsformen mit voreingestell­ ten Daten von einem Bit programmiert wurden, werden nachfolgend Ausführungsformen, bei denen voreingestellte Daten mit 2 Bit pro­ grammiert werden können, beschrieben.

Fig. 11 ist ein Schaltbild einer Speicherzelle gemäß einer wei­ teren Ausführungsform. Wie in Fig. 11 gezeigt, umfaßt eine Spei­ cherzelle 10c ein Gruppe mit einem NMOS-Transistor 15a und Ver­ bindungselementen 16a, 17a, 18a sowie eine Gruppe mit einem NMOS- Transistor 15b und Verbindungselementen 16b, 17b und 18b, um Vor­ einstelldaten mit 2 Bit zu benutzen. Datenvorladesignale DP1 und DP2, die jeweils unabhängig gesteuert werden, werden über zwei Vorladesignalleitungen angelegt.

Die folgende Tabelle 2 zeigt den Zusammenhang zwischen dem Vor­ sehen der Verbindungselemente und den zu programmierenden Daten.

Tabelle 2

Obwohl die Programmierung der Voreinstelldaten bei der Speicher­ zelle 10c im wesentlichen gleich der obigen Tabelle 1 ist, sind Programmierbeispiele für verschiedene Fälle 1 bis 5 in der Tabel­ le 2 gezeigt. Im Fall 1 ist weder das Verbindungselement 16a, noch das Verbindungselement 16b gebildet. Daher arbeitet im Fall 1 die in Fig. 11 gezeigte Speicherzelle 10c gleich der in Fig. 17 gezeigten Speicherzelle 10, unabhängig vom Pegel der Datenvor­ einstellsignale (Presetsignale) DP1 und DP2.

Im Fall 2 wird ein Datum "0" als erstes Voreinstelldatum program­ miert, während das zweite Voreinstelldatum nicht programmiert wird. Ferner wird im Fall 3 ein Datum "1" als erstes Voreinstell­ datum programmiert, während das zweite Voreinstelldatum nicht programmiert ist.

Im Fall 4 ist ein Datum "1" als erstes Voreinstelldatum program­ miert, während ein Datum "0" als zweites Voreinstelldatum pro­ grammiert ist. Im Fall 5 ist ein Datum "0" als erstes Vorein­ stelldatum programmiert, während ein Datum "1" als zweites Vor­ einstelldatum programmiert ist. Wie in den Fällen 4 und 5 ge­ zeigt, können zwei vorbestimmte Daten in der in Fig. 11 gezeig­ ten Speicherzelle 10c programmiert werden. Wenn das Datenpreset­ signal DP1 mit hohem Pegel angelegt wird, wird der Kondensator 14 geladen oder entladen entsprechend dem ersten programmierten Vor­ einstelldatum. Wenn andererseits das Datenpresetsignal DP2 mit hohem Pegel angelegt wird, wird der Kondensator 14 entsprechend dem zweiten programmierten Presetdatum geladen oder entladen.

Fig. 12 ist ein Schaltbild einer Speicherzelle mit einer weite­ ren Ausführungsform. Wie in Fig. 12 gezeigt, umfaßt eine Spei­ cherzelle 20c ebenfalls eine Gruppe mit einem NMOS-Transistor 24a und Verbindungselementen 25a, 26a und 27a sowie eine Gruppe mit einem NMOS-Transistor 24b und Verbindungselementen 25b, 26b und 27b, zum Einsetzen zweier voreingestellter Daten. Auch bei dieser Ausführungsform können zwei Voreinstelldaten wie in der obigen Tabelle 2 gezeigt programmiert werden.

Fig. 13 ist ein Schaltbild einer Speicherzelle mit einer weite­ ren Ausführungsform. Wie in Fig. 13 gezeigt, umfaßt eine Spei­ cherzelle 30c auch eine Gruppe mit einem NMOS-Transistor 33a und Verbindungselementen 34a, 35a und 36a sowie eine Gruppe mit einem NMOS-Transistor 33b sowie Verbindungselementen 34b, 35b und 36b, zum Einsetzen zweier Voreinstelldaten. Auch bei dieser Ausfüh­ rungsform können zwei Presetdaten (Voreinstelldaten) wie in der obigen Tabelle 2 gezeigt programmiert werden.

Fig. 14 ist ein Schaltbild einer Speicherzelle gemäß einer wei­ teren Ausführungsform. Obwohl eine Speicherzelle 10d in Fig. 14 einen Schaltungsaufbau gleich dem der in Fig. 4 gezeigten Spei­ cherzelle 10a aufweist, ist eine Schwellspannung Vth von zwei Transistoren 11′ und 15′ so bestimmt, daß sie einen niedrigeren Wert als die der in Fig. 4 gezeigten Transistoren 11 und 15 auf­ weist. Wenn das Potential der Schreibbitleitung WB auf Vcc steht, wird der Kondensator 14 durch die verminderte Spannung Vcc-Vth aufgeladen. Wenn andererseits auch im Datenpresetmodus das Poten­ tial der Presetsignalleitung 65 Vcc beträgt, wird der Kondensator 14 durch die verringerte Spannung Vcc-Vth aufgeladen. Daher wird es durch geringeres Vorsehen der Schnellspannung Vth der Transistoren 11′ und 15′ (auf einen niedrigeren Wert) möglich, den Kondensator 14 besser (ausreichender) zu laden. Durch besse­ res Laden des Kondensators 14 werden der Datenlesebereich und die Datenhaltecharakteristik verbessert.

Fig. 15 ist ein Blockschaltbild mit einem Beispiel von Daten­ speicherbereichen im Speicherzellenfeld 1, das durch selektive Programmierung von Presetdaten (voreingestellten Daten) konfigu­ riert ist. Wie in Fig. 15 gezeigt, ist das Speicherzellenfeld 1 in drei Datenspeicherbereiche 1a, 1b und 1c durch selektives Pro­ grammieren von voreingestellten Daten eingeteilt. Mit anderen Worten, in den Bereich 1a werden das erste und das zweite Preset­ datum programmiert. In dem Bereich 1b wird nur das erste Vorein­ stelldatum (Presetdatum) programmiert. Im Bereich 1c wird keines der Voreinstelldaten programmiert.

Wenn Datenpresetsignale DP1 und DP2 beide auf niedrigem Pegel angelegt werden, arbeiten drei Datenspeicherbereiche 1a, 1b und 1c als "RAM", unabhängig davon, ob Voreinstelldaten einprogram­ miert sind. Wenn andererseits das Datenpresetsignal DP1 mit hohem Pegel und das Datenpresetsignal DP2 mit niedrigem Pegel angelegt werden, dienen die Bereiche 1a und 1b als "ROM", und der Bereich 1c dient als "RAM". Wenn ferner das Datenpresetsignal DP1 mit niedrigem Pegel und das Datenpresetsignal DP2 mit hohem Pegel angelegt wird, dient der Bereich 1a als "ROM", und die Bereiche 1b und 1c dienen als "RAM".

Wie aus Fig. 15 zu sehen, können durch selektives Anlegen der Datenpresetsignale DP1 und DP2 Bereiche 1a, 1b und 1c im Spei­ cherzellenfeld entweder als "ROM" oder "RAM" benutzt werden. Mit anderen Worten, Bereiche 1a, 1b und 1c im Speicherzellenfeld 1 können durch Programmierung als "ROM" oder "RAM" benutzt werden.

Wie aus der obigen Beschreibung hervorging, wurde bei den obigen Ausführungsformen das Programmieren der Presetdaten (voreinge­ stellten Daten) durch selektives Bilden von Verbindungselementen (Konnektoren) in jedem Speicherzellenfeld durchgeführt. Verbin­ dungselemente in diesen Ausführungsformen werden durch eine Kon­ taktöffnung bzw. ein Durchgangsloch, wie in Fig. 16 gezeigt, gebildet.

Wie in Fig. 16 (a) gezeigt, verbindet ein Kontaktloch (Kontakt­ öffnung) 56 als Verbindungselement eine Diffusionsschicht, die in einem Halbleitersubstrat 50 gebildet ist, mit einer Polysilizium­ verbindung 55. Andererseits, wie in Fig. 16 (b) gezeigt, verbin­ det ein Durchgangsloch (durchgehendes Loch) 59 als Verbindungs­ element eine erste Metallverbindungsschicht 57 mit einer zweiten Metallverbindungsschicht 58. Das Kontaktloch 56 und das Durch­ gangsloch 59 als Verbindungselemente werden während der Herstel­ lungsschritte eine Halbleitervorrichtung gebildet. Es wird mög­ lich, selektiv in den obigen Ausführungsbeispielen beschriebene Verbindungselemente zu schaffen, abhängig davon, ob Verbindungs­ löcher 56 bzw. Durchgangslöcher 59 vorgesehen sind. Auch können Verbindungselemente durch ein anderes Verfahren als die Kontakt­ öffnung oder das Durchgangsloch realisiert werden.

Wie oben beschrieben kann ein DRAM mit einer Funktion als "ROM" wie auch als "RAM" durch Programmierung unter Benutzung von Ver­ bindungselementen und selektives Vorsehen eines Datenpresetsi­ gnals geschaffen werden. Durch Anwenden eines derartigen DRAM als DRAM 40 bei der LSI-Vorrichtung für digitale Signalverarbeitung 51 aus Fig. 1 wird es möglich, die für beispielsweise das Dar­ stellen eines Farbbalkens und/oder einer Schraffierung benötigten vorbestimmten Daten an die Digitalsignalverarbeitungschaltung 44 recht einfach anzulegen. Bei Beispielen wo ein Datenkonversions­ prozeß in einer digitalen Signalverarbeitungsschaltung 44 durch­ geführt wird, werden im DRAM 40 umgekehrt konvertierte Daten als Presetdaten (Voreinstelldaten) programmiert.

Obwohl in jeder Zeile in den Speicherzellenfeldern 1 und 1′ aus den Fig. 3 und 5 eine Presetsignalleitung vorgesehen ist, kann, in Abhängigkeit vom jeweiligen Fall, eine Presetsignallei­ tung auch in jeder Spalte vorgesehen sein.

Claims (10)

1. Halbleiterspeicher mit,
einem Speicherzellenfeld (1) mit einer Mehrzahl von in Zeilen und Spalten angeordneten Speicherzellen;
einer Mehrzahl von Wortleitungen (61, 62), die jeweils in einer ent­ sprechenden Zeile im Speicherzellenfeld vorgesehen sind und mit Speicherzellen in der entsprechenden Zeile verbunden sind;
einer Mehrzahl von Bitleitung (63,64), die jeweils in einer ent­ sprechenden Spalte im Speicherzellenfeld vorgesehen sind und mit Speicherzellen in der entsprechenden Spalten verbunden sind,
wobei jede Speicherzelle
einen Kondensator (14) aufweist zum Speichern eines Datensignals,
eine erste Schaltvorrichtung (11) aufweist, die zwischen einer entsprechenden der Bitleitungen (63, 64) und dem Kondensator (14) verbunden ist und als Reaktion auf ein Signal auf einer entsprechenden der Wort­ leitungen (61, 62) betrieben wird, und
eine Anlegevorrichtung (15, 17, 18) für vorbestimmte Daten auf­ weist, die auf ein extern angelegtes Voreinstell-Anforderungs­ signal (DP) reagiert, zum Anlegen eines vorbestimmten Datensignals an den Kondensator,
dadurch gekennzeichnet, daß die Anlegervorrichtung (15, 17, 18) für vorbestimmte Daten eine zweite Schaltvorrichtung (15) mit einer Elektrode, die mit einer Elek­ trode des Kondensators (14) verbunden ist, und
erstes Verbindungselement (18), mittels dessen eine andere Elektrode der zweiten Schaltvorrichtung (15) mit einem Spannungsversor­ gungspotential verbindbar ist, oder
ein zweites Verbindungselement (17), mittels dessen die Steuerelektrode der zweiten Schaltvorrichtung (15) mit der anderen Elektrode der zweiten Schaltvorrichtung verbindbar ist, aufweist, wobei das erste oder das zweite Verbindungselement entsprechend den vorbestimmten Daten selektiv während eines Herstellungs­ schritts zum Definieren der vorbestimmten Daten ausgebildet wer­ den und die Schaltvorrichtung (15) das Voreinstell-Anforderungssignal (DP) über die Steuerelektrode empfängt.

2. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Schaltvorrichtung (15) ein zweiter Feldeffekttransistor ist, dessen Drain-Elektrode die eine Elektrode, dessen Source-Elektrode die andere Elektrode und dessen Gate-Elektrode die Steuerelektrode ist.

3. Halbleiterspeicher nach Anspruch 1 oder 2, gekenn­ zeichnet durch
eine Mehrzahl von Voreinstellsignalleitungen (65), die jeweils in einer entsprechenden der Zeilen des Speicherzellenfeldes vorgese­ hen sind und mit Speicherzellen der entsprechenden der Zeilen verbunden sind, und
eine Voreinstell-Anforderungssignalanlegevorrichtung (8), die auf das extern angelegte Voreinstell-Anforderungssignal reagiert, zum Anlegen eines internen Voreinstell-Anforderungssignals (DP) an die Mehrzahl von Voreinstellsignalleitungen (65),
wodurch die Anlegevorrichtung (15, 17, 18) für vorbestimmte Daten das vorbe­ stimmte Datensignal an den Kondensator (14) als Reaktion auf das in­ terne Voreinstell-Anforderungssignal (DP)anlegt, das über eine ent­ sprechende der Voreinstellsignalleitungen (65) angelegt worden ist.

4. Halbleiterspeicher nach Anspruch 3, dadurch gekennzeichnet, daß die Voreinstell-Anforderungssignalnalegevorrichtung (8) eine Vorein­ stell-Signalleitungstreibervorrichtung aufweist, die auf das extern angelegte Voreinstell-Anforderungssignal reagiert, zum gleichzeitigen Treiben mehrerer Voreinstell-Signallei­ tungen.

5. Halbleiterspeicher nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß ein drittes Verbindungselement (16) zum Verbinden der zweiten Schaltvorrichtung (15) mit dem Kondensator (14) vorgesehen ist, wobei das dritte Verbindungs­ element entsprechend selektiv während eines Herstellungs­ schrittes eingerichtet wird.

6. Halbleiterspeicher nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß eine weitere Anlegevorrichtung für vorbestimmte Daten vorgesehen ist, so daß pro Speicherzelle Datenbits der vorbestimmten Daten in einer der Anzahl der Anlegevorrichtungen entsprechenden Anzahl vorbestimmbar sind.

7. Halbleiterspeicher nach Anspruch 6, dadurch gekennzeichnet, daß für jede Anlegevorrichtung ein drittes Verbindungselement (16) vorgesehen ist.

8. Halbleiterspeicher nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß mit einer Speicherzelle (10a) eine erste und eine zweite Wortleitung (61, 62) und eine erste und eine zweite Bitleitung (63, 64) verbunden sind,
wobei die Speicherzelle den Kondensator (14), die erste Schaltvorrichtung (11), die zwischen die erste Bitleitung (63) und den Kondensator (14) verbunden ist und als Reaktion auf ein Signal auf der ersten Wortleitung (61) betrieben wird,
eine dritte Schaltvorrichtung (13), die zwischen der zweiten Bitleitung (64) und den Kondensator (14) verbunden ist und als Reaktion auf ein Signal auf der zweiten Wortleitung (62) betrieben wird, und
die Anlegevorrichtung (15, 17, 18) für vorbestimmte Daten aufweist.

9. Halbleiterspeicher nach Anspruch 8, dadurch gekennzeichnet, daß die erste und die dritte Schaltvorrichtung ein erster bzw. ein dritter Feldeffekttransistor sind,
die erste Elektrode des Kondensators (14) geerdet ist,
der erste Feldeffekttransistor zwischen der ersten Bitleitung (63) und der zweiten Elektrode des Kondensators (14) verbunden ist, und
der dritte Feldeffekttransistor zwischen der zweiten Bitleitung (64) und der zweiten Elektrode des Kondensators (14) verbunden ist.

10. Halbleiterspeicher nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß
die erste Wortleitung (61) eine Schreibwortleitung (WW) aufweist, die bei einem Datenschreibbetrieb aktiviert ist,
die zweite Wortleitung (62) eine Lesewortleitung (RW) aufweist, die bei einem Datenlesebetrieb aktiviert ist,
die erste Bitleitung (63) eine Schreibbitleitung (WB) aufweist, die ein in der Speicherzelle zu speicherndes Signal überträgt, und
die zweite Bitleitung (64) eine Lesebitleitung (RB) aufweist, die ein von der Speicherzelle ausgegebenes Datensignal überträgt.