JPH06243677A

JPH06243677A - 半導体記憶装置とメモリ装置及びその品種設定方法

Info

Publication number: JPH06243677A
Application number: JP5055112A
Authority: JP
Inventors: Kazuhiko Kajitani; 一彦梶谷; Shinji Horiguchi; 真志堀口; Yoshinobu Nakagome; 儀延中込; Ryoichi Hori; 陵一堀; Seiji Kubo; 征治久保; Tetsuo Matsumoto; 哲郎松本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-02-19
Filing date: 1993-02-19
Publication date: 1994-09-02
Also published as: US5539692A; KR940020563A; CN1041581C; CN1093201A

Abstract

(57)【要約】【目的】使用形態に適合したメモリ機能を持つ半導体
記憶装置又はメモリ装置を効率よく提供できるようにす
る。効率のよい半導体記憶装置の品種展開方法を提供す
る。【構成】リード又はライト機能を含む複数からなるメ
モリ機能及び不揮発性記憶素子の記憶情報により上記複
数からなるメモリ機能のうちのいずれかを選択する機能
選択回路を備えてなる半導体チップをパッケージに封止
し、この状態又は実装基板に搭載した状態で不揮発性記
憶素子に対する書き込みによって最終的なメモリ機能の
設定を行う。また、上記のような手順により品種設定を
行うようにする。【効果】ウェハプロセスから組み立て工程までを共通
化できので量産性を高めること及びその管理が容易とな
り、しかもユーザの仕様に適合したメモリ機能を持つ半
導体記憶装置を短い時間で提供することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置とメ
モリ装置及びその品種設定方法に関し、例えば大記憶容
量化を図ったＲＡＭ（ランダム・アクセス・メモリ）に
利用して有効な技術に関するものである。

【０００２】

【従来の技術】パッケージへの組み立て後に、テストモ
ードを設定できるＰＲＯＭを持つダイナミック型ＲＡＭ
として、特開昭６３−１５０７７号公報がある。

【０００３】ダイナミック型ＲＡＭやスタティック型Ｒ
ＡＭは、汎用メモリとして大量生産を前提とした半導体
集積回路装置として製造されている。その中で、ダイナ
ミック型ＲＡＭにあっては、量産性をいっそう高めるた
めに、１つのベースチップから複数の品種に展開して製
造することも行われている。従来の品種展開は、図４に
示すように、（１）のウェハプロセス工程での配線マク
スオプションや、（２）の組み立て工程におけるボンデ
ィングオプションによるものである。なお、この後に、
（３）のバーンイン、共通試験及び機能試験が実施され
て、良品とされたものについて（４）のマーキングが施
される。そして、（５）の倉庫において出荷を待つもの
である。

【０００４】

【発明が解決しようとする課題】ダイナミック型ＲＡＭ
等の半導体記憶装置にあっては、半導体技術の進展によ
り記憶容量の増大が図られている。記憶容量の増大や、
その用途の拡大に伴ってメモリ機能が多岐にわたる傾向
にある。

【０００５】マイクロコンピュータ等に搭載される約１
６Ｍビットのダイナミック型ＲＡＭを例にしても、約１
Ｍビットを使用していたユーザの置き換えと、約４Ｍビ
ットを使用していたユーザの置き換えとでは、周辺回路
をそのまま使用する関係上リフレッシュ周期やアドレス
構成及び電源電圧に対する要求が異なる。

【０００６】新規に１６Ｍビットのダイナミック型ＲＡ
Ｍを使用するユーザにあっても、それが搭載されるシス
テムにより、大記憶容量を必要とするものでは×１ビッ
ト単位でのアクセスを希望し、少ない記憶容量で済むも
のでは×８ビット又は×１６ビットのように複数ビット
の単位でのアクセスを希望する等のように要求が異な
る。また、使用するプロセッサの動作速度により、高速
のアクセスタイムを必要とするものと、そうでないもの
とがある。

【０００７】本願発明者等においては、上記のように汎
用メモリと呼ばれるようなダイナミック型ＲＡＭやスタ
ティック型ＲＡＭにおいても、その用途の拡大やそれが
使用される製品が益々多岐にわたる傾向にあることに着
目し、それぞれの製品における使用形態に適合したメモ
リ機能を持つ半導体記憶装置を効率よく提供することを
考えた。

【０００８】この発明の目的は、使用形態に適合したメ
モリ機能を持つ半導体記憶装置又はメモリ装置を効率よ
く提供できるようにすることにある。この発明の他の目
的は、効率のよい半導体記憶装置の品種展開方法を提供
することにある。この発明の前記ならびにそのほかの目
的と新規な特徴は、本明細書の記述および添付図面から
明らかになるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、リード又はライト機能を含
む複数からなるメモリ機能及び不揮発性記憶素子の記憶
情報により上記複数からなるメモリ機能のうちのいずれ
かを選択する機能選択回路を備えてなる半導体チップを
パッケージに封止し、この状態又は実装基板に搭載した
状態で不揮発性記憶素子に対する書き込みによって最終
的なメモリ機能の設定を行う。また、上記のような手順
により品種設定を行うようにする。

【００１０】

【作用】上記した手段によれば、ウェハプロセスから組
み立て工程までを共通化できるので量産性を高めること
及びその管理が容易となり、しかもユーザの仕様に適合
したメモリ機能を持つ半導体記憶装置を短い時間で提供
することができる。

【００１１】

【実施例】図１には、この発明に係る半導体記憶装置と
その品種設定方法を説明するための一実施例の工程図が
示されている。この実施例では、１つの半導体記憶装置
に設けられるメモリ機能が設定されるのが、従来のよう
にメーカ工場のみによって行われるのと大きく異なり、
必要に応じてメーカ営業所又はユーザ工場においても行
われることを特徴としている。

【００１２】（１）のように、ウェハプロセスにおいて
半導体基板上にリード又はライト機能を含む複数からな
るメモリ機能及び不揮発性記憶素子の記憶情報により上
記複数からなるメモリ機能のうちのいずれかを選択する
機能選択回路を備えてなる半導体チップに形成される。
このウェハプロセスにおいては、特に制限されないが、
その最終工程であるウェハプロービングにおいて、電気
的な試験が行われる。この電気的な回路機能の試験に
は、直流試験、機能試験が含まれ、擬似切断パッド等を
利用した不揮発性記憶素子に対する等価書き込み機能に
よって作り込まれている複数のメモリ機能の試験も合わ
せて行われる。

【００１３】（２）のように、組み立て工程では半導体
ウェハに作り込まれた半導体チップのうち、上記プロー
ビング工程により良品とされたものが選別されて、ワイ
ヤーボンディング工程等を含むパッケージへの組み立て
が行われる。

【００１４】（３）のように、初期不良を洗い出すため
のバーンイン（又はエージング）が行われ、それととも
にＩＣハンドラ等を用いた共通試験が行われる。この共
通試験は、上記不揮発性記憶素子に対する未書き込みの
状態でアクセスが可能なメモリ機能のみが試験される。

【００１５】（４）において、メーカ工場の倉庫に入庫
される。このとき、半導体記憶装置は、複数の品種に展
開が可能な１つの品種の半導体記憶装置として管理され
る。すなわち、上記（１）から（４）の各工程は、メー
カ工場において実施され、そこでは上記のようなウェハ
プロセス組み立て及びその後の試験においては常に上記
１つの品種の半導体記憶装置として管理される。それ
故、パッケージに対する最終製品としてのマーキングは
行われてない。取扱いや管理を容易にするために、簡単
に消去可能なマーキングを施すようにするものであって
もよい。また、各モードで共通な部分のみマーキングさ
れるものであってもよい。

【００１６】（５）のように、メーカ営業所において、
ユーザからの仕様によりモード設定が行われる。すなわ
ち、メーカ営業所ではユーザの発注に対応してメーカ工
場から適合可能な半導体記憶装置を取り寄せて、その仕
様に対応したメモリ機能を実現するためにヒューズ手段
等からなる不揮発性記憶素子に対する書き込みを行うこ
とにより、上記複数からなるメモリ機能のうちのいずれ
かが機能選択回路によって選択されて、特定のメモリ機
能を持つ１つの品種の半導体記憶装置が設定される。

【００１７】（６）のように、上記設定された機能が確
実に行われるか否かの機能試験が実施され、その機能が
確認されたものが（７）によりマーキングされ、外観上
も１つの特定された品種の半導体記憶装置にされる。

【００１８】上記（５）ないし（７）の工程は、営業所
において実施されるものであるから、ユーザからの発注
を受けてから出荷されてユーザの手元に届くまでの時間
を極めて短くすることができる。受注数量が少なけれ
ば、発注日の翌日にも出荷することも可能である。この
ことは、図４に示した従来の品種展開方法のように配線
マスクオプションやボンディングオプションによるもの
のように、ユーザの発注を受けてから出荷まで早くても
数ケ月を要するに比べて大幅な時間短縮となるものであ
る。

【００１９】もしも、ユーザが希望すれば、モード設定
をユーザ工場において実施するものであってもよい。す
なわち、（８）のように、メーカ工場において完成され
た複数の品種に展開が可能な１つの品種としての半導体
記憶装置を取り寄せて、上記同様に不揮発性記憶素子へ
の書き込みを行って必要なモード設定を行う。この後
に、上記営業所で行われるのと同様に（９）機能試験及
び（１０）マーキングを実施して、（１１）において該
当製品に実装させるものである。

【００２０】この構成では、ユーザ側にあって極秘の製
品開発を行うとき使用するメモリの構成を事前に知られ
なくできる等便利なものとなる。あるいは、製品機能と
生産数量の変更に柔軟に対応させることができる。例え
ば、ある機能を持つ製品の生産数量を減らして、別の機
能を持つ製品の数量を増加させるときに、モード設定の
変更により対処させることが可能になる。

【００２１】図２には、この発明に係る半導体記憶装置
とその品種設定方法を説明するための他の一実施例の工
程図が示されている。この実施例では、モード設定を含
めて出荷までをメーカ工場において行うようにするもの
である。（１）のウェハプロセスから（３）のバーンイ
ン及び共通試験までは前記図１の実施例と同様である。
その後に、ユーザの発注を受けて、（４）〜（６）のよ
うに、その仕様に対応したモード設定からマーキングま
でを行って必要なら（７）の倉庫にいったん入庫し、ユ
ーザに出荷する。

【００２２】ユーザの発注から出荷までの時間遅れを短
くするためには、（１）のウェハプロセスから（３）の
バーンイン及び共通試験までを見込みにより作り込んで
おいて、いったん倉庫に保管しておき、ユーザ発注をま
って上記のように（４）モード設定以降の工程を実施す
るようにすればよい。なお、これら３工程のうち、２工
程ないし３工程を一貫して行うような装置を用いれば、
さらに工完短縮が可能である。

【００２３】図３には、この発明に係る半導体記憶装置
とその品種設定方法の他の一実施例を説明するため要部
工程図が示されている。すなわち、（Ａ）では、ユーザ
の仕様によりマーキングを施した後にモード設定を行
い、機能試験を行うようにするものである。このマーキ
ングは、図１の実施例のようにメーカ工場において行う
ようにし、モード設定以降を営業所により行うようにし
てもよい。（Ｂ）では、モード設定を行った後にマーキ
ングを行い、その後に機能試験を行うものである。この
ように、マーキングは、モード設定又は機能試験の前後
に実施されればよい。

【００２４】図５には、この発明が適用されたダイナミ
ック型ＲＡＭにおけるピン配置の一実施例のパッケージ
外観図が示されている。この実施例では、３４ピンのパ
ッケージを用いて、約６４Ｍビットの記憶容量を持つダ
イナミック型ＲＡＭを、（Ａ）のように８ビットの単位
（×８）でのアクセスを行うもの、（Ｂ）のように４ビ
ットの単位（×４）でアクセスを行うもの及び（Ｃ）の
ように１ビットの単位（×１）でのアクセスを行うもの
の３種類に展開する例が示されている。同図において、
ＮＣは内部回路と接続されない空端子である。

【００２５】（Ａ）〜（Ｃ）において、８番端子の／Ｗ
は、ライトイネーブル信号端子ＷＥＢを表し、９番端子
の／ＲＥはロウアドレスストローブ信号端子ＲＡＳＢを
表し、２７番端子の／Ｇは出力イネーブル信号端子ＯＥ
Ｂを表し、２８番端子の／ＣＥはカラムアドレスストロ
ーブ信号端子ＣＡＳＢを表している。そして、（Ｃ）の
２番端子のＤは、データ入力端子を表し、３３番端子の
Ｑはデータ出力端子を表している。また、（Ａ）と
（Ｂ）のデータ端子ＤＱ０〜ＤＱ７は、データ入出力端
子を表している。なお、上記各信号の最後にＢを付した
のは、ロウレベルをアクティブレベルとするバー信号の
意味である。

【００２６】図６には、上記のような品種展開を可能に
したダイナミック型ＲＡＭの一実施例のブロック図が示
されている。同図の各回路ブロックは、公知の半導体集
積回路の製造技術により、単結晶シリコンのような１個
の半導体基板上において形成される。

【００２７】メモリアレイは、約８Ｍビットの記憶容量
を持つものが、＃０から＃７までの８個設けられる。１
つのメモリアレイは、ワード線が８１９２本の約８Ｋ
で、ビット線（データ線又はディジット線ともいう場合
がある。）が１０２４本の約１Ｋから構成される。ワー
ド線を選択するＸデコーダには、Ｘアドレスバッファを
通して伝えられるＡＸ０〜ＡＸ１２からなる１３ビット
のアドレス信号が供給される。Ｘデコーダは、上記１３
ビットのアドレス信号を解読して、１／８１９２の選択
動作を行う。ワードドライバは、上記Ｘデコーダにより
解読された選択信号を受けてそれに対応した１本のワー
ド線を選択状態にする。

【００２８】ビット線を選択するＹデコーダは、Ｙアド
レスバッファを通して伝えるられるＡＹ０〜ＡＹ１２か
らなる１３ビットのアドレス信号のうち、下位１０ビッ
トのアドレス信号ＡＹ０〜ＡＹ９を受けて、それを解読
して１／１０２４の選択動作を行う。

【００２９】上記のようなアドレス信号ＡＸ０〜ＡＸ１
２及びＡＹ０〜ＡＹ９が８個のメモリアレイ＃０〜＃７
に対して共通に供給され、それぞれにおいて１のメモリ
セルの選択動作が行われる。各メモリアレイ＃０〜＃７
において選択されたメモリセルが接続される共通Ｉ／Ｏ
０〜Ｉ／Ｏ７は、メインアンプに接続の入力に接続され
る。これらのメインアンプの出力信号は、メインアンプ
選択回路を通して出力バッファの入力端子に伝えられ
る。８個からなる出力バッファの出力端子は、ピン番号
２、３、４、５、３０、３１、３２及び３３に接続され
る。

【００３０】一方、ピン番号２、３、４、５、３０、３
１、３２及び３３は、入力バッファの入力端子にも接続
され、その出力信号はメインアンプ選択回路に設けられ
る入力選択回路を通して上記共通Ｉ／Ｏ０〜Ｉ／Ｏ７に
接続される。

【００３１】タイミング回路は、ロウアドレスストロー
ブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳ
Ｂ及びライトイネーブル信号ＷＥＢを受けて、内部回路
の動作に必要なタイミング信号ＸＬ、ＹＬ及びＬＦ等を
形成する。タイミング信号ＸＬは、ロウアドレスストロ
ーブ信号ＲＡＳＢのロウレベルに同期して発生されるタ
イミング信号であり、Ｘアドレスバッファを活性化し、
アドレス端子Ａ０〜Ａ１２から入力されるアドレス信号
をＸアドレス信号として取り込むためのものである。タ
イミング信号ＹＬは、カラムアドレスストローブ信号Ｃ
ＡＳＢのロウレベルに同期して発生されるタイミング信
号であり、Ｙアドレスバッファを活性化し、アドレス端
子Ａ０〜Ａ１２から入力されるアドレス信号をＹアドレ
ス信号として取り込むためのものである。

【００３２】ＬＦは、ＷＣＢＲのタイミングで発生され
るタイミング信号である。すなわち、図７のタイミング
図に示すように、信号ＲＡＳＢがロウレベルにされたと
きに信号ＣＡＳＢとＷＥＢが共にロウレベルであるとき
に発生するタイミング信号である。このタイミング信号
ＬＦは、モード判定回路に供給される。モード判定回路
には、モードを指定する下位２ビットのＹアドレス信号
ＡＹ０とＡＹ１が供給される。モード判定回路におい
て、モード設定モードであると判定されるとモード設定
信号ＭＳが発生される。

【００３３】モード設定信号ＭＳにより、モード設定回
路が活性化され、モード指定のためのアドレス信号ＡＹ
２と〜ＡＹ４が取り込まれる。このアドレス信号ＡＹ２
〜ＡＹ４により、ＳＸ１、ＳＸ４、ＦＰ及びＳＣの４種
類のモード設定信号が形成される。ＳＸ１は、１ビット
単位でのアクセスを指定し、ＳＸ４は４ビット単位での
アクセスを指定する。ＦＰは、後述するような高速ペー
ジモードを指定し、ＳＣはスタティックカラムモードを
指定する。これにより、後述するように８通りのモード
設定が可能になる。

【００３４】上記モード設定回路により形成されたのう
ちＳＸ１とＳＸ４は、ビット構成変更回路に供給され、
他方において入出力バッファに供給される。ビット構成
変更回路は、上位３ビットのＹアドレス信号ＡＹ１０〜
ＡＹ１２を受け、上記モード設定信号ＳＸ１とＳＸ４に
対応して、メインアンプ選択回路に供給されるＡＹ１０
Ｔ，Ｂ〜ＡＹ１２Ｔ，Ｂを形成する。ここで、ＡＹ１０
Ｔは、アドレス信号ＡＹ１０に対応したトルー信号であ
り、ＡＹ１０Ｂは、アドレス信号ＡＹ１０の反転信号
（バー信号）である。

【００３５】信号ＳＸ１が指定されたときには、上記ア
ドレス信号ＡＹ１０〜ＡＹ１２の３ビットとも有効にさ
れて、８個のメモリアレイ＃０〜＃７のうちのいずれか
１に対応させてメインアンプ選択回路の選択動作を行わ
せる。信号ＳＸ４が指定されたときには、上記アドレス
信号ＡＹ１０〜ＡＹ１２のうちビットＡＹ１０が有効に
されて、８個のメモリアレイ＃０〜＃７のうちの偶数番
＃０〜＃６の４つ又は奇数番＃１〜＃７の４つのいずれ
かに対応させてメインアンプ選択回路の選択動作を行わ
せる。そして、信号ＳＸ１とＳＸ４が指定されなときに
は、上記アドレス信号ＡＹ１０〜ＡＹ１２が全て無効に
されて、８個のメモリアレイ＃０〜＃７を全て選択状態
にさせるものである。

【００３６】図８には、上記モードとアドレス信号との
関係の一実施例の組み合わせ図が示されている。モード
は、×１、×４及び×８ビットのそれぞれに対してＦＰ
（高速ページモード）とＳＣ（スタティックタラムモー
ド）の２通りが設定できるようにされる。

【００３７】特に制限されないが、上記ＷＣＢＲのタイ
ミングでは、テストモードも行うようにするため、それ
と区別するためにアドレス信号ＡＹ０とＡＹ１を用いて
モード設定モードが選択される。すなわち、アドレス信
号ＡＹ０とＡＹ１が共にハイレベル（１）のときに、モ
ート設定モードにされる。このモード設定モードのとき
には信号ＭＳが形成される。そして、この信号ＭＳとア
ドレス信号ＡＹ２〜ＡＹ４の３ビットとを組み合わせ
て、モード設定回路より上記６通りのモード設定が可能
にされる。アドレス信号ＡＹ２は、０なら高速ページモ
ードを、１ならスタティックカラムモードを指定する。
アドレス信号ＡＹ３とＡＹ４により、×１、×４及び×
８の指定が行われる。

【００３８】なお、アドレス信号ＡＹ３とＡＹ４を用い
て４通りの指定も可能であるから、１６ビットの単位で
のメモリアクセスを行うようなモードを作るものであっ
てもよい。この場合には、メモリアレイ＃０〜＃１５の
１６個に分割すればよい。このとき、Ｘ方向に２分割し
て、１つのメモリアレイを４０９６×１０２４の約４ビ
ット構成にしてもよい。このようなビット構成に応じ
て、ビット構成変更回路には、Ｘ系の最上位ビットＡＸ
１２が供給される。

【００３９】図９には、上記モード判定回路の一実施例
の回路図が示されている。モード判定回路は、３入力の
ナンド（ＮＡＮＤ）ゲート回路Ｇ１と出力インバータ回
路Ｎ１から構成される。上記ゲート回路Ｇ１には、上記
ＷＣＢＲのタイミングで形成された信号ＬＦと、アドレ
ス信号ＡＹ０とＡＹ１が供給される。これらの信号が全
て１のとき、モード設定モード信号ＭＳが１にされる。
上記ナンドゲート回路Ｇ１に代えて、ノアゲート回路を
用いるものであってもよい。この場には、上記実施例と
は逆に信号ＬＦ、ＡＹ０及びＡＹ１を全てを０にしたの
とき、１のモード設定モード信号ＭＳが形成される。

【００４０】図１０には、モード設定回路の一実施例の
回路図が示されている。この実施例では、モード設定に
用いられる不揮発性記憶素子としてヒューズ手段Ｆ１，
Ｆ２が設けられる。これらのヒューズ手段Ｆ１，Ｆ２
は、ポリシリコン層により構成され、その表面保護膜に
窓が設けられることによってヒューズを露出した状態に
させ、その溶断を確実にしている。

【００４１】信号ＳＸ１を形成するためのモード設定回
路は、前記図８の条件に合致するように、信号ＭＳとア
ドレス信号ＡＹ３とＡＹ４を受けるインバータ回路Ｎ２
とＮ３の出力信号がナンドゲート回路Ｇ２に供給され
る。このナンドゲート回路Ｇ２の出力信号は、インバー
タ回路Ｎ４によって反転され、ヒューズ溶断電流を流す
ＭＯＳＦＥＴＱ１のゲートに供給される。

【００４２】上記ＭＯＳＦＥＴＱ１のソースは回路の接
地電位に接続され、ドレインはヒューズ手段Ｆ１の一端
に接続される。このヒューズ手段Ｆ１の他端には、電源
電圧ＶＣＣが供給される。上記ＭＯＳＦＥＴＱ１には、
高い抵抗値にされたブルダウン抵抗Ｒが設けられる。上
記ヒューズ手段Ｆ１の一端側の信号は、出力インバータ
回路Ｎ５の入力に供給される。このインバータ回路Ｎ５
の入力と回路の接地電位との間に設けられたＭＯＳＦＥ
ＴＱ２は、そのゲートにインバータ回路Ｎ５の出力信号
ＳＸ１が供給されることによってインバータ回路Ｎ５と
ともにラッチ回路を構成する。

【００４３】上記信号ＭＳがハイレベル（１）で、アド
レス信号ＡＹ３とＡＹ４が共にロウレベル（０）のとき
には、ナンドゲート回路Ｇ２の出力信号がロウレベルに
され、インバータ回路Ｎ４の出力信号がハイレベルにさ
れる。これにより、ＭＯＳＦＥＴＱ１がオン状態にされ
てヒューズ手段Ｆ１を溶断させる比較的大きな電流を形
成する。もしも、上記アドレス信号ＡＹ３又はＡＹ４の
いずれか一方がハイレベルなら、上記ヒューズ手段Ｆ１
は溶断されない。

【００４４】上記のようなモード設定回路において、ヒ
ューズ手段Ｆ１が溶断されているときには、プルダウン
抵抗Ｒによってインバータ回路Ｎ５の入力信号がロウレ
ベルにされる。これにより、インバータ回路Ｎ４は、ハ
イレベル（１）の信号ＳＸ１を形成する。この信号ＳＸ
１のハイレベルにより、ＭＯＳＦＥＴＱ２がオン状態に
なり、低いインピーダンスによりインバータ回路Ｎ５の
入力をロウレベルに固定してラッチがかかる。

【００４５】上記のようなモード設定回路において、ヒ
ューズ手段Ｆ１が溶断されていないときには、プルダウ
ン抵抗Ｒに比べてヒューズ手段Ｆ１の抵抗値が小さくさ
れているから、インバータ回路Ｎ５の入力信号をハイレ
ベルにさせる。これにより、インバータ回路Ｎ４は、ロ
ウレベル（０）の信号ＳＸ１を形成する。この信号ＳＸ
０のロウレベルにより、ＭＯＳＦＥＴＱ２がオフ状態に
されている。

【００４６】信号ＳＸ４を形成するためのモード設定回
路は、前記図８のような条件に合致するように、信号Ｍ
Ｓ及びアドレス信号ＡＹ３と、アドレス信号ＡＹ４を受
けるインバータ回路の出力信号がナンドゲート回路に供
給される。このナンドゲート回路の出力信号は、インバ
ータ回路によって反転され、ヒューズ溶断電流を流すＭ
ＯＳＦＥＴのゲートに供給される。すなわち、上記のよ
うに信号ＳＸ４を形成するためには、アドレス信号ＡＹ
３がハイレベルで、アドレス信号ＡＹ４がロウレベルに
されるときであるので、それに対応させて上記インバー
タ回路が設けられる。他の構成とその読み出し動作は、
信号ＳＸ１の場合と同様であるので説明を省略する。

【００４７】モード設定回路には、信号ＦＰとＳＣを形
成する回路も設けられる。同図では、省略されている
が、信号ＭＳとアドレス信号ＡＹ２をナンドゲート回路
に供給し、その出力をインバータ回路により反転して前
記同様なヒューズ専断用のＭＯＳＦＥＴのゲートに供給
すればよい。そして、このＭＯＳＦＥＴに対応してヒュ
ーズ手段とプルダウン抵抗及びインバータ回路と帰還用
ＭＯＳＦＥＴからなるラッチ回路を設けて信号ＳＣを形
成すればよい。信号ＦＰは、上記信号ＳＣをインバータ
回路により反転させればよい。

【００４８】図１１は、モード設定回路の出力部の他の
一実施例の回路図が示されている。この実施例では、ヒ
ューズ手段の切断の有無によって行われるモード設定動
作の高信頼性に向けられている。すなわち、上記のよう
にヒューズ手段の切断に際して完全にヒューズが溶断さ
れない状態では、そのプルダウン抵抗との抵抗比により
信号レベルが変化して誤動作が生じる。そこで、１つの
信号ＳＸ１に対して３つのヒューズを用いたモード設定
回路を設け、その出力信号ＳＸ１Ａ〜ＳＸ１Ｃを多数決
論理回路に供給して、実際にモード設定を行う信号ＳＸ
１を形成するものである。同様な多数決論理回路によ
り、信号ＳＸ４も形成する。この構成では、３つのヒュ
ーズのうち１つのヒューズ回路で誤切断状態があって
も、残り２つのヒューズの状態により正しいモードの設
定が行われるので、信頼性を高くすることができる。

【００４９】図１２は、ビット構成変更回路の一実施例
の回路図が示されている。この実施例では、アドレス信
号ＡＹ１０〜ＡＹ１２に対して、スルー信号とインバー
タ回路により反転されたバー信号とを形成しておいて、
それらをナンドゲート回路を通して選択的に出力させる
ようにするものである。アドレス信号ＡＹ１０のスルー
信号とバー信号に対応したナンドゲート回路には、信号
ＳＸ１とＳＸ４を受けるノアゲート回路と、その出力に
設けられたインバータ回路により形成された制御信号に
より制御される。すなわち、上記アドレス信号ＡＹ１０
を伝達させる、言い換えるならば、アドレス信号ＡＹ１
０を有効にするナンドゲート回路は、信号ＳＸ１とＸＳ
４のいずれかが１のときにゲートが開くようにされる。

【００５０】アドレス信号ＡＹ１１とＡＹ１２のスルー
信号とバー信号に対応したナンドゲート回路は、信号Ｓ
Ｘ１により制御される。すなわち、上記アドレス信号Ａ
Ｙ１０とＡＹ１２を伝達させる、言い換えるならば、ア
ドレス信号ＡＹ１１とＡＹ１２を有効にするナンドゲー
ト回路は、信号ＳＸ１が１のときにゲートが開くように
される。

【００５１】信号ＳＸ１とＳＸ４が共にロウレベルの０
のときには、全てのナンドゲート回路のゲートが閉じて
全ての出力信号ＡＹ１０Ｔ，Ｂ〜ＡＹ１２Ｔ，Ｂがハイ
レベルにされる。これにより、メインアンプ選択回路は
全てのゲートを開いて８個のメモリアレイ＃０〜＃７に
対応した選択回路を選択状態にするので、×８ビットの
単位でのメモリアクセスが行われる。信号ＳＸ４がハイ
レベルにされると、アドレス信号ＡＹ１０に対応したゲ
ート回路が開いて、選択信号ＡＹ１０ＴとＡＹ１０Ｂが
有効にされる。それ故、この実施例では、偶数番＃０〜
＃６のメモリアレイか奇数番＃１〜＃７に対応した４ビ
ットずつの単位でのメモリアクセスが行われる。そし
て、信号ＳＸ１がハイレベルにされると、全てのアドレ
ス信号ＡＹ１０〜ＡＹ１２に対応した選択信号ＡＹ１０
Ｔ，Ｂ〜ＡＹ１２Ｔ，Ｂが有効にされるので、その組み
合わせにより選択される１つのメモリアレイに対応した
１ビットの単位でのメモリアクセスが行われる。

【００５２】図１３には、モード設定回路の他の一実施
例の回路図が示されている。この実施例では、ヒューズ
手段Ｆを切断させないで、それと等価な状態を作り出す
ためのテスト機能が付加される。すなわち、このテスト
機能によって、ヒューズを切断させないで、言い換える
ならば、不揮発性記憶素子としてのヒューズへの書き込
みを行わない状態で、それによって設定されるモードの
試験が可能にされる。

【００５３】ヒューズ手段Ｆには、Ｐチャンネル型ＭＯ
ＳＦＥＴＱ３を介して電源電圧ＶＣＣが供給される。こ
のＭＯＳＦＥＴＱ３のゲートには、プルダウン抵抗Ｒ１
を介して回路の接地電位に接続される。上記ＭＯＳＦＥ
ＴＱ３のゲートには、擬似切断パッドが設けられる。上
記ヒューズ手段Ｆに設けられる切断用ＭＯＳＦＥＴＱ
１、帰還ＭＯＳＦＥＴＱ２及びプルダウン抵抗Ｒ２とイ
ンバータ回路Ｎ１は、前記図１０の回路と同様なである
ので、その説明を省略する。ただし、回路記号は、図１
０のものと一部異なるものである。

【００５４】ダイナミック型ＲＡＭが半導体ウェハ上に
完成された時点で行われるプロービングにおいて、上記
擬似切断パッドに対応してフローブが接触されている。
そして、上記ヒューズ手段Ｆを切断させた状態を作り出
すときには、プローブを通して擬似切断バットに電源電
圧ＶＣＣのようなハイレベルが供給される。これによ
り、Ｐチャンネル型ＭＯＳＦＥＴＱ３がオフ状態にさ
れ、等価的にヒューズ手段Ｆを切断させた状態にする。
このような擬似的なヒューズ手段Ｆの切断に応じて、×
１ビット又は×４ビット単位でのメモリアクセスが行わ
れるか否かの試験が可能になる。同様に、スタティック
カラムモードの指定も可能になる。

【００５５】図１４には、この発明が適用されたダイナ
ミック型ＲＡＭにおけるピン配置の他の一実施例のパッ
ケージ外観図が示されている。この実施例では、２４ピ
ンのパッケージを用いて、約６４Ｍビットの記憶容量を
持つダイナミック型ＲＡＭを、×４ビット構成でのアク
セスを行うものと、×１ビット構成でのアクセスを行う
ものの２種類に展開する例が示されている。同図におい
て、ＮＣは内部回路と接続されない空端子である。ま
た、×４ビット構成の矢印は、×１ビット構成のときと
同じであることを意味している。

【００５６】図１４（Ａ）の実施例では、×１ビット構
成のときに、×４ビット構成のときに必要である出力イ
ネーブル端子ＯＥＢをアドレス信号Ａ１２として用いる
ようにするものである。（Ｂ）の実施例では、×１ビッ
ト構成のときに、×４ビット構成のときに必要であるデ
ータ端子ＤＱ２をアドレス信号Ａ１２として用いるよう
にするものである。この構成に代え、アドレス信号Ａ１
２とデータ端子ＤＱ１とを共用化（選択的に用いる）し
てもよい。

【００５７】図１５には、この発明に係るメモリ装置と
その品種設定方法を説明するための一実施例の工程図が
示されている。この実施例は、前記のようにモード設定
が可能にされた複数の半導体集積回路装置を実装基板に
搭載しててなるメモリ装置（メモリモジュール）に適用
される。

【００５８】（１）のように、ウェハプロセスにおいて
半導体基板上にリード又はライト機能を含む複数からな
るメモリ機能及び不揮発性記憶素子の記憶情報により上
記複数からなるメモリ機能のうちのいずれかを選択する
機能選択回路を備えてなる半導体チップに形成される。
このウェハプロセスにおいては、特に制限されないが、
その最終工程であるウェハプロービングにおいて、電気
的な試験が行われる。この電気的な回路機能の試験に
は、直流試験、機能試験が含まれ、擬似切断パッド等を
利用した不揮発性記憶素子に対する等価書き込み機能に
よって作り込まれている複数のメモリ機能の試験も合わ
せて行われる。

【００５９】（２）のように、組み立て工程では半導体
ウェハに作り込まれた半導体チップのうち、上記プロー
ビング工程により良品とされたものが選別されて、ワイ
ヤーボンディング工程等を含むパッケージへの組み立て
が行われる。

【００６０】（３）のように、初期不良を洗い出すため
のバーンイン（又はエージング）が行われ、それととも
にＩＣハンドラ等を用いた共通試験が行われる。この共
通試験は、上記不揮発性記憶素子に対する未書き込みの
状態でアクセスが可能なメモリ機能のみが試験される。
ここまでは、前記図１と同様である。その後に、（４）
において、図１６に示すように複数の半導体記憶装置Ｉ
Ｃが実装基板に搭載されて１つのメモリモジュールが形
成される。この他、実装基板としては、カード状のメモ
リ装置であってもよい。

【００６１】上記メモリモジュールは、プリント配線に
より構成されたアドレスバスとデータバス及びコントロ
ールバスより接続される。これらのプリント配線はコネ
クタ電極に導かれ、コンピュータシステム内のメモリ格
納部におけるメモリ部のメモリボード用スロット上に上
記コネクタを差し込むことによって接続される。このよ
うにして、メモリボード上つまりメモリモジュール上に
搭載される本発明のＤＲＡＭの数によって、コンピュー
タシステム等記憶装置の情報蓄積容量が決まるようにな
る。

【００６２】（５）において、上記のように形成された
メモリモジュール（メモリ装置）は、メーカ工場に倉庫
に入庫される。このとき、メモリモジュールは、複数の
品種に展開が可能な１つの品種の半導体記憶装置として
管理される。すなわち、上記（１）から（５）の各工程
は、メーカ工場において実施され、そこでは上記のよう
なウェハプロセス組み立て及びその後の試験においては
常に上記１つの品種の半導体記憶装置及びそれを用いた
メモリモジュールとして管理される。それ故、パッケー
ジに対する最終製品としてのマーキングは行われてな
い。取扱いや管理を容易にするために、簡単に消去可能
なマーキングを施すようにするものであってもよい。ま
た、各モードで共通な部分のみマーキングされるもので
あってもよい。

【００６３】（６）のように、メーカ営業所において、
ユーザからの仕様によりモード設定が行われる。すなわ
ち、メーカ営業所ではユーザの発注に対応してメーカ工
場から適合可能なメモリモジュールを取り寄せて、図１
６のように、モジュール単位でのモードの設定を行うモ
ード設定装置により上記仕様に対応したメモリ機能を実
現するためにヒューズ手段等からなる不揮発性記憶素子
に対する書き込みが行われる。このようなモード設定動
作により、上記複数からなるメモリ機能のうちのいずれ
かが機能選択回路によって選択されて、特定のメモリ機
能を持つ１つの品種の半導体記憶装置を持つメモリモジ
ュールが形成される。

【００６４】（７）のように、上記設定された機能が確
実に行われるか否かの機能試験が実施され、その機能が
確認されたものが（８）によりマーキングされ、外観上
も１つの特定された品種の半導体記憶装置を持つメモリ
モジュールにされる。なお、このマーキングは、ＩＣ単
体に対して行われるものの他に、モジュールの基板部分
や、カード形態の場合にはカードに対して行われるもの
であってもよい。

【００６５】上記（６）ないし（８）の工程は、営業所
において実施されるものであるから、ユーザからの発注
を受けてから出荷されてユーザの手元に届くまでの時間
を極めて短くすることができる。受注数量が少なけれ
ば、発注日の翌日にも出荷することも可能である。この
ことは、図４に示した従来の品種展開方法のように配線
マスクオプションやボンディングオプションによるもの
を用いてメモリモジュールを組み立てる場合に比べて、
半導体記憶装置を形成するだけで早くても数ケ月を要す
るのに加えて、モジュールに組み立てるものであるから
大幅な時間短縮化が可能になるものである。

【００６６】もしも、ユーザが希望すれば、モード設定
をユーザ工場において実施するものであってもよい。す
なわち、（９）のように、メーカ工場において完成され
た複数の品種に展開が可能な１つの品種としての半導体
記憶装置を取り寄せて、上記同様に不揮発性記憶素子へ
の書き込みを行って必要なモード設定を行う。この後
に、上記営業所で行われるのと同様に（１０）機能試験
及び（１１）マーキングを実施して、（１２）において
該当製品に実装させるものである。

【００６７】この構成では、ユーザ側にあって極秘の製
品開発を行うとき使用するメモリの構成を事前に知られ
なくできる等便利なものとなる。あるいは、製品機能と
生産数量の変更に柔軟に対応させることができる。例え
ば、ある機能を持つ製品の生産数量を減らして、別の機
能を持つ製品の数量を増加させるときに、モード設定の
変更により対処させることが可能になる。

【００６８】図１７には、この発明に係るダイナミック
型ＲＡＭに設けられる動作電圧切り替え回路の一実施例
の回路図が示されている。同図の回路素子に付された回
路記号が、回路の簡素化のために前記他の回路図のもの
と一部重複しているが、それぞれは別個の回路機能を持
つものであると理解されたい。このことは、本願におけ
る他の回路図においても同様である。

【００６９】Ｎチャンネル型からなる差動増幅ＭＯＳＦ
ＥＴＱ１及びＱ２と、そのドレインと電源電圧ＶＣＣと
の間に設けられたＰチャンネル型からなる電流ミラー形
態の負荷ＭＯＳＦＥＴＱ３，Ｑ４と、上記差動ＭＯＳＦ
ＥＴＱ１，Ｑ２の共通化されたソースと回路の接地電位
との間に設けられた定電流ＭＯＳＦＥＴＱ５により差動
増幅回路が構成される。この差動増幅回路の出力信号
は、Ｐチャンネル型の出力ＭＯＳＦＥＴとＮチャンネル
型の定電流ＭＯＳＦＥＴＱ９からなる出力回路を通して
出力される。特に制限されないが、Ｎチャンネル型のＭ
ＯＳＦＥＴＱ６は、マスタースライスによってそのゲー
トに電源電圧ＶＣＣが選択的に供給されることによっ
て、上記差動回路の動作電流を増加させるように作用す
る。同様に、Ｐチャンネル型ＭＯＳＦＥＴＱ８は、マス
タースライスによってゲートに上記差動増幅回路の出力
信号又は電源電圧ＶＣＣが供給されることによって、出
力駆動能力の切り替えが可能にされる。

【００７０】上記差動増幅回路と出力回路とによって演
算増幅回路を構成し、その出力を反転入力である差動Ｍ
ＯＳＦＥＴＱ１のゲートに帰還させることにより、ボル
テージフォロワ回路が形成される。非反転入力でるあ差
動ＭＯＳＦＥＴＱ２のゲートには、定電圧ＶＬＲが供給
される。これにより、この回路は、定電圧ＶＬＲに対応
した内部動作電圧ＶＣＬを形成する。

【００７１】この実施例では、内部回路を電源電圧ＶＣ
Ｃにより動作可能にする動作モードを持たせるために、
出力端子ＶＣＬと電源端子ＶＣＣとの間には、Ｐチャン
ネル型のパワースイッチＭＯＳＦＥＴＱ１０が設けられ
る。このＭＯＳＦＥＴＱ１０のゲートには、リミッタバ
イパス設定回路により形成された制御信号が供給され
る。例えば、内部回路を定電圧ＶＬＲに対応した降圧電
圧により動作させるときには、リミッタバイパス設定回
路に設けられたヒューズ等の不揮発性記憶素子に書き込
みが行われない。これにより、上記制御信号が電源電圧
ＶＣＣのようなハイレベルにされ、パワースイッチＭＯ
ＳＦＥＴＱ１０はオフ状態にされる。

【００７２】これに対して、内部回路を定電圧ＶＬＲに
対応した降圧電圧に代えて外部から供給される電源電圧
ＶＣＣにより動作させるときには、リミッタバイパス設
定回路に設けられたヒューズ等の不揮発性記憶素子に書
き込みが行われる。これにより、上記制御信号が回路の
接地電位のようなロウレベルにされ、パワースイッチＭ
ＯＳＦＥＴＱ１０がオン状態にされる。これにより、Ｍ
ＯＳＦＥＴＱ１０を通して電源電圧ＶＣＣが内部回路に
伝えられる。

【００７３】この構成に代え、上記演算増幅回路を構成
する出力ＭＯＳＦＥＴＱ７，Ｑ８にパワースイッチとし
ての機能を合わせ持つようにしてもよい。すなわち、ヒ
ューズ等の切断により形成された信号により、出力ＭＯ
ＳＦＥＴＱ７，Ｑ８のゲート電圧を強制的に回路の接地
電位のようなロウレベルにすればよい。このとき、定電
流ＭＯＳＦＥＴＱ５，Ｑ９のゲートには回路の接地電位
に切り替えるようにして、無駄な電流消費を抑えるよう
にすることが望ましい。

【００７４】本願発明者等においては、上記内部電圧降
圧回路にあっては、定電圧ＶＬＲに対応した降圧電圧Ｖ
ＣＬを形成することに着目し、定電圧ＶＬＲを調整可能
にしてユーザの要求に合った複数種類の動作速度モード
の設定を行うことを考えた。

【００７５】図１８には、動作速度モードの設定を行う
ヒューズ回路の一実施例の回路図が示されている。ヒュ
ーズ切断回路は、前記図１０のようにモード設定モード
信号ＭＳと適当なアドレス信号とを受ける論理ゲート回
路から構成される。この論理ゲート回路の出力信号をゲ
ートに受けるＭＯＳＦＥＴＱ１はヒューズ切断電流を形
成する。このＭＯＳＦＥＴＱ１のドレインには、ヒュー
ズ手段Ｆの一端が接続される。ヒューズ手段Ｆの他端
は、擬似切断用のＰチャンネル型ＭＯＳＦＥＴＱ２を介
して電源電圧ＶＣＣに接続される。

【００７６】前記同様な擬似切断パッドとプルダウン抵
抗Ｒにより上記擬似切断用のＰチャンネル型ＭＯＳＦＥ
ＴＱ２のゲート電圧が形成される。この実施例では、ヒ
ューズ手段Ｆの記憶情報の読み出し時に直流電流が流れ
ないようにするため、ヒューズ手段Ｆに対して直列形態
に帰還用のＰチャンネル型ＭＯＳＦＥＴＱ６とＮチャン
ネル型ＭＯＳＦＥＴＱ７が設けられる。上記ＭＯＳＦＥ
ＴＱ６とＱ７の接続点は、インバータ回路Ｎ１の入力端
子に接続され、その出力信号が上記ＭＯＳＦＥＴＱ６と
Ｑ７のゲートに帰還される。ヒューズ手段Ｆの切断の有
無に対応した電圧信号を取り出すために、上記ヒューズ
手段Ｆには、直列形態にＰチャンネル型ＭＯＳＦＥＴＱ
３とＮチャンネル型ＭＯＳＦＥＴＱ４が設けられ、ゲー
トに電源電圧ＶＣＣが接続されることによって抵抗素子
として作用するＭＯＳＦＥＴＱ５を介して上記ＭＯＳＦ
ＥＴＱ４及びＱ７に回路の接地電位が与えられる。

【００７７】電源投入時に発生される１ショットパルス
によりＰチャンネル型ＭＯＳＦＥＴＱ３のゲートに供給
される信号ＦＵＴＢがロウレベルに、Ｎチャンネル型Ｍ
ＯＳＦＥＴＱ４のゲートに供給される信号ＦＵＴＴがハ
イレベルにされる。これにより、ヒューズ手段Ｆの切断
の有無を調べる電流パスが形成され、もしもヒューズ手
段Ｆが切断されていないならば、ハイレベルの信号がイ
ンバータ回路Ｎ１の入力に伝えられ、ロウレベルの出力
信号を受けるＰチャンネル型ＭＯＳＦＥＴＱ６がオン状
態にされてインバータ回路Ｎ１の入力信号はハイレベル
にラッチされる。逆に、ヒューズ手段Ｆが切断されてい
れば、ロウレベルの信号がインバータ回路Ｎ１の入力に
伝えられ、ハイレベルの出力信号を受けるＮチャンネル
型ＭＯＳＦＥＴＱ７がオン状態にされてインバータ回路
Ｎ１の入力信号はロウレベルにラッチされる。

【００７８】上記インバータ回路Ｎ１の出力信号がロウ
レベルにされてＰチャンネル型ＭＯＳＦＥＴＱ６がオン
状態のときには、Ｎチャンネル型ＭＯＳＦＥＴＱ７がオ
フ状態にされ、上記インバータ回路Ｎ１の出力信号がハ
イレベルにされてＮチャンネル型ＭＯＳＦＥＴＱ７がオ
ン状態のときには、Ｐチャンネル型ＭＯＳＦＥＴＱ６が
オフ状態にされるので、上記信号ＦＵＴＢとＦＵＴＴに
よりＭＯＳＦＥＴＱ３とＱ４がオフ状態にされた後には
ヒューズ回路には電流パスが形成されない。

【００７９】上記インバータ回路Ｎ１の出力信号は、イ
ンバータ回路Ｎ２を通して非反転信号ＦＴとして出力さ
れ、インバータ回路Ｎ２とＮ３を通して反転信号ＦＴＢ
として出力される。すなわち、ヒューズ手段Ｆが切断さ
れているとき、信号ＦＴがハイレベルに、ＦＴＢがロウ
レベルにされ、ヒューズ手段Ｆが切断されていないとき
には信号ＦＴがロウレベルにされる。

【００８０】上記ヒューズ手段Ｆを切断させない状態
で、擬似切断パッドに電源電圧ＶＣＣのようなハイレベ
ルを供給すればＭＯＳＦＥＴＱ２がオフ状態になって、
擬似的にヒューズ手段Ｆを切断した状態を作り出すこと
ができる。これは、半導体ウェハ上にダイナミック型Ｒ
ＡＭが形成されたときのプロービングにおいて機能試験
のために使用される。

【００８１】図１９には、上記定電圧ＶＬＲを発生させ
る電圧発生回路の一実施例の回路図が示されている。定
電圧回路は、ダイオード形態にされた２つのＰチャンネ
ル型ＭＯＳＦＥＴのしきい値電圧の差電圧ＲＥＦＲを形
成する。この定電圧回路を動作させるために、バイアス
回路により形成されたバイアス電圧ＶＢ１〜ＶＢ３がＰ
チャンネル型ＭＯＳＦＥＴ及びＮチャンネル型ＭＯＳＦ
ＥＴに供給される。この定電圧回路は、上記２つのＰチ
ャンネル型ＭＯＳＦＥＴのしきい値電圧の差に対応した
約１．１Ｖ程度の基準電圧ＲＥＦＲを形成するものであ
る。

【００８２】この基準電圧ＲＥＦＲを用いて、約３Ｖの
ような内部降圧電圧ＶＣＬに対応した基準電圧ＶＬＲを
形成するために、増幅回路と利得設定回路が設けられ
る。すなわち、上記基準電圧ＲＥＦＲを直流的に増幅し
て所望の基準電圧ＶＬＲを形成するようにするものであ
る。この利得設定に、前記図１８のヒューズ回路により
形成された信号をデコードして形成された信号ＴＲＧＮ
０〜ＴＲＧＮ７が用いられる。この実施例では、８通り
の利得設定が可能にされる。このことは、８通りに調整
された基準電圧ＶＬＲを得ることができることを意味す
る。

【００８３】このうち、特に制限されないが、ＴＲＧＮ
０〜ＴＲＧＮ６の６通りを、上記基準電圧ＲＥＦＲ等の
プロセスバラツキの補償用に用いて３．３Ｖ程度の内部
降圧電圧ＶＣＬを得るようにする。是に対して、ＴＲＧ
Ｎ７は、それに対応した調整抵抗がＲのように大きくさ
れて、４Ｖ以上の比較的高い基準電圧ＶＬＲを得るよう
な大きな利得の設定に用いる。

【００８４】この実施例では、ＴＲＧＮ０〜ＴＲＧＮ６
の信号は、共通試験でのヒューズ切断により形成し、プ
ロセスバラツキを補償した低速モードの指定に用いられ
る。これに対して、ＴＲＧＮ７は、モード設定ときに形
成されたヒューズ切断信号により形成され、低速モード
を高速モードに切り替えるときに使用される。上記のよ
うな内部電圧の切り替えにより、外部からは同じ電源電
圧ＶＣＣで動作させられるにもかかわらず、内部では
３．３Ｖ程度の比較的低い電圧で動作させられる低速動
作モードと、４Ｖ以上の比較的高い電圧で動作させられ
る高速モードとの選択が可能にされる。

【００８５】この他、ＴＲＧＮ０〜ＴＲＧＮ７を用い
て、内部電圧を３Ｖ以下にした低速・低消費電力モード
と、内部電圧を４Ｖ以上にした高速モードの２通りの動
作モードや、内部電圧を２Ｖ程度にした低速モード、内
部電圧を３Ｖ程度にした中速モード、内部電圧を４Ｖ程
度にした高速モードの３通りの動作モードを設定可能に
してもよい。これらに加えて、前記図１７の回路によ
り、外部電圧により動作させられるモードも付加でき
る。

【００８６】同図においては、マスタースライスにより
上記バイアス回路のバイアス電圧の調整、バイアス電圧
回路での定電圧ＶＣＳの調整及び差動増幅回路の動作電
流の調整も可能にされている。

【００８７】図２０には、ダイナミック型ＲＡＭのリフ
レッシュサイクルの設定モードを説明するための一実施
例のブロック図が示されている。同図には、リフレッシ
ュ動作を説明するためにロウ系回路の選択回路のみが示
されている。

【００８８】この実施例では、特に制限されないが、１
６Ｍビットのダイナミック型ＲＡＭに向けられいてる。
それ故、アドレス信号はＡ０〜Ａ１１の１２ビットから
構成される。最上位ビットのアドレス信号Ａ１１と、他
のアドレス信号Ａ０〜Ａ１０は分けられて内部回路に供
給される。アドレス信号Ａ０〜Ａ１０に対応された内部
アドレス信号ＡＸ０〜ＡＸ１０，ＡＸ０Ｂ〜ＡＸ１０Ｂ
は、４つのメモリアレイ＃０〜＃３のワード線の選択動
作を行うＸデコーダに供給される。Ｘデコーダは、上記
１１ビットの内部アドレス信号を解読して、１／２０４
８のアドレス選択動作を行う。

【００８９】最上位ビットのアドレス信号ＡＸ１１Ｂ
は、リフレッシュサイクル設定回路により制御されるオ
アゲート回路を通して上記分割された２つのメモリアレ
イ＃０と＃１に対応したＸデコーダに供給され、アドレ
ス信号ＡＸ１１は、リフレッシュサイクル設定回路によ
り制御されるオアゲート回路を通して上記分割された残
り２つのメモリアレイ＃２と＃３に対応したＸデコーダ
に供給される。

【００９０】リフレッシュサイクル設定回路において、
前記のようなヒューズ手段の切断の有無によりハイレベ
ルの制御信号を形成すると、アドレス信号Ａ１１が縮退
させられて、アドレス信号Ａ０〜Ａ１１による２０４８
（２Ｋ）リフレッシュが実施される。これに対して、上
記リフレッシュサイクル設定回路の出力信号をロウレベ
ルにすれば、アドレス信号Ａ１１が有効にされて、アド
レス信号Ａ０〜Ａ１１による４０９６（４Ｋ）リフレッ
シュが実施される。

【００９１】なお、リフレッシュカウンタを持つＣＢＲ
リフレッシュ又はセルフリフレッシュ機能が設けられて
いる場合、リフレッシュカウンタの出力に対しても上記
同様な制御を行うようにすればよい。

【００９２】図２１には、前記高速ページモードにおけ
るリードモードのタイミング図が示されている。ＦＰリ
ードモードでは、ＣＡＳＢ信号をクロックしてＹ系アド
レスＹ０〜Ｙ１０を取り込んで、それに同期して出力デ
ータを得るものである。この実施例では、１６Ｍビット
の記憶容量を持つダイナミック型ＲＡＭに対して、×４
ビットの単位でアクセスする場合が例として示されてい
る。

【００９３】図２２には、前記スタティックカラムモー
ドにおけるリードモードのタイミング図が示されてい
る。ＳＣリードモードでは、ＣＡＳＢ信号がロウレベル
にされた状態でＹ系アドレスＹ０〜Ｙ１０を適宜に取り
込んで、そのアドレス変化に対応して出力データを得る
ものである。この実施例においても、上記同様に、１６
Ｍビットの記憶容量を持つダイナミック型ＲＡＭに対し
て、×４ビットの単位でアクセスする場合が例として示
されている。

【００９４】図２３には、本実施例では省略したが、カ
ラム系の連続アクセスモードの１つであるニブルモード
におけるリードモードのタイミング図が示されている。
このＮＢリードモードでは、ＣＡＳＢ信号をクロックと
して最大４ビットまで連続アクセスを内部選択回路の切
り替えにより行い、それに同期して出力データを得るも
のである。この実施例においても、上記同様に、１６Ｍ
ビットの記憶容量を持つダイナミック型ＲＡＭに対し
て、×４ビットの単位でアクセスする場合が例として示
されている。

【００９５】上記のようなカラム系の連続アクセスモー
ドでは、いずれもＣＡＳＢ信号を用いて動作モードが設
定されるので、１つのダイナミック型ＲＡＭに共存させ
て設定することができない。それ故、前記のようなモー
ド設定によりユーザが希望するモードの指定が選択的に
行われる。

【００９６】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、（１）リード又はライト機能を含む複数からなるメモ
リ機能及び不揮発性記憶素子の記憶情報により上記複数
からなるメモリ機能のうちのいずれかを選択する機能選
択回路を備えてなる半導体チップをパッケージに封止
し、この状態又は実装基板に搭載した状態で不揮発性記
憶素子に対する書き込みによって最終的なメモリ機能の
設定を行うようにすることにより、ウェハプロセスから
組み立て工程までを共通化できる。これにより、多様な
機能を持つ多種類からなる半導体記憶装置を効率よく製
造することができるという効果が得られる。

【００９７】（２）上記（１）により、ユーザの要求
に対応したメモリ機能を持つ半導体記憶装置を短い時間
で提供することができるという効果が得られる。

【００９８】（３）上記（１）により、組み立て工程
までの共通化によって、製造及び試験の多岐にわたる半
導体記憶装置の各工程における品種管理を簡単にできる
という効果が得られる。

【００９９】（４）メモリ機能の１つとして、内部降
圧回路により形成される内部回路の電圧を変化させると
いう単純な構成により、ユーザの要求に合わせて動作速
度を異にする複数品種への展開を実現できるという効果
が得られる。

【０１００】（５）上記（１）のような手順により、
半導体記憶装置又はそれを用いたメモリ装置の品種設定
を行う方法により、上記ウェハプロセスから組み立て終
了までの工程の共用により量産性を高くできること、及
びそのための管理が簡単になること及びユーザの要求に
適合したメモリ機能を持つ半導体記憶装置を短時間で提
供できるという効果が得られる。

【０１０１】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、リフ
レッシュ周期としては、５１２リフレッシュ、１０２４
（１Ｋ）リフレッシュ、２０４８（２Ｋ）リフレッシ
ュ、４０９６（４Ｋ）リフレッシュ又は８１９２（８
Ｋ）リフレッシュの中の１つを選択するようにするもの
であってもよい。アドレス空間としては、Ｘアドレスと
Ｙアドレスを異ならせて構成してもい。すなわち、１６
Ｍビットの記憶容量を持つダイナミック型ＲＡＭを、８
Ｋ×２ＫのようにＸとＹとが異なるような構成にしても
よい。上記８Ｋ×２Ｋのときには、ＸアドレスとしてＡ
０〜Ａ１２の１３ビットを割り当て、Ｙアドレスとして
Ａ０〜Ａ１０の１１ビットを割り当てるようにされる。

【０１０２】モード設定に用いられる不揮発性記憶素子
としては、ヒューズ手段の他に電気的に書き込みが可能
なもの、例えばＭＯＳＦＥＴやダイード等の素子を破壊
して書き込みを行うもの、あるいはフローテングゲート
に電子を注入して書き込みを行うＥＰＲＯＭ等のような
半導体記憶素子あるいは電流を流すことで抵抗値の下が
るアンチヒューズを用いるものであってもよい。

【０１０３】この発明が適用される半導体記憶装置は、
スタティック型ＲＡＭに適用するものであってもよい。
スタティック型ＲＡＭの場合には、主としてアドレス構
成及びデータ構成の異なるものに多品種への展開が可能
になる。また、フラッシュメモリ、強誘電体を用いたＦ
ＲＡＭ、さらには同期型（シンクロナス）メモリ、キャ
ッシュメモリ付メモリ等にも同様の主旨で適用するもの
であってもよい。

【０１０４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、リード又はライト機能を含
む複数からなるメモリ機能及び不揮発性記憶素子の記憶
情報により上記複数からなるメモリ機能のうちのいずれ
かを選択する機能選択回路を備えてなる半導体チップを
パッケージに封止し、この状態又は実装基板に搭載した
状態で不揮発性記憶素子に対する書き込みによって最終
的なメモリ機能の設定を行うようにすることにより、多
様な機能を持つ多種類からなる半導体記憶装置を効率よ
く製造し、単時間にてユーザに提供することができる。

【図面の簡単な説明】

【図１】この発明に係る半導体記憶装置とその品種設定
方法を説明するための一実施例の工程図である。

【図２】この発明に係る半導体記憶装置とその品種設定
方法を説明するための他の一実施例の工程図である。

【図３】この発明に係る半導体記憶装置とその品種設定
方法を説明するための他の一実施例の要部工程図であ
る。

【図４】従来のダイナミック型ＲＡＭの品種設定方法を
説明するための工程図である。

【図５】この発明が適用されたダイナミック型ＲＡＭに
おけるピン配置の一実施例を示すパッケージ外観図であ
る。

【図６】図５のような品種展開を可能にしたダイナミッ
ク型ＲＡＭの一実施例を示すブロック図である。

【図７】モード設定動作の一例を説明するためのタイミ
ング図である。

【図８】上記モード設定動作におけるモードとアドレス
信号との関係の一実施例を示す組み合わせ図である。

【図９】上記モード判定回路の一実施例を示す回路図で
ある。

【図１０】上記モード設定回路の一実施例を示す回路図
である。

【図１１】上記モード設定回路の出力部の他の一実施例
を示す回路図である。

【図１２】上記ビット構成変更回路の一実施例を示す回
路図である。

【図１３】上記モード設定回路の他の一実施例を示す回
路図である。

【図１４】この発明が適用されたダイナミック型ＲＡＭ
におけるピン配置の他の一実施例を示すパッケージ外観
図である。

【図１５】この発明に係るメモリモジュールとそのモー
ド設定装置の一実施例を示す概略ブロック図である。

【図１６】この発明に係る半導体記憶装置を用いたメモ
リモジュールとその品種設定方法を説明するための一実
施例の工程図である。

【図１７】この発明に係るダイナミック型ＲＡＭに設け
られる動作電圧切り替え回路の一実施例を示す回路図で
ある。

【図１８】動作速度モードの設定を行うヒューズ回路の
一実施例を示す回路図である。

【図１９】上記定電圧ＶＬＲを発生させる電圧発生回路
の一実施例を示す回路図である。

【図２０】この発明に係るダイナミック型ＲＡＭのリフ
レッシュサイクルの設定モードを説明するための一実施
例を示すブロック図である。

【図２１】高速ページモードにおけるリードモードの一
例を示すタイミング図である。

【図２２】スタティックカラムモードにおけるリードモ
ードの一例を示すタイミング図である。

【図２３】ニブルモードにおけるリードモードの一例を
示すタイミング図である。

【符号の説明】

Ｑ１〜Ｑ１０…ＭＯＳＦＥＴ、Ｒ１〜Ｒ２，ｒ，Ｒ…抵
抗、Ｎ１〜Ｎ３…インバータ回路、Ｇ１，Ｇ２…ゲート
回路、Ｆ，Ｆ１，Ｆ２…ヒューズ手段。

───────────────────────────────────────────────────── フロントページの続き (72)発明者堀陵一東京都小平市上水本町５丁目20番１号株式会社日立製作所武蔵工場内 (72)発明者久保征治東京都小平市上水本町５丁目20番１号株式会社日立製作所武蔵工場内 (72)発明者松本哲郎東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内

Claims

【特許請求の範囲】

【請求項１】リード又はライト機能を含む複数からな
るメモリ機能と、不揮発性記憶素子の記憶情報により上
記複数からなるメモリ機能のうちのいずれかを選択する
機能選択回路とを備えてなる半導体チップがパッケージ
に封止され、この状態において上記不揮発性記憶素子に
対する書き込みによって最終的なメモリ機能の設定が行
われてなることを特徴とする半導体記憶装置。
【請求項２】上記複数からなるメモリ機能は、ダイナ
ミック型ＲＡＭにおけるデータ端子構成、アドレス構
成、リフレッシュ周期、動作電圧又はカラム系の連続ア
クセスモードの中のいずれか少なくとも１つ以上を含む
ものであることを特徴とする請求項１の半導体記憶装
置。
【請求項３】上記複数からなるメモリ機能は、不揮発
性記憶素子の記憶情報により可変降圧電源回路により設
定された内部電圧に対応させてなる複数のメモリアクセ
スタイムを含むものであることを特徴とする請求項１の
半導体記憶装置。
【請求項４】上記最終的なメモリ機能が設定される前
に、半導体チップに設けられた回路機能とバーンイン試
験が実施されてなるものであることを特徴とする請求項
１、請求項２又は請求項３の半導体記憶装置。
【請求項５】上記機能選択回路は、不揮発性記憶素子
への書き込みを行わないでそれと等価な状態にさせる制
御電極を持ち、ウェハプロービングにおいて搭載された
複数のメモリ機能の試験が実施されるものであることを
特徴とする請求項１、請求項２、請求項３又は請求項４
の半導体記憶装置。
【請求項６】リード又はライト機能を含む複数からな
るメモリ機能と、不揮発性記憶素子により上記複数から
なるメモリ機能のうちのいずれかを選択する機能選択回
路とを備えてなる半導体チップがパッケージに封止さ
れ、この状態の半導体記憶装置が実装基板に搭載されて
なり、この実装基板上において上記半導体記憶装置の不
揮発性記憶素子に対する書き込みを行うことによって最
終的なメモリ機能の設定が行われてなることを特徴とす
るメモリ装置。
【請求項７】上記半導体記憶装置は、実装基板上に搭
載される前に、半導体チップに設けられた回路機能とバ
ーンイン試験が実施されてなるものであることを特徴と
する請求項６のメモリ装置。
【請求項８】上記機能選択回路は、不揮発性記憶素子
への書き込みを行わないでそれと等価な状態にさせる制
御電極を持ち、ウェハプロービングにおいて搭載された
複数のメモリ機能の試験が実施されるものであることを
特徴とする請求項６又は請求項７のメモリ装置。
【請求項９】リード又はライト機能を含む複数からな
るメモリ機能と、不揮発性記憶素子により上記複数から
なるメモリ機能のうちのいずれかを選択する機能選択回
路とを備えてなる半導体チップを形成するウェハプロセ
ス工程と、それをパッケージに封止する組み立て工程
と、上記組み立てられた状態でバーンイン及び共通試験
を行う工程と、使用者の仕様に対応して上記不揮発性記
憶素子に対する書き込みによりモードを設定する工程
と、設定されたモードを含む機能試験を行う工程と、上
記モード設定工程又は機能試験を行う工程の前若しくは
後又は直前後においてマーキングを行う工程とを含むこ
とを特徴とする半導体記憶装置の品種設定方法。
【請求項１０】上記ウェハプロセス工程からバーンイ
ン及び共通試験を行う工程までをメーカ工場により実施
し、モード設定と機能試験及びマーキングをメーカ営業
所により実施することを特徴とする半導体記憶装置の品
種設定方法。
【請求項１１】上記ウェハプロセス工程からバーンイ
ン及び共通試験を行う工程までをメーカ工場により実施
し、モード設定と機能試験及びマーキングをユーザ側に
おいて実施することを特徴とする半導体記憶装置の品種
設定方法。
【請求項１２】上記モード設定と機能試験及びマーキ
ングのうち、２ないし３つの工程を一貫して実行するこ
とを特徴とする請求項１０又は請求項１１記載の半導体
記憶装置の品種設定方法。