JP3184156B2 - 半導体集積回路およびその製品仕様制御方法 - Google Patents
半導体集積回路およびその製品仕様制御方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路
（ＬＳＩ）に関し、特に半導体集積回路の仕様を制御す
る製品仕様制御方法に関する。
（ＬＳＩ）に関し、特に半導体集積回路の仕様を制御す
る製品仕様制御方法に関する。
【０００２】
【従来の技術】近年の電気製品の複雑化に伴い、様々な
仕様の半導体集積回路が要求されるようになっているた
め、ユーザ要求仕様を満足したＬＳＩチップを短期間に
作成し、迅速にユーザに提供することが重要な課題の一
つとなっている。
仕様の半導体集積回路が要求されるようになっているた
め、ユーザ要求仕様を満足したＬＳＩチップを短期間に
作成し、迅速にユーザに提供することが重要な課題の一
つとなっている。
【０００３】このような課題を解決するために、特開平
３−５０８５０号公報に記載された従来の半導体集積回
路では、複数のヒユーズ素子をプログラマブルに溶断
し、入出力端子にプルアップ抵抗などの回路を選択的に
接続することにより種々のユーザ仕様に対応するという
手法が採用されている。
３−５０８５０号公報に記載された従来の半導体集積回
路では、複数のヒユーズ素子をプログラマブルに溶断
し、入出力端子にプルアップ抵抗などの回路を選択的に
接続することにより種々のユーザ仕様に対応するという
手法が採用されている。
【０００４】この特開平３−５０８５０号記載の発明で
は、「ＭＰＵ（マイクロプロセッサユニット）は、ＲＯ
Ｍ等の主記憶装置から読出された命令やデータをレジス
タに格納して命令デコーダによりコード処理し、ヒユー
ズをプログラマブルに溶断する為の制御信号が生々され
る。この溶断は、ＭＰＵの直接的な制御・演算には伝わ
りのない空命令とする。かくして、入出力端子に、予め
組込まれているプルアップ抵抗やプルダウン抵抗、或い
はノイズキャンセラー回路等をヒユーズの選択的な溶断
によって切離し、必要な回路要素だけをその入出力端子
に組込むことができる。」とある。
は、「ＭＰＵ（マイクロプロセッサユニット）は、ＲＯ
Ｍ等の主記憶装置から読出された命令やデータをレジス
タに格納して命令デコーダによりコード処理し、ヒユー
ズをプログラマブルに溶断する為の制御信号が生々され
る。この溶断は、ＭＰＵの直接的な制御・演算には伝わ
りのない空命令とする。かくして、入出力端子に、予め
組込まれているプルアップ抵抗やプルダウン抵抗、或い
はノイズキャンセラー回路等をヒユーズの選択的な溶断
によって切離し、必要な回路要素だけをその入出力端子
に組込むことができる。」とある。
【０００５】しかし、この従来の方法では、一度切り離
されたヒューズ素子を再度接続することは不可能である
ため、後からその半導体集積回路の仕様を他の仕様に変
更して異なるアプリケーションとして使用することがで
きない。
されたヒューズ素子を再度接続することは不可能である
ため、後からその半導体集積回路の仕様を他の仕様に変
更して異なるアプリケーションとして使用することがで
きない。
【０００６】また、マスクＲＯＭ内蔵の半導体集積回路
では、マイコンのソフトウェアであるプログラムをアル
ミ工程によりマスクＲＯＭとして作成する際に、ＬＳＩ
端子に対してプルアップ抵抗回路のオン／オフをユーザ
の要望により行うマスクオプションという設定が従来か
ら行われている。
では、マイコンのソフトウェアであるプログラムをアル
ミ工程によりマスクＲＯＭとして作成する際に、ＬＳＩ
端子に対してプルアップ抵抗回路のオン／オフをユーザ
の要望により行うマスクオプションという設定が従来か
ら行われている。
【０００７】この、マスクオプションによるプルアップ
抵抗回路のオン／オフ制御を図７を用いて説明する。
抵抗回路のオン／オフ制御を図７を用いて説明する。
【０００８】プルアップ抵抗回路７は、一端がＶＤＤレ
ベルに接続され、他端がｐチャネルＭＯＳトランジスタ
のソースに接続された抵抗素子と、ドレインがＬＳＩ端
子に接続されたｐチャネルＭＯＳトランジスタとから構
成されている。
ベルに接続され、他端がｐチャネルＭＯＳトランジスタ
のソースに接続された抵抗素子と、ドレインがＬＳＩ端
子に接続されたｐチャネルＭＯＳトランジスタとから構
成されている。
【０００９】そして、プルアップ抵抗回路７におけるｐ
チャネルＭＯＳトランジスタのゲートは、アルミ配線５
２によってＶＤＤレベルまたはＧＮＤレベルのどちらか
に接続されるようになっている。
チャネルＭＯＳトランジスタのゲートは、アルミ配線５
２によってＶＤＤレベルまたはＧＮＤレベルのどちらか
に接続されるようになっている。
【００１０】アルミ配線５２によりｐチャネルＭＯＳト
ランジスタのゲートがＶＤＤレベルに接続されるとプル
アップ抵抗はＬＳＩ端子から切断され、ゲートがＧＮＤ
レベルに接続されるとプルアップ抵抗はＬＳＩ端子に接
続される。
ランジスタのゲートがＶＤＤレベルに接続されるとプル
アップ抵抗はＬＳＩ端子から切断され、ゲートがＧＮＤ
レベルに接続されるとプルアップ抵抗はＬＳＩ端子に接
続される。
【００１１】この半導体集積回路では、アルミマスクに
より機能選択が行われるため、製品製作時の期間短縮に
おいて一応の効果を奏している。しかし、マスクオプシ
ョンにより製品仕様を制御する方法では、マスクオプシ
ョンが設定された後に他の機能を選択することはできな
い。
より機能選択が行われるため、製品製作時の期間短縮に
おいて一応の効果を奏している。しかし、マスクオプシ
ョンにより製品仕様を制御する方法では、マスクオプシ
ョンが設定された後に他の機能を選択することはできな
い。
【００１２】また、任意に構成された論理機能により種
々のユーザの要求仕様を満足させるための方法として、
特開平２−１７６８８３号公報に記載された方法があ
る。この特開平２−１７６８８３号公報に記載された方
法では、「シングルチップマイコン内部に構成された論
理装置は、電気的に書き込み可能な不揮発性メモリ素子
を含んだ制御回路を有し、さらに、演算回路、及び複数
のアドレスレジスタ、状態レジスタ対を有し、この不揮
発性半導体メモリに書き込まれた情報に応答して、制御
回路は、複数のアドレスレジスタと状態レジスタ対の中
から１つの対を任意に選択可能となるように構成されて
いる。」とある。
々のユーザの要求仕様を満足させるための方法として、
特開平２−１７６８８３号公報に記載された方法があ
る。この特開平２−１７６８８３号公報に記載された方
法では、「シングルチップマイコン内部に構成された論
理装置は、電気的に書き込み可能な不揮発性メモリ素子
を含んだ制御回路を有し、さらに、演算回路、及び複数
のアドレスレジスタ、状態レジスタ対を有し、この不揮
発性半導体メモリに書き込まれた情報に応答して、制御
回路は、複数のアドレスレジスタと状態レジスタ対の中
から１つの対を任意に選択可能となるように構成されて
いる。」とある。
【００１３】また、半導体集積回路に製品仕様を記憶さ
せておくための不揮発性メモリを専用に設けることによ
り様々なユーザ要求仕様を満足するという方法が、特開
平０１−１６２９７１、特開平０２−１７６８８３号公
報に記載されている。
せておくための不揮発性メモリを専用に設けることによ
り様々なユーザ要求仕様を満足するという方法が、特開
平０１−１６２９７１、特開平０２−１７６８８３号公
報に記載されている。
【００１４】しかし、これらの従来の方法では、不揮発
性メモリを通常のプログラム格納場所以外の制御回路内
に専用に設け、専用命令を実行することにより制御回路
内で制御している。このことにより、各ユーザが独自の
要求仕様を持つシングルチップマイコン等の汎用性を高
め、そのシングルチップマイコン等の周辺を構成する部
品点数を削減できる点では一応の効果は持っている。し
かしながら、不揮発性メモリを各制御回路内にそれぞれ
設けるこれらの従来の方法では、この不揮発性メモリを
制御する為の制御回路等のレイアウト面積が増大すると
いう問題を発生する。
性メモリを通常のプログラム格納場所以外の制御回路内
に専用に設け、専用命令を実行することにより制御回路
内で制御している。このことにより、各ユーザが独自の
要求仕様を持つシングルチップマイコン等の汎用性を高
め、そのシングルチップマイコン等の周辺を構成する部
品点数を削減できる点では一応の効果は持っている。し
かしながら、不揮発性メモリを各制御回路内にそれぞれ
設けるこれらの従来の方法では、この不揮発性メモリを
制御する為の制御回路等のレイアウト面積が増大すると
いう問題を発生する。
【００１５】
【発明が解決しようとする課題】上述した従来の半導体
集積回路では、下記のような問題があった。 （１）ヒューズ素子や、マスクオプションにより製品仕
様を制御する方法では、設定後に他の仕様に変更するこ
とができない。 （２）不揮発性メモリを制御回路等に専用に設け、その
不揮発性メモリに製品仕様情報を記憶させる方法では、
レイアウト面積が増大してしまう。
集積回路では、下記のような問題があった。 （１）ヒューズ素子や、マスクオプションにより製品仕
様を制御する方法では、設定後に他の仕様に変更するこ
とができない。 （２）不揮発性メモリを制御回路等に専用に設け、その
不揮発性メモリに製品仕様情報を記憶させる方法では、
レイアウト面積が増大してしまう。
【００１６】本発明の目的は、レイアウト面積を大幅に
増大させずに、一旦製品仕様を設定した後でも設定の変
更が可能である半導体集積回路およびその製品仕様制御
方法を提供することである。
増大させずに、一旦製品仕様を設定した後でも設定の変
更が可能である半導体集積回路およびその製品仕様制御
方法を提供することである。
【００１７】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体集積回路は、予め設定されたプログ
ラムに従って処理を行うための半導体集積回路におい
て、 前記プログラムが記憶され書き換え可能なプログ
ラム領域と、製品仕様を制御するための製品仕様設定情
報が記憶された書き換え可能な製品仕様設定領域と、前
記プログラム領域と前記製品仕様設定領域を選択して動
作させるための選択手段とから構成され、前記製品仕様
設定領域が選択された際に前記製品仕様設定情報を製品
仕様選択信号として外部に直接出力する不揮発性メモリ
を有し、書き換え可能な前記プログラム領域と、前記製
品仕様設定領域とを同一アドレス空間にて構成すると共
に、前記製品仕様設定領域を選択可能とする信号を外部
より供給するための端子をさらに有していることを特徴
とする。
に、本発明の半導体集積回路は、予め設定されたプログ
ラムに従って処理を行うための半導体集積回路におい
て、 前記プログラムが記憶され書き換え可能なプログ
ラム領域と、製品仕様を制御するための製品仕様設定情
報が記憶された書き換え可能な製品仕様設定領域と、前
記プログラム領域と前記製品仕様設定領域を選択して動
作させるための選択手段とから構成され、前記製品仕様
設定領域が選択された際に前記製品仕様設定情報を製品
仕様選択信号として外部に直接出力する不揮発性メモリ
を有し、書き換え可能な前記プログラム領域と、前記製
品仕様設定領域とを同一アドレス空間にて構成すると共
に、前記製品仕様設定領域を選択可能とする信号を外部
より供給するための端子をさらに有していることを特徴
とする。
【００１８】また、本発明の半導体集積回路の製品仕様
制御方法は、予め設定された処理動作を行うためのプロ
グラムと、製品仕様を制御するための製品仕様設定情報
とを書き換え可能な不揮発性メモリに記憶させ、前記プ
ログラムが記憶されている書き換え可能なプログラム領
域と、前記製品仕様設定情報が記憶された製品仕様設定
領域とを同一アドレス空間にて構成し、通常の動作を行
う際には前記プログラム領域のみをアクセス可能とし、
製品仕様の変更を行う際には、前記製品仕様設定領域を
アクセス可能とし、該製品仕様設定領域に記憶されてい
る製品仕様設定情報の書き換えを行うものであって、前
記製品仕様設定領域をアクセス可能とするステップが、
半導体集積回路に設けられている端子を介して、前記製
品仕様設定領域を選択可能とするための信号を外部から
入力させることにより前記製品仕様設定領域をアクセス
可能とするステップであることを特徴とする。
制御方法は、予め設定された処理動作を行うためのプロ
グラムと、製品仕様を制御するための製品仕様設定情報
とを書き換え可能な不揮発性メモリに記憶させ、前記プ
ログラムが記憶されている書き換え可能なプログラム領
域と、前記製品仕様設定情報が記憶された製品仕様設定
領域とを同一アドレス空間にて構成し、通常の動作を行
う際には前記プログラム領域のみをアクセス可能とし、
製品仕様の変更を行う際には、前記製品仕様設定領域を
アクセス可能とし、該製品仕様設定領域に記憶されてい
る製品仕様設定情報の書き換えを行うものであって、前
記製品仕様設定領域をアクセス可能とするステップが、
半導体集積回路に設けられている端子を介して、前記製
品仕様設定領域を選択可能とするための信号を外部から
入力させることにより前記製品仕様設定領域をアクセス
可能とするステップであることを特徴とする。
【００１９】従って、レイアウト面積を大幅に増大させ
ずに、１つの半導体集積回路により複数のユーザ要求仕
様を満足することができるとともに一旦製品仕様の設定
を行なった後でも設定変更が可能となる。
ずに、１つの半導体集積回路により複数のユーザ要求仕
様を満足することができるとともに一旦製品仕様の設定
を行なった後でも設定変更が可能となる。
【００２０】
【００２１】
【００２２】
【００２３】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【００２４】（第１の実施形態）図１は本発明の第１の
実施形態の半導体集積回路の構成を示すブロック図であ
る。
実施形態の半導体集積回路の構成を示すブロック図であ
る。
【００２５】本実施形態の半導体集積回路は、不揮発性
メモリ１と、ＣＰＵ２を内部に有している。そして、不
揮発性メモリ１とＣＰＵ２は内部バス３で接続されてい
る。この不揮発性メモリ１は、電気的に書き込み及び消
去可能なメモリであるＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃ
ａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍ
ａｂｌｅ ＲＯＭ）でもよいし、フラッシュＲＯＭでも
よい。
メモリ１と、ＣＰＵ２を内部に有している。そして、不
揮発性メモリ１とＣＰＵ２は内部バス３で接続されてい
る。この不揮発性メモリ１は、電気的に書き込み及び消
去可能なメモリであるＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃ
ａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍ
ａｂｌｅ ＲＯＭ）でもよいし、フラッシュＲＯＭでも
よい。
【００２６】また、不揮発性メモリ１は、プログラムを
記憶するためのプログラム領域１１と、製品仕様設定情
報を記憶するための製品仕様設定領域１２と、アドレス
デコーダ１５と、論理積回路１４１、１４２と、内部バ
ス３と接続されたデータバス１３とから構成されてい
る。そして、プログラム領域１１と製品仕様設定領域１
２は、データバス１３を介してデータのリード及びライ
トを行う構成になっている。さらに、製品仕様設定領域
１２のアドレスは、プログラム領域１１と同一アドレス
空間にマッピングされている。
記憶するためのプログラム領域１１と、製品仕様設定情
報を記憶するための製品仕様設定領域１２と、アドレス
デコーダ１５と、論理積回路１４１、１４２と、内部バ
ス３と接続されたデータバス１３とから構成されてい
る。そして、プログラム領域１１と製品仕様設定領域１
２は、データバス１３を介してデータのリード及びライ
トを行う構成になっている。さらに、製品仕様設定領域
１２のアドレスは、プログラム領域１１と同一アドレス
空間にマッピングされている。
【００２７】また、論理積回路５は、ＬＳＩ端子１１１
とＩＣ（ＩｎｎｔｅｒｎａｌｌｙＣｏｎｎｅｃｔｅｄ）
端子１１２を入力とし、不揮発性メモリ１内のプログラ
ム領域１１と製品仕様設定領域１２とを区別するための
製品仕様設定領域イネーブル信号１６を生成して出力し
ている。
とＩＣ（ＩｎｎｔｅｒｎａｌｌｙＣｏｎｎｅｃｔｅｄ）
端子１１２を入力とし、不揮発性メモリ１内のプログラ
ム領域１１と製品仕様設定領域１２とを区別するための
製品仕様設定領域イネーブル信号１６を生成して出力し
ている。
【００２８】ここで、ＩＣ端子１１２には、製品仕様を
変更する際にハイレベルが印加される。そして、ＬＳＩ
端子１１１にはＩＣ端子１１２にハイレベルが印加され
ている際に、ハイレベルまたはロウレベルの信号を印加
されて、プログラム領域１１と製品仕様設定領域１２の
どちらかをアクセス可能とするかを選択する。
変更する際にハイレベルが印加される。そして、ＬＳＩ
端子１１１にはＩＣ端子１１２にハイレベルが印加され
ている際に、ハイレベルまたはロウレベルの信号を印加
されて、プログラム領域１１と製品仕様設定領域１２の
どちらかをアクセス可能とするかを選択する。
【００２９】アドレスデコーダ１５は、入力されたアド
レス信号が予め設定されているアドレスと一致すると出
力信号をハイレベルとする。
レス信号が予め設定されているアドレスと一致すると出
力信号をハイレベルとする。
【００３０】論理積回路１４１は、アドレスデコーダ１
５からの出力信号がアクティブで、製品仕様設定領域イ
ネーブル信号１６がインアクティブの場合に出力信号を
アクティブとする。論理積回路１４２は、アドレスデコ
ーダ１５からの出力信号と製品仕様設定領域イネーブル
信号１６がともにアクティブの場合に出力信号をアクテ
ィブとする。
５からの出力信号がアクティブで、製品仕様設定領域イ
ネーブル信号１６がインアクティブの場合に出力信号を
アクティブとする。論理積回路１４２は、アドレスデコ
ーダ１５からの出力信号と製品仕様設定領域イネーブル
信号１６がともにアクティブの場合に出力信号をアクテ
ィブとする。
【００３１】製品仕様設定領域１２は、論理積回路１４
２の出力信号がハイレベルとなるとアクセス可能とな
り、プログラム領域１１は、論理積回路１４１の出力信
号がハイレベルの場合にアクセス可能となる。
２の出力信号がハイレベルとなるとアクセス可能とな
り、プログラム領域１１は、論理積回路１４１の出力信
号がハイレベルの場合にアクセス可能となる。
【００３２】図１では、論理積回路１４１、１４２から
の出力信号により１つのアドレスに対応した領域のみが
アクセス可能となるような構成となっているが、実際に
はアドレスデコーダ１５は複数のアドレスに対応した信
号を出力し、論理積回路１４１、１４２がそれぞれ複数
設けられることにより、プログラム領域１１と、製品仕
様設定領域１２の複数のアドレスに対応した領域がアク
セスされる構成になっている。
の出力信号により１つのアドレスに対応した領域のみが
アクセス可能となるような構成となっているが、実際に
はアドレスデコーダ１５は複数のアドレスに対応した信
号を出力し、論理積回路１４１、１４２がそれぞれ複数
設けられることにより、プログラム領域１１と、製品仕
様設定領域１２の複数のアドレスに対応した領域がアク
セスされる構成になっている。
【００３３】また製品仕様設定領域１２からは、データ
バス１３に出力されるビットデータ１４がデータバス１
３を介さずに、製品仕様選択信号４として不揮発性メモ
リ１から出力される。この製品仕様選択信号４は、製品
仕様設定領域１２に記憶されている製品仕様設定情報が
信号として出力されたものであり、半導体集積回路をど
のような製品仕様とするかを決定する為の信号である。
バス１３に出力されるビットデータ１４がデータバス１
３を介さずに、製品仕様選択信号４として不揮発性メモ
リ１から出力される。この製品仕様選択信号４は、製品
仕様設定領域１２に記憶されている製品仕様設定情報が
信号として出力されたものであり、半導体集積回路をど
のような製品仕様とするかを決定する為の信号である。
【００３４】本実施形態の半導体集積回路では、不揮発
性メモリ１の中に設けられた製品仕様設定領域１２に書
き込む値により、不揮発性メモリ１から出力される製品
仕様選択信号４の論理を制御して、１つの半導体集積回
路で、複数のユーザ要求仕様を満足することが可能とな
る。そのため、ユーザから要求された機能を搭載した半
導体集積回路を迅速にユーザに提供することができる。
性メモリ１の中に設けられた製品仕様設定領域１２に書
き込む値により、不揮発性メモリ１から出力される製品
仕様選択信号４の論理を制御して、１つの半導体集積回
路で、複数のユーザ要求仕様を満足することが可能とな
る。そのため、ユーザから要求された機能を搭載した半
導体集積回路を迅速にユーザに提供することができる。
【００３５】また、製品仕様の設定の変更を容易に行う
ことができるので、１つの半導体集積回路で複数機能の
評価チェックが可能であり、開発期間の短縮及び、開発
コストの削減が可能となる効果が得られる。
ことができるので、１つの半導体集積回路で複数機能の
評価チェックが可能であり、開発期間の短縮及び、開発
コストの削減が可能となる効果が得られる。
【００３６】また、ユーザに製品仕様制御方法を公開す
ることにより、ユーザ自身が希望する機能を選択するこ
とが可能となり、ユーザとしては、同一ＬＳＩチップで
複数のアプリケーションに対応することが可能となる。
ることにより、ユーザ自身が希望する機能を選択するこ
とが可能となり、ユーザとしては、同一ＬＳＩチップで
複数のアプリケーションに対応することが可能となる。
【００３７】次に、図２を参照して図１の半導体集積回
路を用いた具体的な構成例を説明する。
路を用いた具体的な構成例を説明する。
【００３８】図２は図１の不揮発性メモリ１の製品仕様
設定領域１２から出力される製品仕様選択信号４を用い
たプルアップ抵抗機能制御を実現するための構成を示す
図である。
設定領域１２から出力される製品仕様選択信号４を用い
たプルアップ抵抗機能制御を実現するための構成を示す
図である。
【００３９】この半導体集積回路は、図２を参照する
と、図１の半導体集積回路に対してＭＰＸ（マルチプレ
クサ）６とプルアップ抵抗回路７が接続されている。
と、図１の半導体集積回路に対してＭＰＸ（マルチプレ
クサ）６とプルアップ抵抗回路７が接続されている。
【００４０】プルアップ抵抗回路７は、一端がＶＤＤレ
ベルに接続され、他端がｐチャネルＭＯＳトランジスタ
のソースに接続された抵抗素子と、ドレインがＬＳＩ端
子に接続されたｐチャネルＭＯＳトランジスタとから構
成されている。
ベルに接続され、他端がｐチャネルＭＯＳトランジスタ
のソースに接続された抵抗素子と、ドレインがＬＳＩ端
子に接続されたｐチャネルＭＯＳトランジスタとから構
成されている。
【００４１】ＭＰＸ６は、製品仕様選択信号４が入力さ
れ、プルアップ抵抗回路７内のｐチャネルＭＯＳトラン
ジスタのゲートを製品仕様選択信号４に基づきＶＤＤレ
ベルまたはＧＮＤレベルに接続する。
れ、プルアップ抵抗回路７内のｐチャネルＭＯＳトラン
ジスタのゲートを製品仕様選択信号４に基づきＶＤＤレ
ベルまたはＧＮＤレベルに接続する。
【００４２】また、ＭＰＸ６が、プルアップ抵抗回路７
のＰチャネルＭＯＳトランジスタのゲートをＶＤＤレベ
ルまたはＧＮＤレベルに接続することにより、ＬＳＩ端
子におけるプルアップのオン／オフの制御が行われる。
のＰチャネルＭＯＳトランジスタのゲートをＶＤＤレベ
ルまたはＧＮＤレベルに接続することにより、ＬＳＩ端
子におけるプルアップのオン／オフの制御が行われる。
【００４３】次に、図２に示した半導体集積回路におけ
るプルアップ抵抗制御機能を図３および図４を用いて説
明する。図３は、プルアップ抵抗をＬＳＩ端子に接続す
る場合の動作を示すフローチャート、図４はプルアップ
抵抗をＬＳＩ端子から切断する場合の動作を示すフロー
チャートである。
るプルアップ抵抗制御機能を図３および図４を用いて説
明する。図３は、プルアップ抵抗をＬＳＩ端子に接続す
る場合の動作を示すフローチャート、図４はプルアップ
抵抗をＬＳＩ端子から切断する場合の動作を示すフロー
チャートである。
【００４４】先ず図３を用いてプルアップ抵抗をＬＳＩ
端子に接続する場合の動作について説明する。
端子に接続する場合の動作について説明する。
【００４５】先ず、ＬＳＩ端子１１１及びＩＣ端子１１
２をハイレベルになるようにＬＳＩチップ外部で設定
し、電源投入時に製品仕様設定領域１２がアクティブに
なるように設定する（ステップ１０１）。
２をハイレベルになるようにＬＳＩチップ外部で設定
し、電源投入時に製品仕様設定領域１２がアクティブに
なるように設定する（ステップ１０１）。
【００４６】次に、電源投入し（ステップ１０２）、製
品仕様設定領域１２に“０１Ｈ”を命令により書き込む
ことにより、製品仕様選択信号４がハイレベルとなり、
ＭＰＸ６はプルアップ抵抗回路７のｐチャネルＭＯＳト
ランジスタのゲートをＧＮＤレベルに接続する。このこ
とにより、ＰチャネルＭＯＳトランジスタはオン状態と
なりＬＳＩ端子はプルアップ抵抗が接続された仕様とな
る（ステップ１０３）。そして、最後に電源を切断し処
理を終了する（ステップ１０４）。
品仕様設定領域１２に“０１Ｈ”を命令により書き込む
ことにより、製品仕様選択信号４がハイレベルとなり、
ＭＰＸ６はプルアップ抵抗回路７のｐチャネルＭＯＳト
ランジスタのゲートをＧＮＤレベルに接続する。このこ
とにより、ＰチャネルＭＯＳトランジスタはオン状態と
なりＬＳＩ端子はプルアップ抵抗が接続された仕様とな
る（ステップ１０３）。そして、最後に電源を切断し処
理を終了する（ステップ１０４）。
【００４７】次に、図４を用いてプルアップ抵抗をＬＳ
Ｉ端子から切断する場合の動作について説明する。
Ｉ端子から切断する場合の動作について説明する。
【００４８】先ず、ＬＳＩ端子１１１及びＩＣ端子１１
２をハイレベルになるようにＬＳＩチップ外部で設定
し、電源投入時に製品仕様設定領域１２がアクティブに
なるように設定する（ステップ１０５）。
２をハイレベルになるようにＬＳＩチップ外部で設定
し、電源投入時に製品仕様設定領域１２がアクティブに
なるように設定する（ステップ１０５）。
【００４９】次に、電源投入し（ステップ１０６）、製
品仕様設定領域１２に“００Ｈ”を命令により書き込む
ことにより、製品仕様選択信号４がロウレベルとなり、
ＭＰＸ６はプルアップ抵抗回路７のｐチャネルＭＯＳト
ランジスタのゲートをＶＤＤレベルに接続する。このこ
とにより、ＰチャネルＭＯＳトランジスタはオフ状態と
なりＬＳＩ端子はプルアップ抵抗が接続されない仕様と
なる（ステップ１０７）。そして、最後に電源を切断し
処理を終了する（ステップ１０８）。
品仕様設定領域１２に“００Ｈ”を命令により書き込む
ことにより、製品仕様選択信号４がロウレベルとなり、
ＭＰＸ６はプルアップ抵抗回路７のｐチャネルＭＯＳト
ランジスタのゲートをＶＤＤレベルに接続する。このこ
とにより、ＰチャネルＭＯＳトランジスタはオフ状態と
なりＬＳＩ端子はプルアップ抵抗が接続されない仕様と
なる（ステップ１０７）。そして、最後に電源を切断し
処理を終了する（ステップ１０８）。
【００５０】このように製品仕様設定領域１２に書き込
む値により、不揮発性メモリ１から出力される製品仕様
選択信号４の論理を制御して、プルアップ機能の有無を
変更することができるので、１つの半導体集積回路で、
複数のユーザ要求仕様を満足することが可能となる。 （第２の実施形態）次に、本発明の第２の実施形態につ
いて図５を参照して説明する。
む値により、不揮発性メモリ１から出力される製品仕様
選択信号４の論理を制御して、プルアップ機能の有無を
変更することができるので、１つの半導体集積回路で、
複数のユーザ要求仕様を満足することが可能となる。 （第２の実施形態）次に、本発明の第２の実施形態につ
いて図５を参照して説明する。
【００５１】図５は水晶発振安定時間設定回路９を内蔵
した半導体集積回路の構成を示したブロック図である。
本実施形態の半導体集積回路では、発振安定時間の長さ
を製品仕様として設定する場合を示したものである。
した半導体集積回路の構成を示したブロック図である。
本実施形態の半導体集積回路では、発振安定時間の長さ
を製品仕様として設定する場合を示したものである。
【００５２】発振安定時間とは、水晶発振子を半導体集
積回路の外部に設置する場合に、その水晶発振子の発振
が安定するまでに半導体集積回路の動作を停止させてお
く時間をいう。
積回路の外部に設置する場合に、その水晶発振子の発振
が安定するまでに半導体集積回路の動作を停止させてお
く時間をいう。
【００５３】本実施形態では、不揮発性メモリ１内の製
品仕様設定領域１２から製品仕様選択信号４1、４2が出
力されている。そして、製品仕様選択信号４1、４2はデ
コーダ８に入力され、デコードされ製品仕様信号１７1
〜１７4の論理を制御している。
品仕様設定領域１２から製品仕様選択信号４1、４2が出
力されている。そして、製品仕様選択信号４1、４2はデ
コーダ８に入力され、デコードされ製品仕様信号１７1
〜１７4の論理を制御している。
【００５４】デコーダ８の入力と出力の関係を下記の表
１に示す。
１に示す。
【００５５】
【表１】 表１に示されたように、デコーダ８は、製品仕様選択信
号４1、４2の２つの信号の組み合せにより、製品仕様信
号１７1〜１７4のいずれか１つの信号をアクティブとす
る。
号４1、４2の２つの信号の組み合せにより、製品仕様信
号１７1〜１７4のいずれか１つの信号をアクティブとす
る。
【００５６】発振安定時間設定回路９は、発振回路１０
が発振を開始してから一定時間経過後に論理積回路２０
に対して出力する信号をハイレベルとして発振回路１０
の出力がシステムクロックとして出力されるような制御
を行うことにより発振安定時間を確保している。そし
て、発振安定時間設定回路９は、製品仕様信号１７1〜
１７4のうちのどの信号がアクティブとなるかによりこ
の発振安定時間の設定を変更する。 （第３の実施形態）次に、本発明の第３の実施形態につ
いて図６を参照して説明する。
が発振を開始してから一定時間経過後に論理積回路２０
に対して出力する信号をハイレベルとして発振回路１０
の出力がシステムクロックとして出力されるような制御
を行うことにより発振安定時間を確保している。そし
て、発振安定時間設定回路９は、製品仕様信号１７1〜
１７4のうちのどの信号がアクティブとなるかによりこ
の発振安定時間の設定を変更する。 （第３の実施形態）次に、本発明の第３の実施形態につ
いて図６を参照して説明する。
【００５７】上記の第２の実施形態では、２つの製品仕
様選択信号４1、４2をデコーダ８に入力し、４種類の製
品仕様信号１７1〜１７4の論理を制御していたが、本実
施形態では、不揮発性メモリ１からｎ本の製品仕様選択
信号４1〜４nが出力されるようにし、そのｎ本の製品仕
様選択信号４1〜４nをデコーダ１８に入力してデコード
することにより、ｍ本（ｍ＝２n）の製品仕様信号１７1
〜１７mを制御するようにしている。
様選択信号４1、４2をデコーダ８に入力し、４種類の製
品仕様信号１７1〜１７4の論理を制御していたが、本実
施形態では、不揮発性メモリ１からｎ本の製品仕様選択
信号４1〜４nが出力されるようにし、そのｎ本の製品仕
様選択信号４1〜４nをデコーダ１８に入力してデコード
することにより、ｍ本（ｍ＝２n）の製品仕様信号１７1
〜１７mを制御するようにしている。
【００５８】本実施形態では、上記第２の実施形態と比
較して更に詳細な製品仕様を設定することができるとい
う効果が得られる。
較して更に詳細な製品仕様を設定することができるとい
う効果が得られる。
【００５９】上記第１から第３の実施形態では、製品仕
様としてプルアップ抵抗の有無や、発振安定時間の設定
を用いた場合を用いて説明したが、本発明はこれに限定
されるものではなく、製品仕様信号により他の製品仕様
を制御するようにした場合でも同様に本発明を適用する
ことができるものである。
様としてプルアップ抵抗の有無や、発振安定時間の設定
を用いた場合を用いて説明したが、本発明はこれに限定
されるものではなく、製品仕様信号により他の製品仕様
を制御するようにした場合でも同様に本発明を適用する
ことができるものである。
【００６０】この場合の他の製品仕様には、半導体集積
回路の周辺回路機能である３線式のシリアル通信の仕様
や８ビットタイマの仕様、ＬＳＩ端子の極性の仕様、Ｌ
ＳＩ端子数の仕様等が含まれる。ここで、ＬＳＩ端子の
極性の仕様とは、ＬＳＩ端子が入力端子であるか、出力
端子であるか、入出力端子であるかの仕様である。
回路の周辺回路機能である３線式のシリアル通信の仕様
や８ビットタイマの仕様、ＬＳＩ端子の極性の仕様、Ｌ
ＳＩ端子数の仕様等が含まれる。ここで、ＬＳＩ端子の
極性の仕様とは、ＬＳＩ端子が入力端子であるか、出力
端子であるか、入出力端子であるかの仕様である。
【００６１】
【発明の効果】以上説明したように、本発明の半導体集
積回路および製品仕様制御方法は、プログラムを記憶す
るための不揮発性メモリの一部の領域に製品仕様設定情
報も記憶させることにより、レイアウト面積を大幅に増
大させずに、１つのＬＳＩチップで複数のユーザ要求仕
様を満足することができるとともに一旦製品仕様の設定
を行なった後でも設定変更が可能となるという効果を有
する。
積回路および製品仕様制御方法は、プログラムを記憶す
るための不揮発性メモリの一部の領域に製品仕様設定情
報も記憶させることにより、レイアウト面積を大幅に増
大させずに、１つのＬＳＩチップで複数のユーザ要求仕
様を満足することができるとともに一旦製品仕様の設定
を行なった後でも設定変更が可能となるという効果を有
する。
【図１】本発明の第１の実施形態の半導体集積回路の構
成を示すブロック図である。
成を示すブロック図である。
【図２】図１の半導体集積回路によりプルアップ抵抗制
御機能を実現した場合の構成を示すブロック図である。
御機能を実現した場合の構成を示すブロック図である。
【図３】図２の半導体集積回路における製品仕様制御方
法の動作（プルアップ抵抗を接続する場合）を示すフロ
ーチャートである。
法の動作（プルアップ抵抗を接続する場合）を示すフロ
ーチャートである。
【図４】図２の半導体集積回路における製品仕様制御方
法の動作（プルアップ抵抗を切断する場合）を示すフロ
ーチャートである。
法の動作（プルアップ抵抗を切断する場合）を示すフロ
ーチャートである。
【図５】本発明の第２の実施形態の半導体集積回路の構
成を示すブロック図である。
成を示すブロック図である。
【図６】本発明の第３の実施形態の半導体集積回路の構
成を示すブロック図である。
成を示すブロック図である。
【図７】マスクオプションによりプルアップ抵抗制御機
能を実現した場合の構成を示すブロック図である。
能を実現した場合の構成を示すブロック図である。
１ 不揮発性メモリ ２ ＣＰＵ ３ 内部バス ４、４1〜４n 製品仕様選択信号 ５ 論理積回路 ６ マルチプレクサ（ＭＰＸ） ７ プルアップ抵抗回路 ８ デコーダ ９ 発振安定時間設定回路 １０ 発振回路 １１ プログラム領域 １２ 製品仕様設定領域 １３ データバス １４ ビットデータ １５ アドレスデコーダ １６ 製品仕様設定領域イネーブル信号 １７1〜１７m 製品仕様信号 １８ デコーダ ２０ 論理積回路 ５２ アルミ配線 １０１〜１０８ ステップ １１１ ＬＳＩ端子 １１２ ＩＣ端子 １４１、１４２ 論理積回路
Claims (2)
- 【請求項１】 予め設定されたプログラムに従って処理
を行うための半導体集積回路において、 前記プログラ
ムが記憶され書き換え可能なプログラム領域と、製品仕
様を制御するための製品仕様設定情報が記憶された書き
換え可能な製品仕様設定領域と、前記プログラム領域と
前記製品仕様設定領域を選択して動作させるための選択
手段とから構成され、前記製品仕様設定領域が選択され
た際に前記製品仕様設定情報を製品仕様選択信号として
外部に直接出力する不揮発性メモリを有し、書き換え可
能な前記プログラム領域と前記製品仕様設定領域とを同
一アドレス空間にて構成すると共に、前記製品仕様設定
領域を選択可能とする信号を外部より供給するための端
子をさらに有していることを特徴とする半導体集積回
路。 - 【請求項２】 予め設定された処理動作を行うためのプ
ログラムと、製品仕様を制御するための製品仕様設定情
報とを書き換え可能な不揮発性メモリに記憶させ、前記
プログラムが記憶されている書き換え可能なプログラム
領域と、前記製品仕様設定情報が記憶された製品仕様設
定領域とを同一アドレス空間にて構成し、通常の動作を
行う際には前記プログラム領域のみをアクセス可能と
し、製品仕様の変更を行う際には、前記製品仕様設定領
域をアクセス可能とし、該製品仕様設定領域に記憶され
ている製品仕様設定情報の書き換えを行うものであっ
て、前記製品仕様設定領域をアクセス可能とするステッ
プが、半導体集積回路に設けられている端子を介して、
前記製品仕様設定領域を選択可能とするための信号を外
部から入力させることにより前記製品仕様設定領域をア
クセス可能とするステップであることを特徴とする半導
体集積回路の製品仕様制御方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24854998A JP3184156B2 (ja) | 1998-09-02 | 1998-09-02 | 半導体集積回路およびその製品仕様制御方法 |
| DE69908519T DE69908519T2 (de) | 1998-09-02 | 1999-08-31 | Halbleiterschaltung mit Produktspezifikationsänderungsfunktion |
| EP99116778A EP0984456B1 (en) | 1998-09-02 | 1999-08-31 | Semiconductor integrated circuit with product specification altering function |
| KR1019990037124A KR100342452B1 (ko) | 1998-09-02 | 1999-09-02 | 제품 사양 재설정 기능을 갖는 반도체 집적 회로 및 그 제품 사양 설정 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24854998A JP3184156B2 (ja) | 1998-09-02 | 1998-09-02 | 半導体集積回路およびその製品仕様制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000076871A JP2000076871A (ja) | 2000-03-14 |
| JP3184156B2 true JP3184156B2 (ja) | 2001-07-09 |
Family
ID=17179836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24854998A Expired - Fee Related JP3184156B2 (ja) | 1998-09-02 | 1998-09-02 | 半導体集積回路およびその製品仕様制御方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0984456B1 (ja) |
| JP (1) | JP3184156B2 (ja) |
| KR (1) | KR100342452B1 (ja) |
| DE (1) | DE69908519T2 (ja) |
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| US20060036803A1 (en) * | 2004-08-16 | 2006-02-16 | Mori Edan | Non-volatile memory device controlled by a micro-controller |
| KR100905717B1 (ko) * | 2007-05-29 | 2009-07-01 | 삼성전자주식회사 | 플래시 메모리 장치에서의 ｅ - ｆｕｓｅ 데이터 독출 방법 |
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| DE102016200245B3 (de) * | 2016-01-12 | 2016-09-29 | Siemens Aktiengesellschaft | Verfahren zur Einstellung der Pull-Widerstände eines elektronischen Bausteins |
Family Cites Families (4)
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|---|---|---|---|---|
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| JPH06243677A (ja) * | 1993-02-19 | 1994-09-02 | Hitachi Ltd | 半導体記憶装置とメモリ装置及びその品種設定方法 |
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| US6279069B1 (en) * | 1996-12-26 | 2001-08-21 | Intel Corporation | Interface for flash EEPROM memory arrays |
-
1998
- 1998-09-02 JP JP24854998A patent/JP3184156B2/ja not_active Expired - Fee Related
-
1999
- 1999-08-31 EP EP99116778A patent/EP0984456B1/en not_active Expired - Lifetime
- 1999-08-31 DE DE69908519T patent/DE69908519T2/de not_active Expired - Fee Related
- 1999-09-02 KR KR1019990037124A patent/KR100342452B1/ko not_active IP Right Cessation
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|---|---|
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| EP0984456A1 (en) | 2000-03-08 |
| KR100342452B1 (ko) | 2002-06-28 |
| DE69908519D1 (de) | 2003-07-10 |
| JP2000076871A (ja) | 2000-03-14 |
| KR20000022877A (ko) | 2000-04-25 |
| DE69908519T2 (de) | 2003-12-11 |
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