KR100277901B1 - 원칩 마이크로 컴퓨터 - Google Patents
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Abstract
외부 프로그램 메모리 영역으로 어드레스천이후 메모리 테스트가 가능하도록 한 원칩 마이크로 컴퓨터에 관한 것으로, 내부 및 외부프로그램 메모리, 중앙처리부, 데이터 메모리를 구비한 원칩 마이크로 컴퓨터에서, 내부 프로그램 메모리 어드레스와 외부 프로그램 메모리 어드레스를 판단하는 어드레스 판단부와, 외부 프로그램 메모리에 상응하는 명령어가 저장된 테스트 메모리와, 어드레스 판단부의 출력과 외부 프로그램 메모리 액세스신호를 NAND연산하는 낸드게이트와, 시스템 리셋신호와 외부 프로그램 메모리 어드레스 래치신호를 AND연산하는 앤드게이트와, 앤드게이트 출력에 따라 테스트 메모리의 출력을 제어하는 테스트 메모리 출력제어부와, 낸드게이트 및 테스트 메모리 출력제어부의 출력에 따라 내부 프로그램 메모리의 출력을 제어하는 프로그램 메모리 출력제어부를 포함하여 구성되므로 오류 복구능력을 극대화할 수 있다.
Description
본 발명은 마이크로 컴퓨터에 관한 것으로서, 특히 외부메모리 어드레스영역에서 메모리 테스트가 가능하도록 한 원칩(One-Chip) 마이크로 컴퓨터에 관한 것이다.
종래의 기술에 따른 원칩 마이크로 컴퓨터는 도 1에 도시된 바와 같이, 각종 동작명령이 기설정되어 있는 프로그램 메모리(1), 각종 데이터를 저장하기 위한 데이터 메모리(2), 내부의 프로그램 카운터(3)에 의해 일정 어드레스를 출력하고 어드레스에 해당하는 동작명령을 해독하여 상기 데이터 메모리(4)에 저장하거나 주변기능 블록(5)에 출력하는 중앙처리장치(2), 상기 프로그램 카운터(3)에서 출력된 어드레스의 해당영역 즉, 내부메모리영역/외부메모리로영역을 판단하는 어드레스 판단회로(9), 상기 어드레스 판단회로(9)의 출력과 외부메모리 억세스(Access)핀의 출력을 NAND연산하여 그 결과를 출력하는 낸드게이트(10), 상기 낸드게이트(10)의 출력에 따라 외부메모리 어드레스 래치핀을 인에이블(Enable) 또는 디스에이블(Disable)시키는 컨트롤로직(11), 상기 낸드게이트(10)의 출력에 따라 외부메모리로의 상위/하위어드레스 출력 또는 명령어 입/출력을 선택하는 제 1 내지 제 3멀티플렉서(6)(7)(8)를 포함하여 구성된다.
이때 프로그램 메모리(1)에는 상위/하위 어드레스버스와 명령어버스가 연결되고 중앙처리장치(2)에는 상위/하위 어드레스버스, 명령어버스 및 데이터버스가 연결되며, 데이터 메모리(4)에는 상위/하위 어드레스버스와 데이터버스가 연결되어 있다.
그리고 제 1멀티플렉서(6)는 데이터버스, 하위 어드레스버스 및 포트/하위 어드레스/명령어핀이 연결되고 제 2멀티플렉서(7)는 명령어버스, 데이터버스 및 포트/하위 어드레스/명령어핀이 연결되며, 제 3멀티플렉서(8)는 데이터버스, 상위 어드레스버스 및 포트/상위 어드레스핀이 연결된다.
이와 같이 구성된 종래의 기술에 따른 원칩 마이크로 컴퓨터의 메모리 테스트동작을 살펴보면 다음과 같다.
먼저, 원칩 마이크로 컴퓨터는 내부 프로그램 메모리(1)(이하, 프로그램 메모리라 칭함) 또는 외부 프로그램 메모리(도시 생략)를 선택적으로 사용할 수 있다.
이때 메모리선택은 외부메모리 억세스핀의 신호레벨에 따라 제어되는데, 첫째, 외부메모리 억세스핀이 '로우'인 경우 상기 '로우'신호를 입력받은 낸드게이트(10)는 그 동작특성상 어드레스 판단회로(9)의 출력에 상관없이 '하이'를 출력한다.
이어서 상기 낸드게이트(10)의 출력이 프로그램 메모리(1), 제 1 내지 제 3멀티플렉서(6)(7)(8) 및 컨트롤로직(11)에 입력된다.
따라서 프로그램 메모리(1)의 출력이 디스에이블되고 컨트롤로직(11)에 의해 외부메모리 어드레스 래치핀이 인에이블되므로 상기 하위/상위 어드레스버스를 통한 하위/상위 어드레스가 상기 제 1 및 제 3멀티플렉서(6)(8)를 통해 외부 프로그램 메모리로 입력된다.
이어서 외부 프로그램 메모리는 입력된 어드레스에 해당하는 명령을 제 2멀티플렉서(7)를 통해 중앙처리장치(2)로 입력한다.
따라서 중앙처리장치(2)는 입력된 명령어를 해독하여 데이터 메모리(4)에 저장하거나 주변기능블록(5)에 해당 명령을 출력하여 메모리 테스트동작을 수행한다.
둘째, 외부메모리 억세스핀이 '하이'인 경우 현재 프로그램 카운터(3)로 부터 출력된 어드레스가 내부 프로그램 메모리영역인 경우 어드레스 판단회로(9)는 '하이'를 출력한다.
그리고 어드레스 판단회로(9)의 출력 '하이'에 따라 낸드게이트(10)가 '로우'를 출력하므로 프로그램 메모리(1)의 출력이 인에이블되고 포트/하위 어드레스/명령어핀 및 포트/상위 어드레스핀으로 데이터버스를 통해 데이터가 입/출력된다.
한편, 어드레스가 외부 프로그램 메모리영역으로 천이한 경우 어드레스 판단회로(9)는 '로우'를 출력한다.
이어서 낸드게이트(10)는 '하이'를 출력하므로 프로그램 메모리(1)의 출력이 디스에이블되고 하위/상위 어드레스버스를 통한 하위/상위 어드레스가 상기 제 1 및 제 3멀티플렉서(6)(8)를 통해 외부 프로그램 메모리로 입력된다.
그리고 외부 프로그램 메모리는 입력된 어드레스에 해당하는 명령을 제 2멀티플렉서(7)를 통해 중앙처리장치(2)로 입력한다.
종래의 기술에 따른 원칩 마이크로 컴퓨터는 내부 프로그램 메모리에 임의의 명령어가 기설정되어 있으므로 외부메모리 억세스핀이 '하이'레벨일 때 외부 프로그램 메모리영역으로 어드레스 천이후 테스트가 불가능하여 오류 복구능력이 저하되는 문제점이 있다.
따라서 본 발명은 상기한 종래의 문제점을 해결하기 위하여 안출한 것으로서, 외부메모리 영역으로 어드레스천이후 메모리 테스트가 가능하도록 한 원칩 마이크로 컴퓨터를 제공함에 그 목적이 있다.
도 1은 종래의 기술에 따른 원칩 마이크로 컴퓨터의 구성을 나타낸 레이아웃도
도 2는 본 발명에 따른 원칩 마이크로 컴퓨터의 구성을 나타낸 레이아웃도
도면의 주요부분에 대한 부호의 설명
1, 20: 프로그램 메모리 2: 중앙처리장치
3: 프로그램 카운터 4: 데이터 메모리
5: 주변기능 블록 6: 제 1멀티플렉서
7: 제 2멀티플렉서 8: 제 3멀티플렉서
9: 어드레스 판단회로 10: 낸드게이트
11: 컨트롤 로직 21: 테스트 메모리
22: 앤드게이트 23: 래치
24: 노아게이트
본 발명은 내부 및 외부프로그램 메모리, 중앙처리부, 데이터 메모리를 구비한 원칩 마이크로 컴퓨터에서, 내부 프로그램 메모리 어드레스와 외부 프로그램 메모리 어드레스를 판단하는 어드레스 판단부와, 외부 프로그램 메모리에 상응하는 명령어가 저장된 테스트 메모리와, 어드레스 판단부의 출력과 외부 프로그램 메모리 액세스신호를 NAND연산하는 낸드게이트와, 시스템 리셋신호와 외부 프로그램 메모리 어드레스 래치신호를 AND연산하는 앤드게이트와, 앤드게이트 출력에 따라 테스트 메모리의 출력을 제어하는 테스트 메모리 출력제어부와, 낸드게이트 및 테스트 메모리 출력제어부의 출력에 따라 내부 프로그램 메모리의 출력을 제어하는 프로그램 메모리 출력제어부를 포함하여 구성됨을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 원칩 마이크로 컴퓨터의 메모리 테스트동작을 설명하면 다음과 같다.
도 2는 본 발명에 따른 원칩 마이크로 컴퓨터의 구성을 나타낸 레이아웃도이다.
본 발명에 따른 원칩 마이크로 컴퓨터는 도 2에 도시된 바와 같이, 각종 동작명령이 기설정되어 있는 프로그램 메모리(20), 각종 데이터를 저장하기 위한 데이터 메모리(2), 내부의 프로그램 카운터(3)에 의해 일정 어드레스를 출력하고 어드레스에 해당하는 동작명령을 해독하여 상기 데이터 메모리(4)에 저장하거나 주변기능 블록(5)에 출력하는 중앙처리장치(2), 상기 프로그램 카운터(3)에서 출력된 어드레스의 해당영역 즉, 내부메모리영역/외부메모리영역을 판단하는 어드레스 판단회로(9), 상기 어드레스 판단회로(9)의 출력과 외부메모리 억세스(Access)핀의 출력을 NAND연산하여 그 결과를 출력하는 낸드게이트(10), 상기 낸드게이트(10)의 출력에 따라 외부메모리 어드레스 래치핀을 인에이블(Enable) 또는 디스에이블(Disable)시키는 컨트롤로직(11), 외부 프로그램 메모리에 상응하는 명령어가 저장된 테스트 메모리(21), 리셋신호와 외부 프로그램 메모리 어드레스 래치핀의 출력을 AND연산하는 앤드게이트(22), 상기 앤드게이트(22) 출력의 폴링에지(Falling Edge)에서 트리거(Trigger)되어 '하이'신호를 출력하는 래치(23), 상기 낸드게이트(10) 및 래치(23)의 출력을 NOR연산하는 노아게이트(24), 상기 낸드게이트(10)의 출력에 따라 외부 프로그램 메모리로의 상위/하위어드레스 출력 또는 명령어 입력을 선택하는 제 1 내지 제 3멀티플렉서(6)(7)(8)를 포함하여 구성된다.
이때 테스트 메모리(21)에는 하위/상위 어드레스버스 및 명령어버스가 연결된다.
이와 같이 구성된 본 발명에 따른 원칩 마이크로 컴퓨터의 메모리 테스트동작을 살펴보면 다음과 같다.
먼저, 외부메모리 억세스핀이 '로우'인 경우 상기 '로우'신호를 입력받은 낸드게이트(10)는 그 동작특성상 어드레스 판단회로(9)의 출력에 상관없이 '하이'를 출력한다.
이어서 상기 낸드게이트(10)의 출력이 프로그램 메모리(20), 제 1 내지 제 3멀티플렉서(6)(7)(8) 및 컨트롤로직(11)에 입력된다.
따라서 프로그램 메모리(20)의 출력이 디스에이블되고 컨트롤로직(11)에 의해 외부메모리 어드레스 래치핀이 인에이블되므로 상기 하위/상위 어드레스버스를 통한 하위/상위 어드레스가 상기 제 1 및 제 3멀티플렉서(6)(8)를 통해 외부 프로그램 메모리로 입력된다.
이어서 외부 프로그램 메모리는 입력된 어드레스에 해당하는 명령을 제 2멀티플렉서(7)를 통해 중앙처리장치(2)로 입력한다.
따라서 중앙처리장치(2)는 입력된 명령어를 해독하여 데이터 메모리(4)에 저장하거나 주변기능블록(5)에 해당 명령을 출력하여 메모리 테스트동작을 수행한다.
다음으로, 외부메모리 억세스핀이 '하이'이고 현재 프로그램 카운터(3)로 부터 출력된 어드레스가 내부 프로그램 메모리영역인 경우 어드레스 판단회로(9)는 '하이'를 출력한다.
이어서 낸드게이트(10)는 '로우'를 출력하므로 프로그램 메모리(20)의 출력이 인에이블되고 포트/하위 어드레스/명령어핀 및 포트/상위 어드레스핀으로 데이터버스를 통해 데이터가 입/출력된다.
한편, 어드레스가 외부 프로그램 메모리영역으로 천이한 경우 프로그램 메모리(20)의 출력을 디스에이블시키고 테스트 메모리(21)의 출력을 인에이블시키기 위하여 리셋 핀이 '하이'레벨인 상태에서 외부메모리 어드레스 래치핀을 '로우'로 하여 래치(23)의 출력을 '하이'로 만든후 리셋핀을 '로우'로 천이시킨다.
따라서 프로그램 메모리(20)의 출력은 디스에이블되고 테스트 메모리(21)의 출력은 인에이블된다.
이어서 프로그램 카운터(3)에서 출력된 어드레스가 테스트 메모리(21)에 인가되면 테스트 메모리(21)는 어드레스에 해당하는 외부 프로그램 메모리로 천이가능한 명령을 중앙처리장치(2)로 입력시킨다.
이와 동시에 하위/상위 어드레스버스를 통한 하위/상위 어드레스가 상기 제 1 및 제 3멀티플렉서(6)(8)를 통해 외부 프로그램 메모리로 입력된다.
이어서 외부 프로그램 메모리는 입력된 어드레스에 해당하는 명령을 제 2멀티플렉서(7)를 통해 중앙처리장치(2)로 입력한다.
따라서 중앙처리장치(2)는 입력된 명령어를 해독하여 데이터 메모리(4)에 저장하거나 주변기능블록(5)에 해당 명령을 출력하여 메모리 테스트동작을 수행한다.
본 발명에 따른 원칩 마이크로 컴퓨터는 외부 프로그램 메모리 영역의 어드레스에 대해서도 메모리 테스트가 가능하므로 오류 복구능력을 극대화할 수 있는 효과가 있다.
Claims (3)
- 내부 및 외부 프로그램 메모리, 중앙처리부, 데이터 메모리를 구비한 원칩 마이크로 컴퓨터에서,내부 프로그램 메모리 어드레스와 외부 프로그램 메모리 어드레스를 판단하는 어드레스 판단부;외부 프로그램 메모리에 상응하는 명령어가 저장된 테스트 메모리;상기 어드레스 판단부의 출력과 외부 프로그램 메모리 액세스신호를 NAND연산하는 낸드게이트;리셋신호와 외부 프로그램 메모리 어드레스 래치신호를 AND연산하는 앤드게이트;상기 앤드게이트 출력에 따라 상기 테스트 메모리의 출력을 제어하는 테스트 메모리 출력제어부;상기 낸드게이트 및 테스트 메모리 출력제어부의 출력에 따라 상기 내부 프로그램 메모리의 출력을 제어하는 프로그램 메모리 출력제어부를 포함하여 구성됨을 특징으로 하는 원칩 마이크로 컴퓨터.
- 제 1항에 있어서,상기 테스트 메모리 출력제어부는 상기 앤드게이트 출력의 폴링에지에서 하이신호를 출력하는 래치로 구성됨을 특징으로 하는 원칩 마이크로 컴퓨터.
- 제 1항에 있어서,상기 프로그램 메모리 출력제어부는 상기 낸드게이트 및 프로그램 메모리 출력제어부의 출력을 NOR연산하는 노아게이트로 구성됨을 특징으로 하는 원칩 마이크로 컴퓨터.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980020850A KR100277901B1 (ko) | 1998-06-05 | 1998-06-05 | 원칩 마이크로 컴퓨터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980020850A KR100277901B1 (ko) | 1998-06-05 | 1998-06-05 | 원칩 마이크로 컴퓨터 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000000909A KR20000000909A (ko) | 2000-01-15 |
| KR100277901B1 true KR100277901B1 (ko) | 2001-01-15 |
Family
ID=19538445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980020850A KR100277901B1 (ko) | 1998-06-05 | 1998-06-05 | 원칩 마이크로 컴퓨터 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100277901B1 (ko) |
-
1998
- 1998-06-05 KR KR1019980020850A patent/KR100277901B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000000909A (ko) | 2000-01-15 |
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