JPH0895610A - プログラマブルコントローラ - Google Patents
プログラマブルコントローラInfo
- Publication number
- JPH0895610A JPH0895610A JP6230023A JP23002394A JPH0895610A JP H0895610 A JPH0895610 A JP H0895610A JP 6230023 A JP6230023 A JP 6230023A JP 23002394 A JP23002394 A JP 23002394A JP H0895610 A JPH0895610 A JP H0895610A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- programmable controller
- simulation processing
- processing unit
- process simulation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Testing And Monitoring For Control Systems (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】
【目的】 実際のプロセスまたはプロセスシミュレート
処理部と自由にアクセスすることができるプログラマブ
ルコントローラを得ることを目的とする。 【構成】 ＣＰＵ３は制御プログラムのあるタスクを実
行する際にメモリマップ１２にアクセスし、上記タスク
の先頭番地から切替え情報データ１２ｂを読み取り、こ
のタスクを実装ＰＩＯカード４またはプロセスシミュレ
ート処理部７にアクセスするかを判断する。そして、Ｃ
ＰＵ３は切替え情報データ１２ｂに基づいて、０の場合
は実装ＰＩＯカード４にアクセスし、１の場合はプロセ
スシミュレート処理部７にアクセスする。
処理部と自由にアクセスすることができるプログラマブ
ルコントローラを得ることを目的とする。 【構成】 ＣＰＵ３は制御プログラムのあるタスクを実
行する際にメモリマップ１２にアクセスし、上記タスク
の先頭番地から切替え情報データ１２ｂを読み取り、こ
のタスクを実装ＰＩＯカード４またはプロセスシミュレ
ート処理部７にアクセスするかを判断する。そして、Ｃ
ＰＵ３は切替え情報データ１２ｂに基づいて、０の場合
は実装ＰＩＯカード４にアクセスし、１の場合はプロセ
スシミュレート処理部７にアクセスする。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、プロセスシミュレー
ト機能を有するプログラマブルコントローラに関するも
のである。
ト機能を有するプログラマブルコントローラに関するも
のである。
【０００２】
【従来の技術】図７は、従来のプログラマブルコントロ
ーラを示す構成図であり、図において、１はプログラマ
ブルコントローラであり、外部に接続されたセンサー・
ポンプ・バルブ等を含むプロセス２に対する制御プログ
ラムの開発、修正、および、この制御プログラムに基づ
きプロセス２に対するプロセスシミュレート、および保
守作業などを行う。３はプログラマブルコントローラ１
内に設けられた複数のＣＰＵのうちの１つであり、プロ
セス２に対する制御プログラム処理用のＣＰＵである。
４は外部バス（例えば、パラレルケーブル）５を介して
ＣＰＵ３とプロセス２との間でインターフェイスの役目
を担う実装プロセス入出力カード（以下、実装ＰＩＯカ
ードという）であり、実装ＰＩＯカード４の種類によっ
て、プロセス２からの信号を論理レベルに変換する機
能、ＣＰＵ３より出力される論理レベル信号をプロセス
２が駆動できるレベルまで変換する機能等を有する。
ーラを示す構成図であり、図において、１はプログラマ
ブルコントローラであり、外部に接続されたセンサー・
ポンプ・バルブ等を含むプロセス２に対する制御プログ
ラムの開発、修正、および、この制御プログラムに基づ
きプロセス２に対するプロセスシミュレート、および保
守作業などを行う。３はプログラマブルコントローラ１
内に設けられた複数のＣＰＵのうちの１つであり、プロ
セス２に対する制御プログラム処理用のＣＰＵである。
４は外部バス（例えば、パラレルケーブル）５を介して
ＣＰＵ３とプロセス２との間でインターフェイスの役目
を担う実装プロセス入出力カード（以下、実装ＰＩＯカ
ードという）であり、実装ＰＩＯカード４の種類によっ
て、プロセス２からの信号を論理レベルに変換する機
能、ＣＰＵ３より出力される論理レベル信号をプロセス
２が駆動できるレベルまで変換する機能等を有する。
【０００３】６は実装ＰＩＯインターフェース部（以
下、実装ＰＩＯＩ／Ｆという）、７は模擬的にプロセス
２と同一の動作・応答を行うようなプログラム及びデー
タを有するプロセスシミュレート処理部、８はスイッチ
８ａのＯＮ／ＯＦＦによりＣＰＵ３がアクセスするＩＯ
エリアを切替えるＩＯエリア切替え部であり、例えば、
ＣＰＵ３はスイッチ８ａのＯＮ時に実装ＰＩＯカード４
に対してアクセスを行い、ＯＦＦ時にプロセスシミュレ
ート処理部７に対してアクセスを行う。９はＣＰＵ３と
プロセスシミュレート処理部７を接続する内部バスであ
る。
下、実装ＰＩＯＩ／Ｆという）、７は模擬的にプロセス
２と同一の動作・応答を行うようなプログラム及びデー
タを有するプロセスシミュレート処理部、８はスイッチ
８ａのＯＮ／ＯＦＦによりＣＰＵ３がアクセスするＩＯ
エリアを切替えるＩＯエリア切替え部であり、例えば、
ＣＰＵ３はスイッチ８ａのＯＮ時に実装ＰＩＯカード４
に対してアクセスを行い、ＯＦＦ時にプロセスシミュレ
ート処理部７に対してアクセスを行う。９はＣＰＵ３と
プロセスシミュレート処理部７を接続する内部バスであ
る。
【０００４】次に動作について説明する。まず、プログ
ラマブルコントローラ１にプロセス２が接続されてお
り、実際のプロセス２を使用して試運転を行い、プロセ
ス２の制御プログラムの修正等を行いたい場合は、ＩＯ
エリア切替え部８のスイッチ８ａをＯＮすることによ
り、ＩＯエリアが実装ＰＩＯカード４の領域に切替わる
ため、ＣＰＵ３は実装ＰＩＯカード４に対してアクセス
を行うことができる。また、プロセスシミュレート処理
部７を使用して試運転を行い、制御プログラムの修正等
を行いたい場合は、ＩＯエリア切替え部８のスイッチ８
ａをＯＦＦすることにより、ＩＯエリアがプロセスシミ
ュレート処理部７の領域に切替わるため、ＣＰＵ３はプ
ロセスシミュレート処理部７に対してアクセスを行うこ
とができる。
ラマブルコントローラ１にプロセス２が接続されてお
り、実際のプロセス２を使用して試運転を行い、プロセ
ス２の制御プログラムの修正等を行いたい場合は、ＩＯ
エリア切替え部８のスイッチ８ａをＯＮすることによ
り、ＩＯエリアが実装ＰＩＯカード４の領域に切替わる
ため、ＣＰＵ３は実装ＰＩＯカード４に対してアクセス
を行うことができる。また、プロセスシミュレート処理
部７を使用して試運転を行い、制御プログラムの修正等
を行いたい場合は、ＩＯエリア切替え部８のスイッチ８
ａをＯＦＦすることにより、ＩＯエリアがプロセスシミ
ュレート処理部７の領域に切替わるため、ＣＰＵ３はプ
ロセスシミュレート処理部７に対してアクセスを行うこ
とができる。
【０００５】したがって、プログラマブルコントローラ
１に実装ＰＩＯカード４を介してプロセス２が接続され
ていない場合であっても、ＣＰＵ３がプロセスシミュレ
ート処理部７とアクセスできるようにＩＯエリア切替え
部８のスイッチ８ａを切替えることにより、制御プログ
ラムの修正を行なうことができる。しかし、ＣＰＵ３が
内部バス９を介してプロセスシミュレート処理部７にア
クセスした場合の応答時間は、外部バス４を介して実装
ＰＩＯカード４にアクセスした場合の応答時間に比べて
速いことやプロセスの状態等の違いによりプロセスシミ
ュレート処理部７を使用して制御プログラムの修正を行
うよりも、実装ＰＩＯカード４を接続して制御プログラ
ムの修正を行う方がより正確な修正を行うことができ
る。
１に実装ＰＩＯカード４を介してプロセス２が接続され
ていない場合であっても、ＣＰＵ３がプロセスシミュレ
ート処理部７とアクセスできるようにＩＯエリア切替え
部８のスイッチ８ａを切替えることにより、制御プログ
ラムの修正を行なうことができる。しかし、ＣＰＵ３が
内部バス９を介してプロセスシミュレート処理部７にア
クセスした場合の応答時間は、外部バス４を介して実装
ＰＩＯカード４にアクセスした場合の応答時間に比べて
速いことやプロセスの状態等の違いによりプロセスシミ
ュレート処理部７を使用して制御プログラムの修正を行
うよりも、実装ＰＩＯカード４を接続して制御プログラ
ムの修正を行う方がより正確な修正を行うことができ
る。
【０００６】
【発明が解決しようとする課題】従来のプログラマブル
コントローラは以上のように構成されているので、ＩＯ
エリア切替え部８のスイッチ８ａをＯＦＦすることによ
り、ＣＰＵ３はプロセスシミュレート処理部７に対して
しかアクセスを行うことができなかった。したがって、
プログラマブルコントローラ１に実装ＰＩＯカード４を
介してプロセス２が接続され、実際のプロセス２を使用
して試運転を行える状態であっても、ＣＰＵ３はプロセ
スシミュレート処理部７としかアクセスすることができ
ず、制御プログラムの修正を正確にすることができない
という問題点があった。
コントローラは以上のように構成されているので、ＩＯ
エリア切替え部８のスイッチ８ａをＯＦＦすることによ
り、ＣＰＵ３はプロセスシミュレート処理部７に対して
しかアクセスを行うことができなかった。したがって、
プログラマブルコントローラ１に実装ＰＩＯカード４を
介してプロセス２が接続され、実際のプロセス２を使用
して試運転を行える状態であっても、ＣＰＵ３はプロセ
スシミュレート処理部７としかアクセスすることができ
ず、制御プログラムの修正を正確にすることができない
という問題点があった。
【０００７】また、シミュレート時において、プロセス
シミュレート処理部７はＣＰＵ３からのアクセスに対し
て実装ＰＩＯカード４よりも高速に応答するため、プロ
セスシミュレート処理部７を使用していた時に制御プロ
グラムが正常に動作していても、実際に実装ＰＩＯカー
ド４を使用して制御プログラムを動作させた時に制御プ
ログラムが正常に動作しないという問題点があった。
シミュレート処理部７はＣＰＵ３からのアクセスに対し
て実装ＰＩＯカード４よりも高速に応答するため、プロ
セスシミュレート処理部７を使用していた時に制御プロ
グラムが正常に動作していても、実際に実装ＰＩＯカー
ド４を使用して制御プログラムを動作させた時に制御プ
ログラムが正常に動作しないという問題点があった。
【０００８】さらに、プログラマブルコントローラ１が
プロセス２とのアクセス時にあって、プロセス２に擬似
的に異常状態を起こすことにより、異常時の動作状況を
確認することができるが、プロセスシミュレート処理部
７には擬似的に異常状態を起こす機能が設けられていな
かったので、プロセスシミュレート処理部７の使用時に
あって異常時の動作状況を確認することができないとい
う問題点があった。
プロセス２とのアクセス時にあって、プロセス２に擬似
的に異常状態を起こすことにより、異常時の動作状況を
確認することができるが、プロセスシミュレート処理部
７には擬似的に異常状態を起こす機能が設けられていな
かったので、プロセスシミュレート処理部７の使用時に
あって異常時の動作状況を確認することができないとい
う問題点があった。
【０００９】請求項１および請求項２の発明は上記のよ
うな問題点を解消するためになされたもので、実際のプ
ロセス２またはプロセスシミュレート処理部７と自由に
アクセスすることができるプログラマブルコントローラ
を得ることを目的とする。
うな問題点を解消するためになされたもので、実際のプ
ロセス２またはプロセスシミュレート処理部７と自由に
アクセスすることができるプログラマブルコントローラ
を得ることを目的とする。
【００１０】請求項３から請求項５の発明は、プロセス
シミュレート処理部７のＣＰＵ３のアクセスに対する応
答時間と実装ＰＩＯカード４のＣＰＵ３のアクセスに対
する応答時間とを同じにすることができるプログラマブ
ルコントローラを得ることを目的とする。
シミュレート処理部７のＣＰＵ３のアクセスに対する応
答時間と実装ＰＩＯカード４のＣＰＵ３のアクセスに対
する応答時間とを同じにすることができるプログラマブ
ルコントローラを得ることを目的とする。
【００１１】請求項６の発明は、プロセスシミュレート
処理部７の使用時にあって異常時の動作状況を確認する
ことができるプログラマブルコントローラを得ることを
目的とする。
処理部７の使用時にあって異常時の動作状況を確認する
ことができるプログラマブルコントローラを得ることを
目的とする。
【００１２】
【課題を解決するための手段】請求項１の発明に係るプ
ログラマブルコントローラは、ＣＰＵがこれらの各タス
クを実装ＰＩＯカードに対してアクセスするか、または
プロセスシミュレート処理部に対してアクセスするかを
選択する第１の切替え情報データから構成されるメモリ
マップをメモリに備えるようにしたものである。
ログラマブルコントローラは、ＣＰＵがこれらの各タス
クを実装ＰＩＯカードに対してアクセスするか、または
プロセスシミュレート処理部に対してアクセスするかを
選択する第１の切替え情報データから構成されるメモリ
マップをメモリに備えるようにしたものである。
【００１３】請求項２の発明に係るプログラマブルコン
トローラは、制御プログラムに設定されているデータの
ビットデータとこのビットデータを実装ＰＩＯカードに
アクセスするかプロセスシミュレート処理部にアクセス
するかを選択する第２の切替え情報データから構成され
るビットマップをメモリに備えるようにしたものであ
る。
トローラは、制御プログラムに設定されているデータの
ビットデータとこのビットデータを実装ＰＩＯカードに
アクセスするかプロセスシミュレート処理部にアクセス
するかを選択する第２の切替え情報データから構成され
るビットマップをメモリに備えるようにしたものであ
る。
【００１４】請求項３の発明に係るプログラマブルコン
トローラは、応答遅延回路によりプロセスシミュレート
処理部のＣＰＵのアクセスに対する応答時間を実装ＰＩ
ＯカードのＣＰＵのアクセスに対する応答時間と同じに
なるように遅らせるようにしたものである。
トローラは、応答遅延回路によりプロセスシミュレート
処理部のＣＰＵのアクセスに対する応答時間を実装ＰＩ
ＯカードのＣＰＵのアクセスに対する応答時間と同じに
なるように遅らせるようにしたものである。
【００１５】請求項４の発明に係るプログラマブルコン
トローラは、遅延回路の応答時間を実装ＰＩＯカードの
種類に応じて変更自在としたものである。
トローラは、遅延回路の応答時間を実装ＰＩＯカードの
種類に応じて変更自在としたものである。
【００１６】請求項５の発明に係るプログラマブルコン
トローラは、自動応答遅延回路により、遅延時間付加メ
モリマップに設定された遅延時間に基づいてプロセスシ
ミュレート処理部のＣＰＵのアクセスに対する応答時間
を遅延させるようにしたものである。
トローラは、自動応答遅延回路により、遅延時間付加メ
モリマップに設定された遅延時間に基づいてプロセスシ
ミュレート処理部のＣＰＵのアクセスに対する応答時間
を遅延させるようにしたものである。
【００１７】請求項６の発明に係るプログラマブルコン
トローラは、模擬ＰＩＯエラー発生部がプロセスシミュ
レート処理部からの割り込み信号を入力することによ
り、ＣＰＵに対してエラーデータを出力するようにした
ものである。
トローラは、模擬ＰＩＯエラー発生部がプロセスシミュ
レート処理部からの割り込み信号を入力することによ
り、ＣＰＵに対してエラーデータを出力するようにした
ものである。
【００１８】
【作用】請求項１の発明におけるプログラマブルコント
ローラは、ＣＰＵがこれらの各タスクを実装ＰＩＯカー
ドに対してアクセスするか、またはプロセスシミュレー
ト処理部に対してアクセスするかを選択する第１の切替
え情報データから構成されるメモリマップをメモリに設
けたことにより、プログラマブルコントローラは可能な
限り実装ＰＩＯカードを介してプロセスを用いて試運転
を行うことができるようになる。
ローラは、ＣＰＵがこれらの各タスクを実装ＰＩＯカー
ドに対してアクセスするか、またはプロセスシミュレー
ト処理部に対してアクセスするかを選択する第１の切替
え情報データから構成されるメモリマップをメモリに設
けたことにより、プログラマブルコントローラは可能な
限り実装ＰＩＯカードを介してプロセスを用いて試運転
を行うことができるようになる。
【００１９】請求項２の発明におけるプログラマブルコ
ントローラは、メモリに制御プログラムに設定されてい
るデータのビットデータとこのビットデータを実装ＰＩ
Ｏカードにアクセスするかプロセスシミュレート処理部
にアクセスするかを選択する第２の切替え情報データか
ら構成されるビットマップを設けたことにより、制御プ
ログラム内のデータのデータビット毎に実装ＰＩＯカー
ドにアクセスするかプロセスシミュレート処理部にアク
セスするかを自動的に切替えることができるようにな
る。
ントローラは、メモリに制御プログラムに設定されてい
るデータのビットデータとこのビットデータを実装ＰＩ
Ｏカードにアクセスするかプロセスシミュレート処理部
にアクセスするかを選択する第２の切替え情報データか
ら構成されるビットマップを設けたことにより、制御プ
ログラム内のデータのデータビット毎に実装ＰＩＯカー
ドにアクセスするかプロセスシミュレート処理部にアク
セスするかを自動的に切替えることができるようにな
る。
【００２０】請求項３の発明におけるプログラマブルコ
ントローラは、ＣＰＵとプロセスシミュレート処理部と
の間に設けられ、プロセスシミュレート処理部のＣＰＵ
のアクセスに対する応答時間が、実装ＰＩＯカードのＣ
ＰＵのアクセスに対する応答時間と同じになるように遅
れを生じさせる応答遅延回路を設けたことにより、制御
プログラムの処理をより実際の動作に近い状態でデバッ
クを行なうことができるようになる。
ントローラは、ＣＰＵとプロセスシミュレート処理部と
の間に設けられ、プロセスシミュレート処理部のＣＰＵ
のアクセスに対する応答時間が、実装ＰＩＯカードのＣ
ＰＵのアクセスに対する応答時間と同じになるように遅
れを生じさせる応答遅延回路を設けたことにより、制御
プログラムの処理をより実際の動作に近い状態でデバッ
クを行なうことができるようになる。
【００２１】請求項４の発明におけるプログラマブルコ
ントローラは、遅延回路の応答時間を実装ＰＩＯカード
の種類に応じて変更自在としたことにより、実装ＰＩＯ
カード４の種類に応じて応答時間を調整できるようにな
る。
ントローラは、遅延回路の応答時間を実装ＰＩＯカード
の種類に応じて変更自在としたことにより、実装ＰＩＯ
カード４の種類に応じて応答時間を調整できるようにな
る。
【００２２】請求項５の発明におけるプログラマブルコ
ントローラは、タスクに応じた遅延時間が設定された遅
延時間付加メモリマップと、遅延時間に基づいてプロセ
スシミュレート処理部のＣＰＵ３のアクセスに対する応
答時間を遅延させる自動応答遅延回路を設けたことによ
り、制御プログラムのタスク毎に応答時間を調整できる
ようになる。
ントローラは、タスクに応じた遅延時間が設定された遅
延時間付加メモリマップと、遅延時間に基づいてプロセ
スシミュレート処理部のＣＰＵ３のアクセスに対する応
答時間を遅延させる自動応答遅延回路を設けたことによ
り、制御プログラムのタスク毎に応答時間を調整できる
ようになる。
【００２３】請求項６の発明におけるプログラマブルコ
ントローラは、擬似的に異常状態を起こすプログラムが
設定されており、プロセスシミュレート処理部からの割
り込み信号を入力することにより、ＣＰＵに対してエラ
ーデータを出力する模擬ＰＩＯエラー発生部を設けたこ
とにより、プロセスシミュレート処理部とのアクセス時
にあっても、模擬ＰＩＯエラー発生部により擬似的に異
常状態を起こすことができるようになる。
ントローラは、擬似的に異常状態を起こすプログラムが
設定されており、プロセスシミュレート処理部からの割
り込み信号を入力することにより、ＣＰＵに対してエラ
ーデータを出力する模擬ＰＩＯエラー発生部を設けたこ
とにより、プロセスシミュレート処理部とのアクセス時
にあっても、模擬ＰＩＯエラー発生部により擬似的に異
常状態を起こすことができるようになる。
【００２４】
実施例１．以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例によるプログラマブル
コントローラを示す構成図であり、図において、従来の
ものと同一の符号は同一または相当部分を示すので説明
を省略する。１１はメモリ、１２はメモリ１１内に設け
られたメモリマップであり、制御プログラムのタスク毎
の先頭番地１２ａとこのプログラムを実装ＰＩＯカード
４にアクセスするかプロセスシミュレート処理部７にア
クセスするかを選択する切替え情報データ１２ｂ（第１
の切替え情報データ）とから構成されている。この切替
え情報データ１２ｂは、例えば、実装ＰＩＯカード４に
アクセスする場合には０がセットされており、プロセス
シミュレート処理部７にアクセスする場合には１がセッ
トされている。
する。図１はこの発明の一実施例によるプログラマブル
コントローラを示す構成図であり、図において、従来の
ものと同一の符号は同一または相当部分を示すので説明
を省略する。１１はメモリ、１２はメモリ１１内に設け
られたメモリマップであり、制御プログラムのタスク毎
の先頭番地１２ａとこのプログラムを実装ＰＩＯカード
４にアクセスするかプロセスシミュレート処理部７にア
クセスするかを選択する切替え情報データ１２ｂ（第１
の切替え情報データ）とから構成されている。この切替
え情報データ１２ｂは、例えば、実装ＰＩＯカード４に
アクセスする場合には０がセットされており、プロセス
シミュレート処理部７にアクセスする場合には１がセッ
トされている。
【００２５】次に動作について説明する。プログラマブ
ルコントローラ１にプロセス２が接続されており、実際
のプロセス２を使用して試運転を行い、プロセス２の制
御プログラムの修正を行える場合、まず、ＣＰＵ３は制
御プログラムのあるタスクを実行する際にメモリマップ
１２にアクセスし、上記タスクの先頭番地から切替え情
報データ１２ｂを読み取り、このタスクを実装ＰＩＯカ
ード４にアクセスするかプロセスシミュレート処理部７
にアクセスするかを判断する。そして、ＣＰＵ３は切替
え情報データ１２ｂに基づいて、０の場合は実装ＰＩＯ
カード４にアクセスし、１の場合はプロセスシミュレー
ト処理部７にアクセスする。
ルコントローラ１にプロセス２が接続されており、実際
のプロセス２を使用して試運転を行い、プロセス２の制
御プログラムの修正を行える場合、まず、ＣＰＵ３は制
御プログラムのあるタスクを実行する際にメモリマップ
１２にアクセスし、上記タスクの先頭番地から切替え情
報データ１２ｂを読み取り、このタスクを実装ＰＩＯカ
ード４にアクセスするかプロセスシミュレート処理部７
にアクセスするかを判断する。そして、ＣＰＵ３は切替
え情報データ１２ｂに基づいて、０の場合は実装ＰＩＯ
カード４にアクセスし、１の場合はプロセスシミュレー
ト処理部７にアクセスする。
【００２６】以上の説明で明らかなように、この実施例
によれば、ＣＰＵ３が実装ＰＩＯカード４にアクセスす
るかプロセスシミュレート処理部７にアクセスするか
は、従来技術のように手動スイッチを用いることなく自
動的に切替えることができるので、プログラマブルコン
トローラ１は可能な限り実装ＰＩＯカード４を介してプ
ロセス２を用いて試運転を行うことができるので、より
正確な制御プログラムの修正をおこなうことができる。
によれば、ＣＰＵ３が実装ＰＩＯカード４にアクセスす
るかプロセスシミュレート処理部７にアクセスするか
は、従来技術のように手動スイッチを用いることなく自
動的に切替えることができるので、プログラマブルコン
トローラ１は可能な限り実装ＰＩＯカード４を介してプ
ロセス２を用いて試運転を行うことができるので、より
正確な制御プログラムの修正をおこなうことができる。
【００２７】実施例２．図２はこの発明の一実施例によ
るプログラマブルコントローラを示す構成図であり、図
において、上記実施例と同一の符号は同一または相当部
分を示すので説明を省略する。１３はメモリ１１内に設
けられたビットマップであり、制御プログラムに設定さ
れているデータのビットデータ１３ａとこのデータのビ
ットデータ１３ａを実装ＰＩＯカード４にアクセスする
かプロセスシミュレート処理部７にアクセスするかを選
択する切替え情報データ１３ｂ（第２の切替え情報デー
タ）とから構成されている。この切替え情報データ１３
ｂは、実施例１と同じく実装ＰＩＯカード４にアクセス
する場合には０がセットされており、プロセスシミュレ
ート処理部７にアクセスする場合には１がセットされて
いる。
るプログラマブルコントローラを示す構成図であり、図
において、上記実施例と同一の符号は同一または相当部
分を示すので説明を省略する。１３はメモリ１１内に設
けられたビットマップであり、制御プログラムに設定さ
れているデータのビットデータ１３ａとこのデータのビ
ットデータ１３ａを実装ＰＩＯカード４にアクセスする
かプロセスシミュレート処理部７にアクセスするかを選
択する切替え情報データ１３ｂ（第２の切替え情報デー
タ）とから構成されている。この切替え情報データ１３
ｂは、実施例１と同じく実装ＰＩＯカード４にアクセス
する場合には０がセットされており、プロセスシミュレ
ート処理部７にアクセスする場合には１がセットされて
いる。
【００２８】次に、動作について説明する。ＣＰＵ３は
制御プログラムのあるデータを実行する際にビットマッ
プ１３にアクセスし、上記データのビット毎に切替え情
報データ１３ｂを読み取り、上記データの各ビットを実
装ＰＩＯカード４にアクセスするかプロセスシミュレー
ト処理部７にアクセスするかを判断する。以上の説明で
明らかなように、この実施例によれば、タスク毎のみな
らず制御プログラム内のデータのデータビット毎に実装
ＰＩＯカード４にアクセスするかプロセスシミュレート
処理部７にアクセスするかを自動的に切替えることがで
きるので、実施例１よりもさらに正確な制御プログラム
の修正をおこなうことができる。
制御プログラムのあるデータを実行する際にビットマッ
プ１３にアクセスし、上記データのビット毎に切替え情
報データ１３ｂを読み取り、上記データの各ビットを実
装ＰＩＯカード４にアクセスするかプロセスシミュレー
ト処理部７にアクセスするかを判断する。以上の説明で
明らかなように、この実施例によれば、タスク毎のみな
らず制御プログラム内のデータのデータビット毎に実装
ＰＩＯカード４にアクセスするかプロセスシミュレート
処理部７にアクセスするかを自動的に切替えることがで
きるので、実施例１よりもさらに正確な制御プログラム
の修正をおこなうことができる。
【００２９】実施例３．図３はこの発明の一実施例によ
るプログラマブルコントローラを示す構成図であり、図
において、上記実施例と同一の符号は同一または相当部
分を示すので説明を省略する。１４はＣＰＵ３とプロセ
スシミュレート処理部７との間に設けられた応答遅延回
路であり、プロセスシミュレート処理部７のＣＰＵ３の
アクセスに対する応答時間が、実装ＰＩＯカード４のＣ
ＰＵ３のアクセスに対する応答時間と同じになるように
遅れを生じる機能を備えたものである。
るプログラマブルコントローラを示す構成図であり、図
において、上記実施例と同一の符号は同一または相当部
分を示すので説明を省略する。１４はＣＰＵ３とプロセ
スシミュレート処理部７との間に設けられた応答遅延回
路であり、プロセスシミュレート処理部７のＣＰＵ３の
アクセスに対する応答時間が、実装ＰＩＯカード４のＣ
ＰＵ３のアクセスに対する応答時間と同じになるように
遅れを生じる機能を備えたものである。
【００３０】したがって、この実施例３にあっては上記
実施例１、２の効果の他に、制御プログラムの処理をよ
り実際の動作に近い状態でデバックを行なうことができ
るので、プロセスシミュレート処理部７を使用していた
時に制御プログラムが正常に動作していても、実際に実
装ＰＩＯカード４を使用して制御プログラムを動作させ
た時に制御プログラムが正常に動作しないということは
ない。
実施例１、２の効果の他に、制御プログラムの処理をよ
り実際の動作に近い状態でデバックを行なうことができ
るので、プロセスシミュレート処理部７を使用していた
時に制御プログラムが正常に動作していても、実際に実
装ＰＩＯカード４を使用して制御プログラムを動作させ
た時に制御プログラムが正常に動作しないということは
ない。
【００３１】実施例４．図４はこの発明の一実施例によ
るプログラマブルコントローラを示す構成図であり、図
において、上記実施例と同一の符号は同一または相当部
分を示すので説明を省略する。上記実施例３では、遅延
時間が固定である応答遅延回路１４を備えていたが、実
施例４では遅延時間を自由に設定できる回路（例えば、
レジスタやスイッチ等）を組み合わせた可変遅延回路１
５をＣＰＵ３とプロセスシミュレート処理部７との間に
応答遅延回路１４を設けたものである。したがって、実
施例４では実施例３の効果の他に実装ＰＩＯカード４の
種類に応じて応答時間を調整できるので、接続する実装
ＰＩＯカード４を限定しない拡張性を有するプログラマ
ブルコントローラを得ることができる。
るプログラマブルコントローラを示す構成図であり、図
において、上記実施例と同一の符号は同一または相当部
分を示すので説明を省略する。上記実施例３では、遅延
時間が固定である応答遅延回路１４を備えていたが、実
施例４では遅延時間を自由に設定できる回路（例えば、
レジスタやスイッチ等）を組み合わせた可変遅延回路１
５をＣＰＵ３とプロセスシミュレート処理部７との間に
応答遅延回路１４を設けたものである。したがって、実
施例４では実施例３の効果の他に実装ＰＩＯカード４の
種類に応じて応答時間を調整できるので、接続する実装
ＰＩＯカード４を限定しない拡張性を有するプログラマ
ブルコントローラを得ることができる。
【００３２】実施例５．図５はこの発明の一実施例によ
るプログラマブルコントローラを示す構成図であり、図
において、上記実施例と同一の符号は同一または相当部
分を示すので説明を省略する。１６は遅延時間付加メモ
リマップ、１６ａは制御プログラムのタスク毎の先頭番
地、１６ｂは切り替え情報データ、１６ｃはタスクに応
じて設定された遅延時間である。１７は上記遅延時間１
６ｃに応じてプロセスシミュレート処理部７のＣＰＵ３
のアクセスに対する応答時間を遅延させる自動応答遅延
回路であり、プロセスシミュレート処理部７のＣＰＵ３
のアクセスに対する応答時間と実装ＰＩＯカード４のＣ
ＰＵ３のアクセスに対する応答時間とを同じにする。
るプログラマブルコントローラを示す構成図であり、図
において、上記実施例と同一の符号は同一または相当部
分を示すので説明を省略する。１６は遅延時間付加メモ
リマップ、１６ａは制御プログラムのタスク毎の先頭番
地、１６ｂは切り替え情報データ、１６ｃはタスクに応
じて設定された遅延時間である。１７は上記遅延時間１
６ｃに応じてプロセスシミュレート処理部７のＣＰＵ３
のアクセスに対する応答時間を遅延させる自動応答遅延
回路であり、プロセスシミュレート処理部７のＣＰＵ３
のアクセスに対する応答時間と実装ＰＩＯカード４のＣ
ＰＵ３のアクセスに対する応答時間とを同じにする。
【００３３】次に、動作について説明する。ＣＰＵ３は
制御プログラムのあるタスクを実行する際に遅延時間付
加メモリマップ１６にアクセスし、上記タスクに応じた
切替え情報データ１６ｂと遅延時間１６ｃとを読み取
り、上記データの各ビットを実装ＰＩＯカード４にアク
セスするかプロセスシミュレート処理部７にアクセスす
るかを判断する。ここで、プロセスシミュレート処理部
７にアクセスする場合には、先ほど読み込んだ遅延時間
１６ｃに基づいて応答時間を遅延させる。
制御プログラムのあるタスクを実行する際に遅延時間付
加メモリマップ１６にアクセスし、上記タスクに応じた
切替え情報データ１６ｂと遅延時間１６ｃとを読み取
り、上記データの各ビットを実装ＰＩＯカード４にアク
セスするかプロセスシミュレート処理部７にアクセスす
るかを判断する。ここで、プロセスシミュレート処理部
７にアクセスする場合には、先ほど読み込んだ遅延時間
１６ｃに基づいて応答時間を遅延させる。
【００３４】したがって、この実施例５では実施例１の
メモリマップ１２に制御プログラムのタスク毎の遅延時
間を設け、制御プログラムのタスク毎に応答時間を調整
できるので、より正確な制御プログラムの修正をおこな
うことができるとともに、実施例３、４よりもさらにプ
ロセスシミュレート処理部７のＣＰＵ３のアクセスに対
する応答時間を実装ＰＩＯカード４のＣＰＵ３のアクセ
スに対する応答時間と等しくすることができ、接続する
実装ＰＩＯカード４を限定しない拡張性を有するプログ
ラマブルコントローラを得ることができる。
メモリマップ１２に制御プログラムのタスク毎の遅延時
間を設け、制御プログラムのタスク毎に応答時間を調整
できるので、より正確な制御プログラムの修正をおこな
うことができるとともに、実施例３、４よりもさらにプ
ロセスシミュレート処理部７のＣＰＵ３のアクセスに対
する応答時間を実装ＰＩＯカード４のＣＰＵ３のアクセ
スに対する応答時間と等しくすることができ、接続する
実装ＰＩＯカード４を限定しない拡張性を有するプログ
ラマブルコントローラを得ることができる。
【００３５】実施例６．図６はこの発明の一実施例によ
るプログラマブルコントローラを示す構成図であり、図
において、上記実施例と同一の符号は同一または相当部
分を示すので説明を省略する。１８は擬似的に異常状態
を起こすプログラムが設定されている模擬ＰＩＯエラー
発生部である。
るプログラマブルコントローラを示す構成図であり、図
において、上記実施例と同一の符号は同一または相当部
分を示すので説明を省略する。１８は擬似的に異常状態
を起こすプログラムが設定されている模擬ＰＩＯエラー
発生部である。
【００３６】次に、動作について説明する。まず、プロ
セスシミュレート処理部７はプログラマブルコントロー
ラ１から異常発生信号を受信すると、模擬ＰＩＯエラー
発生部１８に割り込み信号を発生する。次に、模擬ＰＩ
Ｏエラー発生部１８では、この割り込み信号を受信する
ことによりエラーデータをプロセスシミュレート処理部
７を介してＣＰＵ３に送信する。
セスシミュレート処理部７はプログラマブルコントロー
ラ１から異常発生信号を受信すると、模擬ＰＩＯエラー
発生部１８に割り込み信号を発生する。次に、模擬ＰＩ
Ｏエラー発生部１８では、この割り込み信号を受信する
ことによりエラーデータをプロセスシミュレート処理部
７を介してＣＰＵ３に送信する。
【００３７】したがって、プログラマブルコントローラ
１はプロセスシミュレート処理部７とのアクセス時にあ
っても、模擬ＰＩＯエラー発生部１８により擬似的に異
常状態を起こすことができるので、プロセスシミュレー
ト処理部７の使用時にあって異常時の動作状況を確認す
ることができる。
１はプロセスシミュレート処理部７とのアクセス時にあ
っても、模擬ＰＩＯエラー発生部１８により擬似的に異
常状態を起こすことができるので、プロセスシミュレー
ト処理部７の使用時にあって異常時の動作状況を確認す
ることができる。
【００３８】
【発明の効果】以上のように、請求項１の発明によれ
ば、ＣＰＵがこれらの各タスクを実装ＰＩＯカードに対
してアクセスするか、またはプロセスシミュレート処理
部に対してアクセスするかを選択する第１の切替え情報
データから構成されるメモリマップをメモリに備えるよ
うに構成したので、より正確な制御プログラムの修正を
おこなうことができる効果がある。
ば、ＣＰＵがこれらの各タスクを実装ＰＩＯカードに対
してアクセスするか、またはプロセスシミュレート処理
部に対してアクセスするかを選択する第１の切替え情報
データから構成されるメモリマップをメモリに備えるよ
うに構成したので、より正確な制御プログラムの修正を
おこなうことができる効果がある。
【００３９】請求項２の発明によれば、制御プログラム
に設定されているデータのビットデータとこのビットデ
ータを実装ＰＩＯカードにアクセスするかプロセスシミ
ュレート処理部にアクセスするかを選択する第２の切替
え情報データから構成されるビットマップをメモリに備
えるように構成したので、さらに正確な制御プログラム
の修正をおこなうことができる効果がある。
に設定されているデータのビットデータとこのビットデ
ータを実装ＰＩＯカードにアクセスするかプロセスシミ
ュレート処理部にアクセスするかを選択する第２の切替
え情報データから構成されるビットマップをメモリに備
えるように構成したので、さらに正確な制御プログラム
の修正をおこなうことができる効果がある。
【００４０】請求項３の発明によれば、応答遅延回路に
よりプロセスシミュレート処理部のＣＰＵのアクセスに
対する応答時間を実装ＰＩＯカードのＣＰＵのアクセス
に対する応答時間と同じになるように遅らせるように構
成したので、実際に実装ＰＩＯカードを使用して制御プ
ログラムを動作させた時にも制御プログラムが正常に動
作するという効果がある。
よりプロセスシミュレート処理部のＣＰＵのアクセスに
対する応答時間を実装ＰＩＯカードのＣＰＵのアクセス
に対する応答時間と同じになるように遅らせるように構
成したので、実際に実装ＰＩＯカードを使用して制御プ
ログラムを動作させた時にも制御プログラムが正常に動
作するという効果がある。
【００４１】請求項４の発明によれば、遅延回路の応答
時間を実装ＰＩＯカードの種類に応じて変更自在となる
ように構成したので、接続する実装ＰＩＯカードを限定
しない拡張性を有するプログラマブルコントローラを得
ることができる効果がある。
時間を実装ＰＩＯカードの種類に応じて変更自在となる
ように構成したので、接続する実装ＰＩＯカードを限定
しない拡張性を有するプログラマブルコントローラを得
ることができる効果がある。
【００４２】請求項５の発明によれば、自動応答遅延回
路により、遅延時間付加メモリマップに設定された遅延
時間に基づいてプロセスシミュレート処理部のＣＰＵの
アクセスに対する応答時間を遅延させるように構成した
ので、より正確な制御プログラムの修正をおこなうこと
ができるとともに、接続する実装ＰＩＯカード４を限定
しない拡張性を有するプログラマブルコントローラを得
ることができる効果がある。
路により、遅延時間付加メモリマップに設定された遅延
時間に基づいてプロセスシミュレート処理部のＣＰＵの
アクセスに対する応答時間を遅延させるように構成した
ので、より正確な制御プログラムの修正をおこなうこと
ができるとともに、接続する実装ＰＩＯカード４を限定
しない拡張性を有するプログラマブルコントローラを得
ることができる効果がある。
【００４３】請求項６の発明によれば、模擬ＰＩＯエラ
ー発生部がプロセスシミュレート処理部からの割り込み
信号を入力することにより、ＣＰＵに対してエラーデー
タを出力するように構成したので、プロセスシミュレー
ト処理部の使用時にあって異常時の動作状況を確認する
ことができる効果がある。
ー発生部がプロセスシミュレート処理部からの割り込み
信号を入力することにより、ＣＰＵに対してエラーデー
タを出力するように構成したので、プロセスシミュレー
ト処理部の使用時にあって異常時の動作状況を確認する
ことができる効果がある。
【図１】 この発明の一実施例によるプログラマブルコ
ントローラを示す構成図である。
ントローラを示す構成図である。
【図２】 この発明の一実施例によるプログラマブルコ
ントローラを示す構成図である。
ントローラを示す構成図である。
【図３】 この発明の一実施例によるプログラマブルコ
ントローラを示す構成図である。
ントローラを示す構成図である。
【図４】 この発明の一実施例によるプログラマブルコ
ントローラを示す構成図である。
ントローラを示す構成図である。
【図５】 この発明の一実施例によるプログラマブルコ
ントローラを示す構成図である。
ントローラを示す構成図である。
【図６】 この発明の一実施例によるプログラマブルコ
ントローラを示す構成図である。
ントローラを示す構成図である。
【図７】 従来のプロセスシミュレート機能を有するプ
ログラマブルコントローラの構成を示す構成図である。
ログラマブルコントローラの構成を示す構成図である。
１ プログラマブルコントローラ、２ プロセス、３
ＣＰＵ、４ 実装ＰＩＯカード、７ プロセスシミュレ
ート処理部、１１ メモリ、１２ メモリマップ、１２
ｂ，１６ｂ 切替え情報データ（第１の切替え情報デー
タ）、１３ ビットマップ、１３ａ ビットデータ、１
３ｂ 切替え情報データ（第２の切替え情報データ）、
１４ 応答遅延回路、１６ 遅延時間付加メモリマッ
プ、１６ｃ遅延時間、１７ 自動応答遅延回路、１８
模擬ＰＩＯエラー発生部。
ＣＰＵ、４ 実装ＰＩＯカード、７ プロセスシミュレ
ート処理部、１１ メモリ、１２ メモリマップ、１２
ｂ，１６ｂ 切替え情報データ（第１の切替え情報デー
タ）、１３ ビットマップ、１３ａ ビットデータ、１
３ｂ 切替え情報データ（第２の切替え情報データ）、
１４ 応答遅延回路、１６ 遅延時間付加メモリマッ
プ、１６ｃ遅延時間、１７ 自動応答遅延回路、１８
模擬ＰＩＯエラー発生部。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０５Ｂ 23/02 Ｇ 7618−3Ｈ
Claims (6)
- 【請求項１】 外部に接続されたプロセスに対する制御
プログラムが記憶されているメモリと、上記制御プログ
ラムを上記プロセスに対して実行するＣＰＵと、上記Ｃ
ＰＵと上記プロセスとの間に介在し、上記ＣＰＵからの
命令に従って上記プロセスを制御する実装ＰＩＯカード
と、上記プロセスと同一の動作を模擬するプロセスシミ
ュレート処理部とを備えたプログラマブルコントローラ
において、上記ＣＰＵがこれらの各タスクを上記実装Ｐ
ＩＯカードに対してアクセスするか、または上記プロセ
スシミュレート処理部に対してアクセスするかを選択す
る第１の切替え情報データから構成されるメモリマップ
を上記メモリに備えたことを特徴とするプログラマブル
コントローラ。 - 【請求項２】 上記メモリは、上記制御プログラムに設
定されているデータのビットデータとこのビットデータ
を上記実装ＰＩＯカードに対してアクセスするか、また
は上記プロセスシミュレート処理部に対してアクセスす
るかを決定する第２の切替え情報データとから構成され
るビットマップを備えたことを特徴とする請求項１記載
のプログラマブルコントローラ。 - 【請求項３】 上記ＣＰＵと上記プロセスシミュレート
処理部との間に設けられ、上記プロセスシミュレート処
理部の上記ＣＰＵのアクセスに対する応答時間が、上記
実装ＰＩＯカードのＣＰＵのアクセスに対する応答時間
と同じになるように遅れを生じさせる応答遅延回路を備
えたことを特徴とする請求項１および請求項２記載のプ
ログラマブルコントローラ。 - 【請求項４】 上記遅延回路の応答時間は上記実装ＰＩ
Ｏカードの種類に応じて変更自在としたことを特徴とす
る請求項３記載のプログラマブルコントローラ。 - 【請求項５】 外部に接続されたプロセスに対する制御
プログラムが記憶されているメモリと、上記制御プログ
ラムを上記プロセスに対して実行するＣＰＵと、上記Ｃ
ＰＵと上記プロセスとの間に介在し、上記ＣＰＵからの
命令に従って上記プロセスを制御する実装ＰＩＯカード
と、上記プロセスと同一の動作を模擬するプロセスシミ
ュレート処理部とを備えたプログラマブルコントローラ
において、上記タスクに応じた遅延時間が設定された遅
延時間付加メモリマップと、上記遅延時間に基づいて上
記プロセスシミュレート処理部のＣＰＵのアクセスに対
する応答時間を遅延させる自動応答遅延回路とを備えた
ことを特徴とするプログラマブルコントローラ。 - 【請求項６】 擬似的に異常状態を起こすプログラムが
設定されており、上記プロセスシミュレート処理部から
の割り込み信号を入力することにより、上記ＣＰＵに対
してエラーデータを出力する模擬ＰＩＯエラー発生部を
備えたことを特徴とする請求項１から請求項５のうち何
れか１項記載のプログラマブルコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6230023A JP2854248B2 (ja) | 1994-09-26 | 1994-09-26 | プログラマブルコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6230023A JP2854248B2 (ja) | 1994-09-26 | 1994-09-26 | プログラマブルコントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0895610A true JPH0895610A (ja) | 1996-04-12 |
| JP2854248B2 JP2854248B2 (ja) | 1999-02-03 |
Family
ID=16901363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6230023A Expired - Lifetime JP2854248B2 (ja) | 1994-09-26 | 1994-09-26 | プログラマブルコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2854248B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008027156A (ja) * | 2006-07-20 | 2008-02-07 | Omron Corp | シミュレーション装置 |
| JP2012022564A (ja) * | 2010-07-15 | 2012-02-02 | Denso Corp | 制御装置およびチューニング方法 |
-
1994
- 1994-09-26 JP JP6230023A patent/JP2854248B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008027156A (ja) * | 2006-07-20 | 2008-02-07 | Omron Corp | シミュレーション装置 |
| JP2012022564A (ja) * | 2010-07-15 | 2012-02-02 | Denso Corp | 制御装置およびチューニング方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2854248B2 (ja) | 1999-02-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6668339B1 (en) | Microprocessor having a debug interruption function | |
| US20050102054A1 (en) | Method and system for simulating processing of a workpiece with a machine tool | |
| JPH04229337A (ja) | エミュレータ | |
| JPH04302341A (ja) | アドレス発生装置 | |
| JPH0895610A (ja) | プログラマブルコントローラ | |
| JP2019179284A (ja) | シミュレーションシステム、及びシミュレーションプログラム | |
| US6125456A (en) | Microcomputer with self-diagnostic unit | |
| JP3317601B2 (ja) | プログラマブルコントローラ | |
| KR20010052868A (ko) | 에뮬레이터 시스템에서 사용자 메모리를 업데이트하기위한 방법 및 시스템 | |
| JP2513142B2 (ja) | プログラムのシミュレ―タ装置 | |
| JP3316779B2 (ja) | シーケンスコントローラ | |
| JP2003015706A (ja) | 制御装置 | |
| JPS62103738A (ja) | プログラマブルコントロ−ラ | |
| JPH1011285A (ja) | プログラマブルコントローラ及び記録媒体 | |
| JPH03111945A (ja) | プログラマブル制御装置 | |
| JPS62271003A (ja) | プログラマブルコントロ−ラ | |
| KR950010467A (ko) | 전전자 교환기의 프로세서간 통신(ipc)을 위한 하드웨어(h/w) 경로확인 시험방법 | |
| JPH0675821A (ja) | 論理装置試験システム | |
| JPH096641A (ja) | 情報処理装置 | |
| JPS5949609A (ja) | 模擬実行機能を備えたプログラマブル・コントロ−ラ | |
| JPH01266642A (ja) | メモリ制御装置 | |
| JPS6143347A (ja) | ベクトル命令シミユレ−シヨン方法 | |
| JPH08185319A (ja) | マイクロコンピュータ及びそのプログラム訂正方法 | |
| JPH0315948A (ja) | アドレスバス試験方式 | |
| JPH01131906A (ja) | プログラム検証方式 |