JPH0895610A - プログラマブルコントローラ - Google Patents

プログラマブルコントローラ

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JPH0895610A
JPH0895610A JP6230023A JP23002394A JPH0895610A JP H0895610 A JPH0895610 A JP H0895610A JP 6230023 A JP6230023 A JP 6230023A JP 23002394 A JP23002394 A JP 23002394A JP H0895610 A JPH0895610 A JP H0895610A
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process simulation
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Abstract

(57)【要約】 【目的】 実際のプロセスまたはプロセスシミュレート
処理部と自由にアクセスすることができるプログラマブ
ルコントローラを得ることを目的とする。 【構成】 CPU3は制御プログラムのあるタスクを実
行する際にメモリマップ12にアクセスし、上記タスク
の先頭番地から切替え情報データ12bを読み取り、こ
のタスクを実装PIOカード4またはプロセスシミュレ
ート処理部7にアクセスするかを判断する。そして、C
PU3は切替え情報データ12bに基づいて、0の場合
は実装PIOカード4にアクセスし、1の場合はプロセ
スシミュレート処理部7にアクセスする。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、プロセスシミュレー
ト機能を有するプログラマブルコントローラに関するも
のである。
【0002】
【従来の技術】図7は、従来のプログラマブルコントロ
ーラを示す構成図であり、図において、1はプログラマ
ブルコントローラであり、外部に接続されたセンサー・
ポンプ・バルブ等を含むプロセス2に対する制御プログ
ラムの開発、修正、および、この制御プログラムに基づ
きプロセス2に対するプロセスシミュレート、および保
守作業などを行う。3はプログラマブルコントローラ1
内に設けられた複数のCPUのうちの1つであり、プロ
セス2に対する制御プログラム処理用のCPUである。
4は外部バス(例えば、パラレルケーブル)5を介して
CPU3とプロセス2との間でインターフェイスの役目
を担う実装プロセス入出力カード(以下、実装PIOカ
ードという)であり、実装PIOカード4の種類によっ
て、プロセス2からの信号を論理レベルに変換する機
能、CPU3より出力される論理レベル信号をプロセス
2が駆動できるレベルまで変換する機能等を有する。
【0003】6は実装PIOインターフェース部(以
下、実装PIOI/Fという)、7は模擬的にプロセス
2と同一の動作・応答を行うようなプログラム及びデー
タを有するプロセスシミュレート処理部、8はスイッチ
8aのON/OFFによりCPU3がアクセスするIO
エリアを切替えるIOエリア切替え部であり、例えば、
CPU3はスイッチ8aのON時に実装PIOカード4
に対してアクセスを行い、OFF時にプロセスシミュレ
ート処理部7に対してアクセスを行う。9はCPU3と
プロセスシミュレート処理部7を接続する内部バスであ
る。
【0004】次に動作について説明する。まず、プログ
ラマブルコントローラ1にプロセス2が接続されてお
り、実際のプロセス2を使用して試運転を行い、プロセ
ス2の制御プログラムの修正等を行いたい場合は、IO
エリア切替え部8のスイッチ8aをONすることによ
り、IOエリアが実装PIOカード4の領域に切替わる
ため、CPU3は実装PIOカード4に対してアクセス
を行うことができる。また、プロセスシミュレート処理
部7を使用して試運転を行い、制御プログラムの修正等
を行いたい場合は、IOエリア切替え部8のスイッチ8
aをOFFすることにより、IOエリアがプロセスシミ
ュレート処理部7の領域に切替わるため、CPU3はプ
ロセスシミュレート処理部7に対してアクセスを行うこ
とができる。
【0005】したがって、プログラマブルコントローラ
1に実装PIOカード4を介してプロセス2が接続され
ていない場合であっても、CPU3がプロセスシミュレ
ート処理部7とアクセスできるようにIOエリア切替え
部8のスイッチ8aを切替えることにより、制御プログ
ラムの修正を行なうことができる。しかし、CPU3が
内部バス9を介してプロセスシミュレート処理部7にア
クセスした場合の応答時間は、外部バス4を介して実装
PIOカード4にアクセスした場合の応答時間に比べて
速いことやプロセスの状態等の違いによりプロセスシミ
ュレート処理部7を使用して制御プログラムの修正を行
うよりも、実装PIOカード4を接続して制御プログラ
ムの修正を行う方がより正確な修正を行うことができ
る。
【0006】
【発明が解決しようとする課題】従来のプログラマブル
コントローラは以上のように構成されているので、IO
エリア切替え部8のスイッチ8aをOFFすることによ
り、CPU3はプロセスシミュレート処理部7に対して
しかアクセスを行うことができなかった。したがって、
プログラマブルコントローラ1に実装PIOカード4を
介してプロセス2が接続され、実際のプロセス2を使用
して試運転を行える状態であっても、CPU3はプロセ
スシミュレート処理部7としかアクセスすることができ
ず、制御プログラムの修正を正確にすることができない
という問題点があった。
【0007】また、シミュレート時において、プロセス
シミュレート処理部7はCPU3からのアクセスに対し
て実装PIOカード4よりも高速に応答するため、プロ
セスシミュレート処理部7を使用していた時に制御プロ
グラムが正常に動作していても、実際に実装PIOカー
ド4を使用して制御プログラムを動作させた時に制御プ
ログラムが正常に動作しないという問題点があった。
【0008】さらに、プログラマブルコントローラ1が
プロセス2とのアクセス時にあって、プロセス2に擬似
的に異常状態を起こすことにより、異常時の動作状況を
確認することができるが、プロセスシミュレート処理部
7には擬似的に異常状態を起こす機能が設けられていな
かったので、プロセスシミュレート処理部7の使用時に
あって異常時の動作状況を確認することができないとい
う問題点があった。
【0009】請求項1および請求項2の発明は上記のよ
うな問題点を解消するためになされたもので、実際のプ
ロセス2またはプロセスシミュレート処理部7と自由に
アクセスすることができるプログラマブルコントローラ
を得ることを目的とする。
【0010】請求項3から請求項5の発明は、プロセス
シミュレート処理部7のCPU3のアクセスに対する応
答時間と実装PIOカード4のCPU3のアクセスに対
する応答時間とを同じにすることができるプログラマブ
ルコントローラを得ることを目的とする。
【0011】請求項6の発明は、プロセスシミュレート
処理部7の使用時にあって異常時の動作状況を確認する
ことができるプログラマブルコントローラを得ることを
目的とする。
【0012】
【課題を解決するための手段】請求項1の発明に係るプ
ログラマブルコントローラは、CPUがこれらの各タス
クを実装PIOカードに対してアクセスするか、または
プロセスシミュレート処理部に対してアクセスするかを
選択する第1の切替え情報データから構成されるメモリ
マップをメモリに備えるようにしたものである。
【0013】請求項2の発明に係るプログラマブルコン
トローラは、制御プログラムに設定されているデータの
ビットデータとこのビットデータを実装PIOカードに
アクセスするかプロセスシミュレート処理部にアクセス
するかを選択する第2の切替え情報データから構成され
るビットマップをメモリに備えるようにしたものであ
る。
【0014】請求項3の発明に係るプログラマブルコン
トローラは、応答遅延回路によりプロセスシミュレート
処理部のCPUのアクセスに対する応答時間を実装PI
OカードのCPUのアクセスに対する応答時間と同じに
なるように遅らせるようにしたものである。
【0015】請求項4の発明に係るプログラマブルコン
トローラは、遅延回路の応答時間を実装PIOカードの
種類に応じて変更自在としたものである。
【0016】請求項5の発明に係るプログラマブルコン
トローラは、自動応答遅延回路により、遅延時間付加メ
モリマップに設定された遅延時間に基づいてプロセスシ
ミュレート処理部のCPUのアクセスに対する応答時間
を遅延させるようにしたものである。
【0017】請求項6の発明に係るプログラマブルコン
トローラは、模擬PIOエラー発生部がプロセスシミュ
レート処理部からの割り込み信号を入力することによ
り、CPUに対してエラーデータを出力するようにした
ものである。
【0018】
【作用】請求項1の発明におけるプログラマブルコント
ローラは、CPUがこれらの各タスクを実装PIOカー
ドに対してアクセスするか、またはプロセスシミュレー
ト処理部に対してアクセスするかを選択する第1の切替
え情報データから構成されるメモリマップをメモリに設
けたことにより、プログラマブルコントローラは可能な
限り実装PIOカードを介してプロセスを用いて試運転
を行うことができるようになる。
【0019】請求項2の発明におけるプログラマブルコ
ントローラは、メモリに制御プログラムに設定されてい
るデータのビットデータとこのビットデータを実装PI
Oカードにアクセスするかプロセスシミュレート処理部
にアクセスするかを選択する第2の切替え情報データか
ら構成されるビットマップを設けたことにより、制御プ
ログラム内のデータのデータビット毎に実装PIOカー
ドにアクセスするかプロセスシミュレート処理部にアク
セスするかを自動的に切替えることができるようにな
る。
【0020】請求項3の発明におけるプログラマブルコ
ントローラは、CPUとプロセスシミュレート処理部と
の間に設けられ、プロセスシミュレート処理部のCPU
のアクセスに対する応答時間が、実装PIOカードのC
PUのアクセスに対する応答時間と同じになるように遅
れを生じさせる応答遅延回路を設けたことにより、制御
プログラムの処理をより実際の動作に近い状態でデバッ
クを行なうことができるようになる。
【0021】請求項4の発明におけるプログラマブルコ
ントローラは、遅延回路の応答時間を実装PIOカード
の種類に応じて変更自在としたことにより、実装PIO
カード4の種類に応じて応答時間を調整できるようにな
る。
【0022】請求項5の発明におけるプログラマブルコ
ントローラは、タスクに応じた遅延時間が設定された遅
延時間付加メモリマップと、遅延時間に基づいてプロセ
スシミュレート処理部のCPU3のアクセスに対する応
答時間を遅延させる自動応答遅延回路を設けたことによ
り、制御プログラムのタスク毎に応答時間を調整できる
ようになる。
【0023】請求項6の発明におけるプログラマブルコ
ントローラは、擬似的に異常状態を起こすプログラムが
設定されており、プロセスシミュレート処理部からの割
り込み信号を入力することにより、CPUに対してエラ
ーデータを出力する模擬PIOエラー発生部を設けたこ
とにより、プロセスシミュレート処理部とのアクセス時
にあっても、模擬PIOエラー発生部により擬似的に異
常状態を起こすことができるようになる。
【0024】
【実施例】
実施例1.以下、この発明の一実施例を図について説明
する。図1はこの発明の一実施例によるプログラマブル
コントローラを示す構成図であり、図において、従来の
ものと同一の符号は同一または相当部分を示すので説明
を省略する。11はメモリ、12はメモリ11内に設け
られたメモリマップであり、制御プログラムのタスク毎
の先頭番地12aとこのプログラムを実装PIOカード
4にアクセスするかプロセスシミュレート処理部7にア
クセスするかを選択する切替え情報データ12b(第1
の切替え情報データ)とから構成されている。この切替
え情報データ12bは、例えば、実装PIOカード4に
アクセスする場合には0がセットされており、プロセス
シミュレート処理部7にアクセスする場合には1がセッ
トされている。
【0025】次に動作について説明する。プログラマブ
ルコントローラ1にプロセス2が接続されており、実際
のプロセス2を使用して試運転を行い、プロセス2の制
御プログラムの修正を行える場合、まず、CPU3は制
御プログラムのあるタスクを実行する際にメモリマップ
12にアクセスし、上記タスクの先頭番地から切替え情
報データ12bを読み取り、このタスクを実装PIOカ
ード4にアクセスするかプロセスシミュレート処理部7
にアクセスするかを判断する。そして、CPU3は切替
え情報データ12bに基づいて、0の場合は実装PIO
カード4にアクセスし、1の場合はプロセスシミュレー
ト処理部7にアクセスする。
【0026】以上の説明で明らかなように、この実施例
によれば、CPU3が実装PIOカード4にアクセスす
るかプロセスシミュレート処理部7にアクセスするか
は、従来技術のように手動スイッチを用いることなく自
動的に切替えることができるので、プログラマブルコン
トローラ1は可能な限り実装PIOカード4を介してプ
ロセス2を用いて試運転を行うことができるので、より
正確な制御プログラムの修正をおこなうことができる。
【0027】実施例2.図2はこの発明の一実施例によ
るプログラマブルコントローラを示す構成図であり、図
において、上記実施例と同一の符号は同一または相当部
分を示すので説明を省略する。13はメモリ11内に設
けられたビットマップであり、制御プログラムに設定さ
れているデータのビットデータ13aとこのデータのビ
ットデータ13aを実装PIOカード4にアクセスする
かプロセスシミュレート処理部7にアクセスするかを選
択する切替え情報データ13b(第2の切替え情報デー
タ)とから構成されている。この切替え情報データ13
bは、実施例1と同じく実装PIOカード4にアクセス
する場合には0がセットされており、プロセスシミュレ
ート処理部7にアクセスする場合には1がセットされて
いる。
【0028】次に、動作について説明する。CPU3は
制御プログラムのあるデータを実行する際にビットマッ
プ13にアクセスし、上記データのビット毎に切替え情
報データ13bを読み取り、上記データの各ビットを実
装PIOカード4にアクセスするかプロセスシミュレー
ト処理部7にアクセスするかを判断する。以上の説明で
明らかなように、この実施例によれば、タスク毎のみな
らず制御プログラム内のデータのデータビット毎に実装
PIOカード4にアクセスするかプロセスシミュレート
処理部7にアクセスするかを自動的に切替えることがで
きるので、実施例1よりもさらに正確な制御プログラム
の修正をおこなうことができる。
【0029】実施例3.図3はこの発明の一実施例によ
るプログラマブルコントローラを示す構成図であり、図
において、上記実施例と同一の符号は同一または相当部
分を示すので説明を省略する。14はCPU3とプロセ
スシミュレート処理部7との間に設けられた応答遅延回
路であり、プロセスシミュレート処理部7のCPU3の
アクセスに対する応答時間が、実装PIOカード4のC
PU3のアクセスに対する応答時間と同じになるように
遅れを生じる機能を備えたものである。
【0030】したがって、この実施例3にあっては上記
実施例1、2の効果の他に、制御プログラムの処理をよ
り実際の動作に近い状態でデバックを行なうことができ
るので、プロセスシミュレート処理部7を使用していた
時に制御プログラムが正常に動作していても、実際に実
装PIOカード4を使用して制御プログラムを動作させ
た時に制御プログラムが正常に動作しないということは
ない。
【0031】実施例4.図4はこの発明の一実施例によ
るプログラマブルコントローラを示す構成図であり、図
において、上記実施例と同一の符号は同一または相当部
分を示すので説明を省略する。上記実施例3では、遅延
時間が固定である応答遅延回路14を備えていたが、実
施例4では遅延時間を自由に設定できる回路(例えば、
レジスタやスイッチ等)を組み合わせた可変遅延回路1
5をCPU3とプロセスシミュレート処理部7との間に
応答遅延回路14を設けたものである。したがって、実
施例4では実施例3の効果の他に実装PIOカード4の
種類に応じて応答時間を調整できるので、接続する実装
PIOカード4を限定しない拡張性を有するプログラマ
ブルコントローラを得ることができる。
【0032】実施例5.図5はこの発明の一実施例によ
るプログラマブルコントローラを示す構成図であり、図
において、上記実施例と同一の符号は同一または相当部
分を示すので説明を省略する。16は遅延時間付加メモ
リマップ、16aは制御プログラムのタスク毎の先頭番
地、16bは切り替え情報データ、16cはタスクに応
じて設定された遅延時間である。17は上記遅延時間1
6cに応じてプロセスシミュレート処理部7のCPU3
のアクセスに対する応答時間を遅延させる自動応答遅延
回路であり、プロセスシミュレート処理部7のCPU3
のアクセスに対する応答時間と実装PIOカード4のC
PU3のアクセスに対する応答時間とを同じにする。
【0033】次に、動作について説明する。CPU3は
制御プログラムのあるタスクを実行する際に遅延時間付
加メモリマップ16にアクセスし、上記タスクに応じた
切替え情報データ16bと遅延時間16cとを読み取
り、上記データの各ビットを実装PIOカード4にアク
セスするかプロセスシミュレート処理部7にアクセスす
るかを判断する。ここで、プロセスシミュレート処理部
7にアクセスする場合には、先ほど読み込んだ遅延時間
16cに基づいて応答時間を遅延させる。
【0034】したがって、この実施例5では実施例1の
メモリマップ12に制御プログラムのタスク毎の遅延時
間を設け、制御プログラムのタスク毎に応答時間を調整
できるので、より正確な制御プログラムの修正をおこな
うことができるとともに、実施例3、4よりもさらにプ
ロセスシミュレート処理部7のCPU3のアクセスに対
する応答時間を実装PIOカード4のCPU3のアクセ
スに対する応答時間と等しくすることができ、接続する
実装PIOカード4を限定しない拡張性を有するプログ
ラマブルコントローラを得ることができる。
【0035】実施例6.図6はこの発明の一実施例によ
るプログラマブルコントローラを示す構成図であり、図
において、上記実施例と同一の符号は同一または相当部
分を示すので説明を省略する。18は擬似的に異常状態
を起こすプログラムが設定されている模擬PIOエラー
発生部である。
【0036】次に、動作について説明する。まず、プロ
セスシミュレート処理部7はプログラマブルコントロー
ラ1から異常発生信号を受信すると、模擬PIOエラー
発生部18に割り込み信号を発生する。次に、模擬PI
Oエラー発生部18では、この割り込み信号を受信する
ことによりエラーデータをプロセスシミュレート処理部
7を介してCPU3に送信する。
【0037】したがって、プログラマブルコントローラ
1はプロセスシミュレート処理部7とのアクセス時にあ
っても、模擬PIOエラー発生部18により擬似的に異
常状態を起こすことができるので、プロセスシミュレー
ト処理部7の使用時にあって異常時の動作状況を確認す
ることができる。
【0038】
【発明の効果】以上のように、請求項1の発明によれ
ば、CPUがこれらの各タスクを実装PIOカードに対
してアクセスするか、またはプロセスシミュレート処理
部に対してアクセスするかを選択する第1の切替え情報
データから構成されるメモリマップをメモリに備えるよ
うに構成したので、より正確な制御プログラムの修正を
おこなうことができる効果がある。
【0039】請求項2の発明によれば、制御プログラム
に設定されているデータのビットデータとこのビットデ
ータを実装PIOカードにアクセスするかプロセスシミ
ュレート処理部にアクセスするかを選択する第2の切替
え情報データから構成されるビットマップをメモリに備
えるように構成したので、さらに正確な制御プログラム
の修正をおこなうことができる効果がある。
【0040】請求項3の発明によれば、応答遅延回路に
よりプロセスシミュレート処理部のCPUのアクセスに
対する応答時間を実装PIOカードのCPUのアクセス
に対する応答時間と同じになるように遅らせるように構
成したので、実際に実装PIOカードを使用して制御プ
ログラムを動作させた時にも制御プログラムが正常に動
作するという効果がある。
【0041】請求項4の発明によれば、遅延回路の応答
時間を実装PIOカードの種類に応じて変更自在となる
ように構成したので、接続する実装PIOカードを限定
しない拡張性を有するプログラマブルコントローラを得
ることができる効果がある。
【0042】請求項5の発明によれば、自動応答遅延回
路により、遅延時間付加メモリマップに設定された遅延
時間に基づいてプロセスシミュレート処理部のCPUの
アクセスに対する応答時間を遅延させるように構成した
ので、より正確な制御プログラムの修正をおこなうこと
ができるとともに、接続する実装PIOカード4を限定
しない拡張性を有するプログラマブルコントローラを得
ることができる効果がある。
【0043】請求項6の発明によれば、模擬PIOエラ
ー発生部がプロセスシミュレート処理部からの割り込み
信号を入力することにより、CPUに対してエラーデー
タを出力するように構成したので、プロセスシミュレー
ト処理部の使用時にあって異常時の動作状況を確認する
ことができる効果がある。
【図面の簡単な説明】
【図1】 この発明の一実施例によるプログラマブルコ
ントローラを示す構成図である。
【図2】 この発明の一実施例によるプログラマブルコ
ントローラを示す構成図である。
【図3】 この発明の一実施例によるプログラマブルコ
ントローラを示す構成図である。
【図4】 この発明の一実施例によるプログラマブルコ
ントローラを示す構成図である。
【図5】 この発明の一実施例によるプログラマブルコ
ントローラを示す構成図である。
【図6】 この発明の一実施例によるプログラマブルコ
ントローラを示す構成図である。
【図7】 従来のプロセスシミュレート機能を有するプ
ログラマブルコントローラの構成を示す構成図である。
【符号の説明】
1 プログラマブルコントローラ、2 プロセス、3
CPU、4 実装PIOカード、7 プロセスシミュレ
ート処理部、11 メモリ、12 メモリマップ、12
b,16b 切替え情報データ(第1の切替え情報デー
タ)、13 ビットマップ、13a ビットデータ、1
3b 切替え情報データ(第2の切替え情報データ)、
14 応答遅延回路、16 遅延時間付加メモリマッ
プ、16c遅延時間、17 自動応答遅延回路、18
模擬PIOエラー発生部。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 G05B 23/02 G 7618−3H

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 外部に接続されたプロセスに対する制御
    プログラムが記憶されているメモリと、上記制御プログ
    ラムを上記プロセスに対して実行するCPUと、上記C
    PUと上記プロセスとの間に介在し、上記CPUからの
    命令に従って上記プロセスを制御する実装PIOカード
    と、上記プロセスと同一の動作を模擬するプロセスシミ
    ュレート処理部とを備えたプログラマブルコントローラ
    において、上記CPUがこれらの各タスクを上記実装P
    IOカードに対してアクセスするか、または上記プロセ
    スシミュレート処理部に対してアクセスするかを選択す
    る第1の切替え情報データから構成されるメモリマップ
    を上記メモリに備えたことを特徴とするプログラマブル
    コントローラ。
  2. 【請求項2】 上記メモリは、上記制御プログラムに設
    定されているデータのビットデータとこのビットデータ
    を上記実装PIOカードに対してアクセスするか、また
    は上記プロセスシミュレート処理部に対してアクセスす
    るかを決定する第2の切替え情報データとから構成され
    るビットマップを備えたことを特徴とする請求項1記載
    のプログラマブルコントローラ。
  3. 【請求項3】 上記CPUと上記プロセスシミュレート
    処理部との間に設けられ、上記プロセスシミュレート処
    理部の上記CPUのアクセスに対する応答時間が、上記
    実装PIOカードのCPUのアクセスに対する応答時間
    と同じになるように遅れを生じさせる応答遅延回路を備
    えたことを特徴とする請求項1および請求項2記載のプ
    ログラマブルコントローラ。
  4. 【請求項4】 上記遅延回路の応答時間は上記実装PI
    Oカードの種類に応じて変更自在としたことを特徴とす
    る請求項3記載のプログラマブルコントローラ。
  5. 【請求項5】 外部に接続されたプロセスに対する制御
    プログラムが記憶されているメモリと、上記制御プログ
    ラムを上記プロセスに対して実行するCPUと、上記C
    PUと上記プロセスとの間に介在し、上記CPUからの
    命令に従って上記プロセスを制御する実装PIOカード
    と、上記プロセスと同一の動作を模擬するプロセスシミ
    ュレート処理部とを備えたプログラマブルコントローラ
    において、上記タスクに応じた遅延時間が設定された遅
    延時間付加メモリマップと、上記遅延時間に基づいて上
    記プロセスシミュレート処理部のCPUのアクセスに対
    する応答時間を遅延させる自動応答遅延回路とを備えた
    ことを特徴とするプログラマブルコントローラ。
  6. 【請求項6】 擬似的に異常状態を起こすプログラムが
    設定されており、上記プロセスシミュレート処理部から
    の割り込み信号を入力することにより、上記CPUに対
    してエラーデータを出力する模擬PIOエラー発生部を
    備えたことを特徴とする請求項1から請求項5のうち何
    れか1項記載のプログラマブルコントローラ。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008027156A (ja) * 2006-07-20 2008-02-07 Omron Corp シミュレーション装置
JP2012022564A (ja) * 2010-07-15 2012-02-02 Denso Corp 制御装置およびチューニング方法

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JP2008027156A (ja) * 2006-07-20 2008-02-07 Omron Corp シミュレーション装置
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