JP2854248B2 - プログラマブルコントローラ - Google Patents
プログラマブルコントローラInfo
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- JP2854248B2 JP2854248B2 JP6230023A JP23002394A JP2854248B2 JP 2854248 B2 JP2854248 B2 JP 2854248B2 JP 6230023 A JP6230023 A JP 6230023A JP 23002394 A JP23002394 A JP 23002394A JP 2854248 B2 JP2854248 B2 JP 2854248B2
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- Japan
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- access
- cpu
- processing unit
- process simulation
- programmable controller
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- Programmable Controllers (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、プロセスシミュレー
ト機能を有するプログラマブルコントローラに関するも
のである。
ト機能を有するプログラマブルコントローラに関するも
のである。
【０００２】
【従来の技術】図７は、従来のプログラマブルコントロ
ーラを示す構成図であり、図において、１はプログラマ
ブルコントローラであり、外部に接続されたセンサー・
ポンプ・バルブ等を含むプロセス２に対する制御プログ
ラムの開発、修正、および、この制御プログラムに基づ
きプロセス２に対するプロセスシミュレート、および保
守作業などを行う。３はプログラマブルコントローラ１
内に設けられた複数のＣＰＵのうちの１つであり、プロ
セス２に対する制御プログラム処理用のＣＰＵである。
４は外部バス（例えば、パラレルケーブル）５を介して
ＣＰＵ３とプロセス２との間でインターフェイスの役目
を担う実装プロセス入出力カード（以下、実装ＰＩＯカ
ードという）であり、実装ＰＩＯカード４の種類によっ
て、プロセス２からの信号を論理レベルに変換する機
能、ＣＰＵ３より出力される論理レベル信号をプロセス
２が駆動できるレベルまで変換する機能等を有する。
ーラを示す構成図であり、図において、１はプログラマ
ブルコントローラであり、外部に接続されたセンサー・
ポンプ・バルブ等を含むプロセス２に対する制御プログ
ラムの開発、修正、および、この制御プログラムに基づ
きプロセス２に対するプロセスシミュレート、および保
守作業などを行う。３はプログラマブルコントローラ１
内に設けられた複数のＣＰＵのうちの１つであり、プロ
セス２に対する制御プログラム処理用のＣＰＵである。
４は外部バス（例えば、パラレルケーブル）５を介して
ＣＰＵ３とプロセス２との間でインターフェイスの役目
を担う実装プロセス入出力カード（以下、実装ＰＩＯカ
ードという）であり、実装ＰＩＯカード４の種類によっ
て、プロセス２からの信号を論理レベルに変換する機
能、ＣＰＵ３より出力される論理レベル信号をプロセス
２が駆動できるレベルまで変換する機能等を有する。
【０００３】６は実装ＰＩＯインターフェース部（以
下、実装ＰＩＯＩ／Ｆという）、７は模擬的にプロセス
２と同一の動作・応答を行うようなプログラム及びデー
タを有するプロセスシミュレート処理部、８はスイッチ
８ａのＯＮ／ＯＦＦによりＣＰＵ３がアクセスするＩＯ
エリアを切替えるＩＯエリア切替え部であり、例えば、
ＣＰＵ３はスイッチ８ａのＯＮ時に実装ＰＩＯカード４
に対してアクセスを行い、ＯＦＦ時にプロセスシミュレ
ート処理部７に対してアクセスを行う。９はＣＰＵ３と
プロセスシミュレート処理部７を接続する内部バスであ
る。
下、実装ＰＩＯＩ／Ｆという）、７は模擬的にプロセス
２と同一の動作・応答を行うようなプログラム及びデー
タを有するプロセスシミュレート処理部、８はスイッチ
８ａのＯＮ／ＯＦＦによりＣＰＵ３がアクセスするＩＯ
エリアを切替えるＩＯエリア切替え部であり、例えば、
ＣＰＵ３はスイッチ８ａのＯＮ時に実装ＰＩＯカード４
に対してアクセスを行い、ＯＦＦ時にプロセスシミュレ
ート処理部７に対してアクセスを行う。９はＣＰＵ３と
プロセスシミュレート処理部７を接続する内部バスであ
る。
【０００４】次に動作について説明する。まず、プログ
ラマブルコントローラ１にプロセス２が接続されてお
り、実際のプロセス２を使用して試運転を行い、プロセ
ス２の制御プログラムの修正等を行いたい場合は、ＩＯ
エリア切替え部８のスイッチ８ａをＯＮすることによ
り、ＩＯエリアが実装ＰＩＯカード４の領域に切替わる
ため、ＣＰＵ３は実装ＰＩＯカード４に対してアクセス
を行うことができる。また、プロセスシミュレート処理
部７を使用して試運転を行い、制御プログラムの修正等
を行いたい場合は、ＩＯエリア切替え部８のスイッチ８
ａをＯＦＦすることにより、ＩＯエリアがプロセスシミ
ュレート処理部７の領域に切替わるため、ＣＰＵ３はプ
ロセスシミュレート処理部７に対してアクセスを行うこ
とができる。
ラマブルコントローラ１にプロセス２が接続されてお
り、実際のプロセス２を使用して試運転を行い、プロセ
ス２の制御プログラムの修正等を行いたい場合は、ＩＯ
エリア切替え部８のスイッチ８ａをＯＮすることによ
り、ＩＯエリアが実装ＰＩＯカード４の領域に切替わる
ため、ＣＰＵ３は実装ＰＩＯカード４に対してアクセス
を行うことができる。また、プロセスシミュレート処理
部７を使用して試運転を行い、制御プログラムの修正等
を行いたい場合は、ＩＯエリア切替え部８のスイッチ８
ａをＯＦＦすることにより、ＩＯエリアがプロセスシミ
ュレート処理部７の領域に切替わるため、ＣＰＵ３はプ
ロセスシミュレート処理部７に対してアクセスを行うこ
とができる。
【０００５】したがって、プログラマブルコントローラ
１に実装ＰＩＯカード４を介してプロセス２が接続され
ていない場合であっても、ＣＰＵ３がプロセスシミュレ
ート処理部７とアクセスできるようにＩＯエリア切替え
部８のスイッチ８ａを切替えることにより、制御プログ
ラムの修正を行なうことができる。しかし、ＣＰＵ３が
内部バス９を介してプロセスシミュレート処理部７にア
クセスした場合の応答時間は、外部バス４を介して実装
ＰＩＯカード４にアクセスした場合の応答時間に比べて
速いことやプロセスの状態等の違いによりプロセスシミ
ュレート処理部７を使用して制御プログラムの修正を行
うよりも、実装ＰＩＯカード４を接続して制御プログラ
ムの修正を行う方がより正確な修正を行うことができ
る。
１に実装ＰＩＯカード４を介してプロセス２が接続され
ていない場合であっても、ＣＰＵ３がプロセスシミュレ
ート処理部７とアクセスできるようにＩＯエリア切替え
部８のスイッチ８ａを切替えることにより、制御プログ
ラムの修正を行なうことができる。しかし、ＣＰＵ３が
内部バス９を介してプロセスシミュレート処理部７にア
クセスした場合の応答時間は、外部バス４を介して実装
ＰＩＯカード４にアクセスした場合の応答時間に比べて
速いことやプロセスの状態等の違いによりプロセスシミ
ュレート処理部７を使用して制御プログラムの修正を行
うよりも、実装ＰＩＯカード４を接続して制御プログラ
ムの修正を行う方がより正確な修正を行うことができ
る。
【０００６】
【発明が解決しようとする課題】従来のプログラマブル
コントローラは以上のように構成されているので、ＩＯ
エリア切替え部８のスイッチ８ａをＯＦＦすることによ
り、ＣＰＵ３はプロセスシミュレート処理部７に対して
しかアクセスを行うことができなかった。したがって、
プログラマブルコントローラ１に実装ＰＩＯカード４を
介してプロセス２が接続され、実際のプロセス２を使用
して試運転を行える状態であっても、ＣＰＵ３はプロセ
スシミュレート処理部７としかアクセスすることができ
ず、制御プログラムの修正を正確にすることができない
という問題点があった。
コントローラは以上のように構成されているので、ＩＯ
エリア切替え部８のスイッチ８ａをＯＦＦすることによ
り、ＣＰＵ３はプロセスシミュレート処理部７に対して
しかアクセスを行うことができなかった。したがって、
プログラマブルコントローラ１に実装ＰＩＯカード４を
介してプロセス２が接続され、実際のプロセス２を使用
して試運転を行える状態であっても、ＣＰＵ３はプロセ
スシミュレート処理部７としかアクセスすることができ
ず、制御プログラムの修正を正確にすることができない
という問題点があった。
【０００７】また、シミュレート時において、プロセス
シミュレート処理部７はＣＰＵ３からのアクセスに対し
て実装ＰＩＯカード４よりも高速に応答するため、プロ
セスシミュレート処理部７を使用していた時に制御プロ
グラムが正常に動作していても、実際に実装ＰＩＯカー
ド４を使用して制御プログラムを動作させた時に制御プ
ログラムが正常に動作しないという問題点があった。
シミュレート処理部７はＣＰＵ３からのアクセスに対し
て実装ＰＩＯカード４よりも高速に応答するため、プロ
セスシミュレート処理部７を使用していた時に制御プロ
グラムが正常に動作していても、実際に実装ＰＩＯカー
ド４を使用して制御プログラムを動作させた時に制御プ
ログラムが正常に動作しないという問題点があった。
【０００８】さらに、プログラマブルコントローラ１が
プロセス２とのアクセス時にあって、プロセス２に擬似
的に異常状態を起こすことにより、異常時の動作状況を
確認することができるが、プロセスシミュレート処理部
７には擬似的に異常状態を起こす機能が設けられていな
かったので、プロセスシミュレート処理部７の使用時に
あって異常時の動作状況を確認することができないとい
う問題点があった。
プロセス２とのアクセス時にあって、プロセス２に擬似
的に異常状態を起こすことにより、異常時の動作状況を
確認することができるが、プロセスシミュレート処理部
７には擬似的に異常状態を起こす機能が設けられていな
かったので、プロセスシミュレート処理部７の使用時に
あって異常時の動作状況を確認することができないとい
う問題点があった。
【０００９】請求項１から請求項３の発明は、プロセス
シミュレート処理部７のＣＰＵ３のアクセスに対する応
答時間と実装ＰＩＯカード４のＣＰＵ３のアクセスに対
する応答時間とを同じにすることができるプログラマブ
ルコントローラを得ることを目的とする。
シミュレート処理部７のＣＰＵ３のアクセスに対する応
答時間と実装ＰＩＯカード４のＣＰＵ３のアクセスに対
する応答時間とを同じにすることができるプログラマブ
ルコントローラを得ることを目的とする。
【００１０】
【課題を解決するための手段】請求項１の発明に係るプ
ログラマブルコントローラは、応答遅延回路によりプロ
セスシミュレート処理部のＣＰＵのアクセスに対する応
答時間を実装ＰＩＯカードのＣＰＵのアクセスに対する
応答時間と同じになるように遅らせるようにしたもので
ある。
ログラマブルコントローラは、応答遅延回路によりプロ
セスシミュレート処理部のＣＰＵのアクセスに対する応
答時間を実装ＰＩＯカードのＣＰＵのアクセスに対する
応答時間と同じになるように遅らせるようにしたもので
ある。
【００１１】請求項２の発明に係るプログラマブルコン
トローラは、遅延回路の応答時間を実装ＰＩＯカードの
種類に応じて変更自在としたものである。
トローラは、遅延回路の応答時間を実装ＰＩＯカードの
種類に応じて変更自在としたものである。
【００１２】請求項３の発明に係るプログラマブルコン
トローラは、自動応答遅延回路により、遅延時間付加メ
モリマップに設定された遅延時間に基づいてプロセスシ
ミュレート処理部のＣＰＵのアクセスに対する応答時間
を遅延させるようにしたものである。
トローラは、自動応答遅延回路により、遅延時間付加メ
モリマップに設定された遅延時間に基づいてプロセスシ
ミュレート処理部のＣＰＵのアクセスに対する応答時間
を遅延させるようにしたものである。
【００１３】
【作用】請求項１の発明におけるプログラマブルコント
ローラは、ＣＰＵとプロセスシミュレート処理部との間
に設けられ、プロセスシミュレート処理部のＣＰＵのア
クセスに対する応答時間が、実装ＰＩＯカードのＣＰＵ
のアクセスに対する応答時間と同じになるように遅れを
生じさせる応答遅延回路を設けたことにより、制御プロ
グラムの処理をより実際の動作に近い状態でデバックを
行なうことができるようになる。
ローラは、ＣＰＵとプロセスシミュレート処理部との間
に設けられ、プロセスシミュレート処理部のＣＰＵのア
クセスに対する応答時間が、実装ＰＩＯカードのＣＰＵ
のアクセスに対する応答時間と同じになるように遅れを
生じさせる応答遅延回路を設けたことにより、制御プロ
グラムの処理をより実際の動作に近い状態でデバックを
行なうことができるようになる。
【００１４】請求項２の発明におけるプログラマブルコ
ントローラは、遅延回路の応答時間を実装ＰＩＯカード
の種類に応じて変更自在としたことにより、実装ＰＩＯ
カード４の種類に応じて応答時間を調整できるようにな
る。
ントローラは、遅延回路の応答時間を実装ＰＩＯカード
の種類に応じて変更自在としたことにより、実装ＰＩＯ
カード４の種類に応じて応答時間を調整できるようにな
る。
【００１５】請求項３の発明におけるプログラマブルコ
ントローラは、タスクに応じた遅延時間が設定された遅
延時間付加メモリマップと、遅延時間に基づいてプロセ
スシミュレート処理部のＣＰＵ３のアクセスに対する応
答時間を遅延させる自動応答遅延回路を設けたことによ
り、制御プログラムのタスク毎に応答時間を調整できる
ようになる。
ントローラは、タスクに応じた遅延時間が設定された遅
延時間付加メモリマップと、遅延時間に基づいてプロセ
スシミュレート処理部のＣＰＵ３のアクセスに対する応
答時間を遅延させる自動応答遅延回路を設けたことによ
り、制御プログラムのタスク毎に応答時間を調整できる
ようになる。
【００１６】
【実施例】実施例１． 以下、この発明の一実施例を図について説明する。図１
はこの発明の一実施例によるプログラマブルコントロー
ラを示す構成図であり、図において、従来のものと同一
の符号は同一または相当部分を示すので説明を省略す
る。１１はメモリ、１２はメモリ１１内に設けられたメ
モリマップであり、制御プログラムのタスク毎の先頭番
地１２ａとこのプログラムを実装ＰＩＯカード４にアク
セスするかプロセスシミュレート処理部７にアクセスす
るかを選択する切替え情報データ１２ｂ（第１の切替え
情報データ）とから構成されている。この切替え情報デ
ータ１２ｂは、例えば、実装ＰＩＯカード４にアクセス
する場合には０がセットされており、プロセスシミュレ
ート処理部７にアクセスする場合には１がセットされて
いる。
はこの発明の一実施例によるプログラマブルコントロー
ラを示す構成図であり、図において、従来のものと同一
の符号は同一または相当部分を示すので説明を省略す
る。１１はメモリ、１２はメモリ１１内に設けられたメ
モリマップであり、制御プログラムのタスク毎の先頭番
地１２ａとこのプログラムを実装ＰＩＯカード４にアク
セスするかプロセスシミュレート処理部７にアクセスす
るかを選択する切替え情報データ１２ｂ（第１の切替え
情報データ）とから構成されている。この切替え情報デ
ータ１２ｂは、例えば、実装ＰＩＯカード４にアクセス
する場合には０がセットされており、プロセスシミュレ
ート処理部７にアクセスする場合には１がセットされて
いる。
【００１７】次に動作について説明する。プログラマブ
ルコントローラ１にプロセス２が接続されており、実際
のプロセス２を使用して試運転を行い、プロセス２の制
御プログラムの修正を行える場合、まず、ＣＰＵ３は制
御プログラムのあるタスクを実行する際にメモリマップ
１２にアクセスし、上記タスクの先頭番地から切替え情
報データ１２ｂを読み取り、このタスクを実装ＰＩＯカ
ード４にアクセスするかプロセスシミュレート処理部７
にアクセスするかを判断する。そして、ＣＰＵ３は切替
え情報データ１２ｂに基づいて、０の場合は実装ＰＩＯ
カード４にアクセスし、１の場合はプロセスシミュレー
ト処理部７にアクセスする。
ルコントローラ１にプロセス２が接続されており、実際
のプロセス２を使用して試運転を行い、プロセス２の制
御プログラムの修正を行える場合、まず、ＣＰＵ３は制
御プログラムのあるタスクを実行する際にメモリマップ
１２にアクセスし、上記タスクの先頭番地から切替え情
報データ１２ｂを読み取り、このタスクを実装ＰＩＯカ
ード４にアクセスするかプロセスシミュレート処理部７
にアクセスするかを判断する。そして、ＣＰＵ３は切替
え情報データ１２ｂに基づいて、０の場合は実装ＰＩＯ
カード４にアクセスし、１の場合はプロセスシミュレー
ト処理部７にアクセスする。
【００１８】以上の説明で明らかなように、この実施例
によれば、ＣＰＵ３が実装ＰＩＯカード４にアクセスす
るかプロセスシミュレート処理部７にアクセスするか
は、従来技術のように手動スイッチを用いることなく自
動的に切替えることができるので、プログラマブルコン
トローラ１は可能な限り実装ＰＩＯカード４を介してプ
ロセス２を用いて試運転を行うことができるので、より
正確な制御プログラムの修正をおこなうことができる。
によれば、ＣＰＵ３が実装ＰＩＯカード４にアクセスす
るかプロセスシミュレート処理部７にアクセスするか
は、従来技術のように手動スイッチを用いることなく自
動的に切替えることができるので、プログラマブルコン
トローラ１は可能な限り実装ＰＩＯカード４を介してプ
ロセス２を用いて試運転を行うことができるので、より
正確な制御プログラムの修正をおこなうことができる。
【００１９】実施例２． 図２はこの発明の一実施例によるプログラマブルコント
ローラを示す構成図であり、図において、上記実施例と
同一の符号は同一または相当部分を示すので説明を省略
する。１３はメモリ１１内に設けられたビットマップで
あり、制御プログラムに設定されているデータのビット
データ１３ａとこのデータのビットデータ１３ａを実装
ＰＩＯカード４にアクセスするかプロセスシミュレート
処理部７にアクセスするかを選択する切替え情報データ
１３ｂ（第２の切替え情報データ）とから構成されてい
る。この切替え情報データ１３ｂは、実施例１と同じく
実装ＰＩＯカード４にアクセスする場合には０がセット
されており、プロセスシミュレート処理部７にアクセス
する場合には１がセットされている。
ローラを示す構成図であり、図において、上記実施例と
同一の符号は同一または相当部分を示すので説明を省略
する。１３はメモリ１１内に設けられたビットマップで
あり、制御プログラムに設定されているデータのビット
データ１３ａとこのデータのビットデータ１３ａを実装
ＰＩＯカード４にアクセスするかプロセスシミュレート
処理部７にアクセスするかを選択する切替え情報データ
１３ｂ（第２の切替え情報データ）とから構成されてい
る。この切替え情報データ１３ｂは、実施例１と同じく
実装ＰＩＯカード４にアクセスする場合には０がセット
されており、プロセスシミュレート処理部７にアクセス
する場合には１がセットされている。
【００２０】次に、動作について説明する。ＣＰＵ３は
制御プログラムのあるデータを実行する際にビットマッ
プ１３にアクセスし、上記データのビット毎に切替え情
報データ１３ｂを読み取り、上記データの各ビットを実
装ＰＩＯカード４にアクセスするかプロセスシミュレー
ト処理部７にアクセスするかを判断する。以上の説明で
明らかなように、この実施例によれば、タスク毎のみな
らず制御プログラム内のデータのデータビット毎に実装
ＰＩＯカード４にアクセスするかプロセスシミュレート
処理部７にアクセスするかを自動的に切替えることがで
きるので、実施例１よりもさらに正確な制御プログラム
の修正をおこなうことができる。
制御プログラムのあるデータを実行する際にビットマッ
プ１３にアクセスし、上記データのビット毎に切替え情
報データ１３ｂを読み取り、上記データの各ビットを実
装ＰＩＯカード４にアクセスするかプロセスシミュレー
ト処理部７にアクセスするかを判断する。以上の説明で
明らかなように、この実施例によれば、タスク毎のみな
らず制御プログラム内のデータのデータビット毎に実装
ＰＩＯカード４にアクセスするかプロセスシミュレート
処理部７にアクセスするかを自動的に切替えることがで
きるので、実施例１よりもさらに正確な制御プログラム
の修正をおこなうことができる。
【００２１】実施例３． 図３はこの発明の一実施例によるプログラマブルコント
ローラを示す構成図であり、図において、上記実施例と
同一の符号は同一または相当部分を示すので説明を省略
する。１４はＣＰＵ３とプロセスシミュレート処理部７
との間に設けられた応答遅延回路であり、プロセスシミ
ュレート処理部７のＣＰＵ３のアクセスに対する応答時
間が、実装ＰＩＯカード４のＣＰＵ３のアクセスに対す
る応答時間と同じになるように遅れを生じる機能を備え
たものである。
ローラを示す構成図であり、図において、上記実施例と
同一の符号は同一または相当部分を示すので説明を省略
する。１４はＣＰＵ３とプロセスシミュレート処理部７
との間に設けられた応答遅延回路であり、プロセスシミ
ュレート処理部７のＣＰＵ３のアクセスに対する応答時
間が、実装ＰＩＯカード４のＣＰＵ３のアクセスに対す
る応答時間と同じになるように遅れを生じる機能を備え
たものである。
【００２２】したがって、この実施例３にあっては上記
実施例１、２の効果の他に、制御プログラムの処理をよ
り実際の動作に近い状態でデバックを行なうことができ
るので、プロセスシミュレート処理部７を使用していた
時に制御プログラムが正常に動作していても、実際に実
装ＰＩＯカード４を使用して制御プログラムを動作させ
た時に制御プログラムが正常に動作しないということは
ない。
実施例１、２の効果の他に、制御プログラムの処理をよ
り実際の動作に近い状態でデバックを行なうことができ
るので、プロセスシミュレート処理部７を使用していた
時に制御プログラムが正常に動作していても、実際に実
装ＰＩＯカード４を使用して制御プログラムを動作させ
た時に制御プログラムが正常に動作しないということは
ない。
【００２３】実施例４． 図４はこの発明の一実施例によるプログラマブルコント
ローラを示す構成図であり、図において、上記実施例と
同一の符号は同一または相当部分を示すので説明を省略
する。上記実施例３では、遅延時間が固定である応答遅
延回路１４を備えていたが、実施例４では遅延時間を自
由に設定できる回路（例えば、レジスタやスイッチ等）
を組み合わせた可変遅延回路１５をＣＰＵ３とプロセス
シミュレート処理部７との間に応答遅延回路１４を設け
たものである。したがって、実施例４では実施例３の効
果の他に実装ＰＩＯカード４の種類に応じて応答時間を
調整できるので、接続する実装ＰＩＯカード４を限定し
ない拡張性を有するプログラマブルコントローラを得る
ことができる。
ローラを示す構成図であり、図において、上記実施例と
同一の符号は同一または相当部分を示すので説明を省略
する。上記実施例３では、遅延時間が固定である応答遅
延回路１４を備えていたが、実施例４では遅延時間を自
由に設定できる回路（例えば、レジスタやスイッチ等）
を組み合わせた可変遅延回路１５をＣＰＵ３とプロセス
シミュレート処理部７との間に応答遅延回路１４を設け
たものである。したがって、実施例４では実施例３の効
果の他に実装ＰＩＯカード４の種類に応じて応答時間を
調整できるので、接続する実装ＰＩＯカード４を限定し
ない拡張性を有するプログラマブルコントローラを得る
ことができる。
【００２４】実施例５． 図５はこの発明の一実施例によるプログラマブルコント
ローラを示す構成図であり、図において、上記実施例と
同一の符号は同一または相当部分を示すので説明を省略
する。１６は遅延時間付加メモリマップ、１６ａは制御
プログラムのタスク毎の先頭番地、１６ｂは切り替え情
報データ、１６ｃはタスクに応じて設定された遅延時間
である。１７は上記遅延時間１６ｃに応じてプロセスシ
ミュレート処理部７のＣＰＵ３のアクセスに対する応答
時間を遅延させる自動応答遅延回路であり、プロセスシ
ミュレート処理部７のＣＰＵ３のアクセスに対する応答
時間と実装ＰＩＯカード４のＣＰＵ３のアクセスに対す
る応答時間とを同じにする。
ローラを示す構成図であり、図において、上記実施例と
同一の符号は同一または相当部分を示すので説明を省略
する。１６は遅延時間付加メモリマップ、１６ａは制御
プログラムのタスク毎の先頭番地、１６ｂは切り替え情
報データ、１６ｃはタスクに応じて設定された遅延時間
である。１７は上記遅延時間１６ｃに応じてプロセスシ
ミュレート処理部７のＣＰＵ３のアクセスに対する応答
時間を遅延させる自動応答遅延回路であり、プロセスシ
ミュレート処理部７のＣＰＵ３のアクセスに対する応答
時間と実装ＰＩＯカード４のＣＰＵ３のアクセスに対す
る応答時間とを同じにする。
【００２５】次に、動作について説明する。ＣＰＵ３は
制御プログラムのあるタスクを実行する際に遅延時間付
加メモリマップ１６にアクセスし、上記タスクに応じた
切替え情報データ１６ｂと遅延時間１６ｃとを読み取
り、上記データの各ビットを実装ＰＩＯカード４にアク
セスするかプロセスシミュレート処理部７にアクセスす
るかを判断する。ここで、プロセスシミュレート処理部
７にアクセスする場合には、先ほど読み込んだ遅延時間
１６ｃに基づいて応答時間を遅延させる。
制御プログラムのあるタスクを実行する際に遅延時間付
加メモリマップ１６にアクセスし、上記タスクに応じた
切替え情報データ１６ｂと遅延時間１６ｃとを読み取
り、上記データの各ビットを実装ＰＩＯカード４にアク
セスするかプロセスシミュレート処理部７にアクセスす
るかを判断する。ここで、プロセスシミュレート処理部
７にアクセスする場合には、先ほど読み込んだ遅延時間
１６ｃに基づいて応答時間を遅延させる。
【００２６】したがって、この実施例５では実施例１の
メモリマップ１２に制御プログラムのタスク毎の遅延時
間を設け、制御プログラムのタスク毎に応答時間を調整
できるので、より正確な制御プログラムの修正をおこな
うことができるとともに、実施例３、４よりもさらにプ
ロセスシミュレート処理部７のＣＰＵ３のアクセスに対
する応答時間を実装ＰＩＯカード４のＣＰＵ３のアクセ
スに対する応答時間と等しくすることができ、接続する
実装ＰＩＯカード４を限定しない拡張性を有するプログ
ラマブルコントローラを得ることができる。
メモリマップ１２に制御プログラムのタスク毎の遅延時
間を設け、制御プログラムのタスク毎に応答時間を調整
できるので、より正確な制御プログラムの修正をおこな
うことができるとともに、実施例３、４よりもさらにプ
ロセスシミュレート処理部７のＣＰＵ３のアクセスに対
する応答時間を実装ＰＩＯカード４のＣＰＵ３のアクセ
スに対する応答時間と等しくすることができ、接続する
実装ＰＩＯカード４を限定しない拡張性を有するプログ
ラマブルコントローラを得ることができる。
【００２７】実施例６． 図６はこの発明の一実施例によるプログラマブルコント
ローラを示す構成図であり、図において、上記実施例と
同一の符号は同一または相当部分を示すので説明を省略
する。１８は擬似的に異常状態を起こすプログラムが設
定されている模擬ＰＩＯエラー発生部である。
ローラを示す構成図であり、図において、上記実施例と
同一の符号は同一または相当部分を示すので説明を省略
する。１８は擬似的に異常状態を起こすプログラムが設
定されている模擬ＰＩＯエラー発生部である。
【００２８】次に、動作について説明する。まず、プロ
セスシミュレート処理部７はプログラマブルコントロー
ラ１から異常発生信号を受信すると、模擬ＰＩＯエラー
発生部１８に割り込み信号を発生する。次に、模擬ＰＩ
Ｏエラー発生部１８では、この割り込み信号を受信する
ことによりエラーデータをプロセスシミュレート処理部
７を介してＣＰＵ３に送信する。
セスシミュレート処理部７はプログラマブルコントロー
ラ１から異常発生信号を受信すると、模擬ＰＩＯエラー
発生部１８に割り込み信号を発生する。次に、模擬ＰＩ
Ｏエラー発生部１８では、この割り込み信号を受信する
ことによりエラーデータをプロセスシミュレート処理部
７を介してＣＰＵ３に送信する。
【００２９】したがって、プログラマブルコントローラ
１はプロセスシミュレート処理部７とのアクセス時にあ
っても、模擬ＰＩＯエラー発生部１８により擬似的に異
常状態を起こすことができるので、プロセスシミュレー
ト処理部７の使用時にあって異常時の動作状況を確認す
ることができる。
１はプロセスシミュレート処理部７とのアクセス時にあ
っても、模擬ＰＩＯエラー発生部１８により擬似的に異
常状態を起こすことができるので、プロセスシミュレー
ト処理部７の使用時にあって異常時の動作状況を確認す
ることができる。
【００３０】
【発明の効果】以上のように、請求項１の発明によれ
ば、応答遅延回路によりプロセスシミュレート処理部の
ＣＰＵのアクセスに対する応答時間を実装ＰＩＯカード
のＣＰＵのアクセスに対する応答時間と同じになるよう
に遅らせるように構成したので、実際に実装ＰＩＯカー
ドを使用して制御プログラムを動作させた時にも制御プ
ログラムが正常に動作するという効果がある。
ば、応答遅延回路によりプロセスシミュレート処理部の
ＣＰＵのアクセスに対する応答時間を実装ＰＩＯカード
のＣＰＵのアクセスに対する応答時間と同じになるよう
に遅らせるように構成したので、実際に実装ＰＩＯカー
ドを使用して制御プログラムを動作させた時にも制御プ
ログラムが正常に動作するという効果がある。
【００３１】請求項２の発明によれば、遅延回路の応答
時間を実装ＰＩＯカードの種類に応じて変更自在となる
ように構成したので、接続する実装ＰＩＯカードを限定
しない拡張性を有するプログラマブルコントローラを得
ることができる効果がある。
時間を実装ＰＩＯカードの種類に応じて変更自在となる
ように構成したので、接続する実装ＰＩＯカードを限定
しない拡張性を有するプログラマブルコントローラを得
ることができる効果がある。
【００３２】請求項３の発明によれば、自動応答遅延回
路により、遅延時間付加メモリマップに設定された遅延
時間に基づいてプロセスシミュレート処理部のＣＰＵの
アクセスに対する応答時間を遅延させるように構成した
ので、より正確な制御プログラムの修正をおこなうこと
ができるとともに、接続する実装ＰＩＯカード４を限定
しない拡張性を有するプログラマブルコントローラを得
ることができる効果がある。
路により、遅延時間付加メモリマップに設定された遅延
時間に基づいてプロセスシミュレート処理部のＣＰＵの
アクセスに対する応答時間を遅延させるように構成した
ので、より正確な制御プログラムの修正をおこなうこと
ができるとともに、接続する実装ＰＩＯカード４を限定
しない拡張性を有するプログラマブルコントローラを得
ることができる効果がある。
【図１】 この発明の一実施例によるプログラマブルコ
ントローラを示す構成図である。
ントローラを示す構成図である。
【図２】 この発明の一実施例によるプログラマブルコ
ントローラを示す構成図である。
ントローラを示す構成図である。
【図３】 この発明の一実施例によるプログラマブルコ
ントローラを示す構成図である。
ントローラを示す構成図である。
【図４】 この発明の一実施例によるプログラマブルコ
ントローラを示す構成図である。
ントローラを示す構成図である。
【図５】 この発明の一実施例によるプログラマブルコ
ントローラを示す構成図である。
ントローラを示す構成図である。
【図６】 この発明の一実施例によるプログラマブルコ
ントローラを示す構成図である。
ントローラを示す構成図である。
【図７】 従来のプロセスシミュレート機能を有するプ
ログラマブルコントローラの構成を示す構成図である。
ログラマブルコントローラの構成を示す構成図である。
１ プログラマブルコントローラ、２ プロセス、３
ＣＰＵ、４ 実装ＰＩＯカード、７ プロセスシミュレ
ート処理部、１１ メモリ、１２ メモリマップ、１２
ｂ，１６ｂ 切替え情報データ（第１の切替え情報デー
タ）、１３ ビットマップ、１３ａ ビットデータ、１
３ｂ 切替え情報データ（第２の切替え情報データ）、
１４ 応答遅延回路、１６ 遅延時間付加メモリマッ
プ、１６ｃ遅延時間、１７ 自動応答遅延回路、１８
模擬ＰＩＯエラー発生部。
ＣＰＵ、４ 実装ＰＩＯカード、７ プロセスシミュレ
ート処理部、１１ メモリ、１２ メモリマップ、１２
ｂ，１６ｂ 切替え情報データ（第１の切替え情報デー
タ）、１３ ビットマップ、１３ａ ビットデータ、１
３ｂ 切替え情報データ（第２の切替え情報データ）、
１４ 応答遅延回路、１６ 遅延時間付加メモリマッ
プ、１６ｃ遅延時間、１７ 自動応答遅延回路、１８
模擬ＰＩＯエラー発生部。
Claims (3)
- 【請求項１】 ＣＰＵとプロセスとの間に介在し、上記
ＣＰＵからの命令に従って上記プロセスを制御する実装
ＰＩＯカードと、上記プロセスと同一の動作を模擬する
プロセスシミュレート処理部と、上記ＣＰＵがこれらの
各タスクを上記実装ＰＩＯカードに対してアクセスする
か、または上記プロセスシミュレート処理部に対してア
クセスするかを選択する第１の切替え情報データから構
成されるメモリマップ、および上記制御プログラムに設
定されているデータのビットデータとこのビットデータ
を上記実装ＰＩＯカードに対してアクセスするか、また
は上記プロセスシミュレート処理部に対してアクセスす
るかを決定する第２の切替え情報データとから構成され
るビットマップとを有するメモリとを備えたプログラマ
ブルコントローラにおいて、 上記ＣＰＵと上記プロセスシミュレート処理部との間に
設けられ、上記プロセスシミュレート処理部の上記ＣＰ
Ｕのアクセスに対する応答時間が、上記実装ＰＩＯカー
ドのＣＰＵのアクセスに対する応答時間と同じになるよ
うに遅れを生じさせる応答遅延回路を備えたことを特徴
とする プログラマブルコントローラ。 - 【請求項２】 上記遅延回路の応答時間は上記実装ＰＩ
Ｏカードの種類に応じて変更自在としたことを特徴とす
る請求項１記載のプログラマブルコントローラ。 - 【請求項３】 ＣＰＵとプロセスとの間に介在し、上記
ＣＰＵからの命令に従って上記プロセスを制御する実装
ＰＩＯカードと、上記プロセスと同一の動作を模擬する
プロセスシミュレート処理部と、上記ＣＰＵがこれらの
各タスクを上記実装ＰＩＯカードに対してアクセスする
か、または上記プロセスシミュレート処理部に対してア
クセスするかを選択する第１の切替え情報データから構
成されるメモリマップ、および上記制御プログラムに設
定されているデータのビットデータとこのビットデータ
を上記実装ＰＩＯカードに対してアクセスするか、また
は上記プロセスシミュレート処理部に対してアクセスす
るかを決定する第２の切替え情報データとから構成され
るビットマップとを有するメモリとを備えたプロ グラマ
ブルコントローラにおいて、 上記タスクに応じた遅延時間が設定された遅延時間付加
メモリマップと、上記遅延時間に基づいて上記プロセス
シミュレート処理部のＣＰＵのアクセスに対する応答時
間を遅延させる自動応答遅延回路とを備えたことを特徴
とする プログラマブルコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6230023A JP2854248B2 (ja) | 1994-09-26 | 1994-09-26 | プログラマブルコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6230023A JP2854248B2 (ja) | 1994-09-26 | 1994-09-26 | プログラマブルコントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0895610A JPH0895610A (ja) | 1996-04-12 |
| JP2854248B2 true JP2854248B2 (ja) | 1999-02-03 |
Family
ID=16901363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6230023A Expired - Lifetime JP2854248B2 (ja) | 1994-09-26 | 1994-09-26 | プログラマブルコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2854248B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008027156A (ja) * | 2006-07-20 | 2008-02-07 | Omron Corp | シミュレーション装置 |
| JP5387526B2 (ja) * | 2010-07-15 | 2014-01-15 | 株式会社デンソー | 制御装置およびチューニング方法 |
-
1994
- 1994-09-26 JP JP6230023A patent/JP2854248B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0895610A (ja) | 1996-04-12 |
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