JP5387526B2 - 制御装置およびチューニング方法 - Google Patents

Description

本発明は、書き換え可能な不揮発性メモリに記憶された制御パラメータに基づいて、制御対象を制御する制御装置に関する。

この種の制御装置は、制御対象の制御に適した制御パラメータを不揮発性メモリ（具体的にはフラッシュメモリなど）に記憶させておき、この制御パラメータに基づいて制御対象を制御することが一般的である。

ただ、制御パラメータは、法規制や制御対象の仕様変更などといった外部要因により制御対象の制御に適さなくなってしまう場合があり、この場合、事後的に制御パラメータのチューニングを行うことで制御対象の制御に適したものにしなければならない。

チューニングは、外部のチューニングツールなどからの指令に基づいて進められるものであり、制御パラメータで示される具体的な値を変更させつつ、各値について制御対象を制御し、その制御結果に応じて適切な制御パラメータを確定していく、といった手順で行われる。

ただ、制御パラメータが記憶されている不揮発性メモリは、書き換えに一定の時間を要し、制御パラメータを変更させながら制御対象を制御する、といったリアルタイムの処理に適していない。そのため、近年では、不揮発性メモリに記憶された制御パラメータを、高速に書き換え可能な揮発性メモリ（具体的にはＲＡＭなど）に記憶させ、ここで制御パラメータをリアルタイムに変更しながらチューニングを行う、といった技術も提案されている（特許文献１参照）。

特開平１１−３１６７５２号

上述した技術では、チューニングに際し、不揮発性メモリから揮発性メモリに記憶させた制御パラメータを参照して制御対象が制御されることになるが、不揮発性メモリと揮発性メモリとの性能的な違いにより、通常の制御時とチューニングによる制御時とでは、厳密にいえば制御環境が異なる。

具体的な例を挙げると、揮発性メモリは、不揮発性メモリと比べて高速にアクセスが可能であるため、チューニングによる制御時には、当然、通常の制御時と比べて制御パラメータへのアクセスに要する時間が大幅に短くなる。このようなアクセスに要する時間という制御環境の違いは、その後の制御処理に何らかの悪影響を及ぼし、結果的に適切なチューニングが行えなくなる恐れがある。

このようなことから、適切なチューニングを実現するためには、通常の制御時における制御環境との違いを考慮した制御処理を行えるようにしなければならない。
ただ、チューニングにおいて制御環境の違いを考慮した制御処理を行うためには、制御環境の違いによりどのような影響があるか、制御環境の違いに応じてどのような制御処理を行うべきか、制御環境の違いに拘わらず適切なチューニングが実現できるか、といったチェックまでもが必要になり、大幅なコストの増加が懸念される。例えば、チェック用ツールの構築や、チューニング作業の繰り返し等がコスト増加の原因と考えられる。

本発明は、このような課題を解決するためになされたものであり、その目的は、大幅なコストの増加を伴うことなく、適切なチューニングを実現できるようにすることである。

上記課題を解決するため第１の構成（請求項１）は、書き換え可能な不揮発性の第１メモリと、該第１メモリに記憶された制御パラメータを参照して制御対象を制御する制御手段と、を備えた制御装置である。そして、読み書き可能な揮発性の第２メモリと、当該制御装置外部から、前記制御パラメータのチューニングを開始する旨の開始指令を受けた際に、前記第１メモリの前記制御パラメータを前記第２メモリに記憶させるパラメータ記憶手段と、前記開始指令を受けた以降、前記制御パラメータのチューニングを終了する旨の終了指令を受けるまでの間にわたって、前記制御パラメータへのアクセス先を前記第１メモリから前記第２メモリへと切り替える参照切替手段と、前記参照切替手段により参照先が前記第２メモリへと切り替えられている間、前記第２メモリにおける前記制御パラメータへのアクセスを、該アクセスに要する時間と前記第１メモリにおける前記制御パラメータへのアクセスに要する時間との時間差に応じて遅延させるアクセス遅延手段と、を備えている。

このような構成に係る制御装置であれば、外部からの開始指令を受けて、高速にアクセス可能な第２メモリに制御パラメータが記憶され、この制御パラメータが制御対象の制御時に参照されるようになる。

そうすると、開始指令から終了指令までの間に実施されるチューニングでは、外部からの指令に基づき、第２メモリの制御パラメータで示される具体的な値が順次変更されながら、各値について制御対象が制御され、その制御結果に応じて最適な制御パラメータが確定されていくことになる。なお、こうして確定された制御パラメータは、外部からの指令を受けて不揮発性メモリ内の制御パラメータと置き換えられることになる。

さらに、このチューニングが実施される間、第２メモリにおける制御パラメータへのアクセスは、そのアクセスに要する時間と、第１メモリにおける制御パラメータへのアクセスに要する時間と、の時間差に応じて遅延されるようになる。

チューニングによる制御時は、不揮発性の第１メモリと揮発性の第２メモリとの性能的な違いにより、通常の制御時と比べて制御パラメータのアクセスに要する時間が短くなる。このようなアクセスに要する時間という制御環境の違いがあると、その後の制御処理に何らかの悪影響を及ぼし、結果的に適切なチューニングが行えなくなる恐れがあるため、そのような環境（制御環境）に応じて制御処理などを変更しなければならない。

ところが、上記構成では、第２メモリにおける制御パラメータへのアクセスを遅延させることにより、通常の制御時およびチューニングによる制御時それぞれにおける制御環境を近似（または一致）させている。

つまり、上記構成では、制御処理に悪影響が及ばない程度の遅延量を設定しておくことで、制御環境を近似（または一致）させることができるため、通常の制御時であるかチューニングによる制御時であるかによって制御処理を変更しなくても、適切なチューニングを実現することができる。

このように、制御処理の変更が必要なくなると、当然、制御条件の違いによりどのような影響があるか、制御条件の違いに応じてどのような制御処理を行うべきか、制御条件の違いに拘わらず適切なチューニングが実現できるか、といったチェックが不要になる。こうして、上記構成では、それらチェックに必要なコスト負担を発生させることなく、適切なチューニングを実施することができるようになる。

この構成において、第２メモリにおける制御パラメータへのアクセスは、少なくとも制御処理に悪影響を及ぼさない程度の遅延量だけ遅延させるようにすればよい。具体的には、例えば、遅延量として、第２メモリにおける制御パラメータへのアクセスに要する時間と、第１メモリにおける制御パラメータへのアクセスに要する時間と、の時間差を中心とする一定範囲内の遅延量を設定することが考えられる。

また、上記構成における第２メモリは、第１メモリからの制御パラメータを記憶させるための専用のメモリとして設けられていてもよいが、前記制御パラメータを記憶させるために確保された記憶領域であるチューニング領域を有しているものであってもよい。

この場合、以下に示す第２の構成（請求項２）のように、前記パラメータ記憶手段は、前記開始指令を受けた際に、前記第１メモリにおける前記制御パラメータを、前記第２メモリにおける前記チューニング領域に記憶させる、とよい。

この構成であれば、チューニングのためだけに専用の揮発性メモリを設ける必要がなくなるため、その分だけコストを抑えることができる。
ここで、第２メモリとしては、チューニング領域の分だけ余分に記憶領域が確保された揮発性メモリが必要となるが、少なくとも、制御装置としての動作に必要な記憶領域であるノーマル領域と、上述したチューニング領域と、を有する揮発性メモリを採用すればよい。この場合、チューニングを想定していない汎用の制御装置における揮発性メモリとして記憶容量の大きい上位機種を採用するだけで、物理的に揮発性メモリ（第２メモリ）によるチューニングを実施可能な制御装置とすることができる。

また、この構成においては、以下に示す第３の構成（請求項３）のようにするとよい。
第３の構成においては、少なくとも、前記第２メモリにおける記憶領域のうち、前記チューニング領域および該チューニング領域以外の記憶領域のアドレス範囲を設定するアドレス設定手段、を備えている。

この構成であれば、第２メモリの記憶領域のうち、チューニング領域として使用すべき記憶領域を任意に設定することができる。
この構成において、アドレス範囲を設定するタイミングについては特に限定されないが、例えば、開始指令を受けたタイミングなどとすることが考えられる。また、設定されるアドレス範囲については、あらかじめ定められた値を設定することとすればよいが、開始指令と共に外部から入力される値を設定することとしてもよい。

また、上記各構成において、制御パラメータの参照先を第１メモリから第２メモリへと切り替えるための具体的な構成については特に限定されないが、例えば、以下に示す第４の構成（請求項４）のようにすることが考えられる。

第４の構成において、前記参照切替手段は、前記開始指令を受けた際に、前記第１メモリにおける前記制御パラメータの記憶領域を、前記第２メモリにおける前記制御パラメータの記憶領域に対応づけ、以降、前記終了指令を受けるまでの間にわたって、前記制御手段による前記第１メモリへのアクセスを、該記憶領域に対応づけられた前記第２メモリの記憶領域へとバイパスさせるようにすることで、前記制御パラメータへのアクセス先を前記第１メモリから前記第２メモリへと切り替える。

この構成であれば、第１メモリにおいて制御パラメータが記憶された記憶領域を、第２メモリのチューニング領域へとバイパスすることにより、制御パラメータのアクセス先を第１メモリから第２メモリへと切り替えることができる。

また、上記各構成においては、第２メモリにおける前記制御パラメータへの前記制御手段によるアクセス経路全体について、アクセスに要する時間を遅延させることとすればよい。また、制御パラメータが読み出されるアクセス経路についてのみ遅延させることとしてもよい。このためには、上記各構成を以下に示す第５の構成（請求項５）のようにするとよい。

第５の構成において、前記アクセス遅延手段は、前記第２メモリにおける前記制御パラメータへの前記制御手段によるアクセス経路のうち、該制御パラメータが読み出されるアクセス経路において、該読み出しに要する時間を、該読み出しに要する時間と前記第１メモリにおける前記制御パラメータの読み出しに要する時間との時間差に応じて遅延させる。

この構成であれば、第２メモリから制御パラメータが読み出されるアクセス経路についてのみ、その読み出しに要する時間を遅延させることができる。
また、上記各構成において、第２メモリにおける制御パラメータへのアクセスを遅延させるための具体的な構成は特に限定されないが、例えば、以下に示す第６の構成（請求項６）のようにすることが考えられる。

第６の構成において、前記アクセス遅延手段は、前記第２メモリにおける前記制御パラメータへの前記制御手段によるアクセス経路へとそれぞれ選択的に挿入可能な複数のパイプラインレジスタを有し、前記アクセス経路へと挿入される前記パイプラインレジスタの段数を変更することにより、前記時間差に応じた時間だけ遅延させる。

この構成であれば、アクセス経路へと挿入されるパイプラインレジスタの段数を変更することにより、時間差に応じた時間の遅延を実現することができる。
また、上記課題を解決するためには、書き換え可能な不揮発性の第１メモリと、読み書き可能な揮発性の第２メモリと、を備えた制御装置に、以下の手順を実施させることを特徴とするチューニング方法（請求項７）としてもよい。

具体的な手順としては、前記第１メモリに記憶された制御パラメータを参照して制御対象を制御する制御手順と、当該制御装置外部から、前記制御パラメータのチューニングを開始する旨の開始指令を受けた際に、前記第１メモリの前記制御パラメータを前記第２メモリに記憶させるパラメータ記憶手順と、前記開始指令を受けた以降、前記終了指令を受けるまでの間にわたって、前記制御パラメータへのアクセス先を前記第１メモリから前記第２メモリへと切り替える参照切替手順と、前記参照切替手順により参照先が前記第２メモリへと切り替えられている間、前記第２メモリにおける前記制御パラメータへのアクセスを、該アクセスに要する時間と前記第１メモリにおける前記制御パラメータへのアクセスに要する時間との時間差に応じて遅延させるアクセス遅延手順と、である。

このような方法であれば、上記各構成に係る制御装置によりチューニングを実施するのに好適である。
なお、この方法については、上述した第２〜第６の構成における各手段と同様の手順を制御装置に実施させるものとしてもよい。

また、この方法は、各手順をコンピュータシステムに実行させるためのプログラムとすることもでき、このプログラムを実行するコンピュータシステムは、上記各構成と同様の作用、効果を得ることができる。

そして、このプログラムは、コンピュータシステムによる処理に適した命令の順番付けられた列からなるものであって、各種記録媒体や通信回線を介して制御装置や、これを利用するユーザ等に提供されるものである。

制御装置を示すブロック図 調停部の具体的な構成を示すブロック図 チューニング処理を示すフローチャート チューニングを想定しない汎用の制御装置における揮発性メモリとして、記憶容量の大きい上位機種を流用することについての概念図 別の実施形態における制御装置を示すブロック図 別の実施形態におけるチューニング処理を示すフローチャート 別の実施形態における制御装置を示すブロック図

以下に本発明の実施形態を図面と共に説明する。
（１）全体構成
制御装置１は、図１に示すように、不揮発性の第１メモリ１０と、揮発性の第２メモリ２０と、図示されない制御対象を制御するための制御処理を実行する制御部３０と、がそれぞれバスを介して接続され、さらに、第２メモリ２０とバスとを接続する経路中に調停部４０が設けられた構成とされている。なお、制御対象は、バスまたは各種インタフェースを介して接続されている。

第１メモリ１０は、書き換え可能な不揮発性メモリであり、本実施形態では、フラッシュＲＯＭが採用されている。そして、この第１メモリ１０には、制御部３０の処理に関するプログラムや、制御部３０が制御対象を制御する際に参照する複数の制御パラメータなどが記憶されている。

第２メモリ２０は、第１メモリ１０よりも高速に読み書き可能な揮発性メモリ（いわゆるＲＡＭ）であり、少なくとも、制御部３０による通常の制御時に使用される記憶領域であるノーマル領域２２と、後述するチューニングにおける制御時に使用される記憶領域であるチューニング領域２４と、を確保可能な記憶容量を有している。

制御部３０は、第１メモリ１０に記憶されたプログラムに従い、制御対象を制御するための各種処理や、後述するチューニング処理など実行するＣＰＵである。
調停部４０は、図２に示すように、第２メモリ２０とバスとを接続する経路を、第２メモリ２０へのデータの書き込みを行う際の書込アクセス経路４１と、第２メモリ２０からのデータの読み出しを行う際の読出アクセス経路４３と、に分けてデータの入出力を制御する。

これらのうち、書込アクセス経路４１は、制御部３０からの書込指令を受けている間のみ、データの入力が可能な状態となり、この間にデータを書き込む旨のアクセスを受けることで、第２メモリ２０（ノーマル領域２２、チューニング領域２４）へのデータの書込が実施される。

また、読出アクセス経路４３は、制御部３０からの読出指令を受けている間のみ、データの出力が可能な状態となり、この間にデータを読み出す旨のアクセスを受けることで、第２メモリ２０からのデータの読み出しが実施される。

なお、本実施形態において、書込指令および読出指令は、同一の経路から入力される逆相の信号とされているため、制御部３０からは、常に一方の指令のみが出力されている。
さらに、読出アクセス経路４３は、ノーマル領域２２からのデータの読み出しを行う際の第１読出アクセス経路４５と、チューニング領域２４からのデータの読み出しを行う際の第２読出アクセス経路４７と、に分けられており、実際に使用する経路がモード切替部５１により選択的に切り替えられる。

このモード切替部５１は、データを読み出す旨のアクセスを受けた際に、そのアクセス先がノーマル領域２２であれば、使用する経路を第１読出アクセス経路４５へと切り替えるのに対し、アクセス先がチューニング領域２４であれば、使用する経路を第２読出アクセス経路４７へと切り替える。

本実施形態では、後述するように、ノーマル領域２２およびチューニング領域２４それぞれの第２メモリ２０におけるアドレス範囲を特定可能な情報として、ＲＡＭ境界レジスタ５３にアドレス情報がセットされるように構成されている。そのため、アクセス先がいずれの領域であるかのチェックは、このアドレス情報で特定されるアドレス範囲との関係で判定される。

また、第２読出アクセス経路４７には、この経路におけるデータの読み出しに要する時間を遅延させるための遅延部５５が挿入されている。この遅延部５５は、第２読出アクセス経路４７へとそれぞれ選択的に挿入可能な複数のパイプラインレジスタで構成されており、第２読出アクセス経路４７へと挿入されるパイプラインレジスタの段数を変更することで、上述した時間差に応じた時間の遅延を実現できるように構成されている。

本実施形態では、遅延させるべき時間差を示す時間差情報がレイテンシ指定レジスタ５７にセットされるように構成されている。そのため、第２読出アクセス経路４７へと挿入されるパイプラインレジスタの段数としては、この時間差情報で示される時間差に応じた段数が決定される。
（２）制御部３０によるチューニング処理
以下に、制御部３０が第１メモリ１０に記憶されたプログラムに従って実行するチューニング処理の処理手順を図３に基づいて説明する。

このチューニング処理は、インタフェース（Ｉ／Ｆ）１１０に接続された外部のチューニングツール１２０から（図１参照）、チューニングを開始すべき旨の開始指令を入力した際に開始される（ｓ２１０）。このとき、チューニングツール１２０からは、開始指令と共に、上述したアドレス情報および時間差情報が入力されてくるように構成されている。

なお、本実施形態におけるアドレス情報は、第２メモリ２０の記憶領域のうち、ノーマル領域２２とチューニング領域２４との境界となるアドレスを特定可能なものとして、あらかじめ定められたものである。また、時間差情報は、第２メモリ２０から読出アクセス経路４３を介したデータの読み出しに要する時間と、第１メモリ１０からのデータの読み出しに要する時間と、の時間差を中心とする一定範囲内の時間差を示すものとして、あらかじめ定められたものである。

まず、制御部３０は、チューニングツール１２０からの開始指令を受けると、その開始指令と共に入力したアドレス情報を調停部４０のＲＡＭ境界レジスタ５３にセットする（ｓ１１０）。これにより、第２メモリ２０の記憶領域が、ノーマル領域２２とチューニング領域２４とに分けられた状態となる。

次に、制御部３０は、開始指令と共に入力した時間差情報を調停部４０のレイテンシ指定レジスタ５７にセットする（ｓ１２０）。これにより、遅延部５５は、レイテンシ指定レジスタ５７にセットされた時間差情報に基づき、この時間差情報で示される時間差だけ第２読出アクセス経路４７にパイプラインレジスタを挿入させ、これにより、第２読出アクセス経路４７を介したデータの読み出しが所定の時間だけ遅延するようになる。

次に、制御部３０は、第１メモリ１０に記憶されている制御パラメータそれぞれを第２メモリ２０におけるチューニング領域２４へと記憶させる（ｓ１３０）。ここでは、まず、開始指令と共に入力した、または、上記ｓ１１０にてＲＡＭ境界レジスタ５３にセットしたアドレス情報に基づいてチューニング領域２４のアドレス範囲が特定され、そうして特定されたアドレス範囲に対する制御パラメータそれぞれの書込が行われる。

次に、制御部３０は、制御パラメータの参照先を第１メモリ１０から第２メモリ２０へと切り替える（ｓ１４０）。ここでは、第１メモリ１０において制御パラメータが記憶されていた記憶領域を、第２メモリ２０において制御パラメータが記憶された記憶領域（つまりチューニング領域２４）へと対応づけることで、第１メモリ１０の該当記憶領域が第２メモリ２０のチューニング領域２４へとバイパスされるようになる。

これ以降、調停部４０は、第１メモリ１０のうち、制御パラメータが記憶されていた記憶領域へのアクセスが発生する毎に、そのアクセスに係るアクセス先が、その記憶領域に対応する第２メモリ２０のチューニング領域２４へと置き換えられるようになり、そのアクセスに係るやりとりがチューニング領域２４との間で行われるようになる。

次に、制御部３０は、以降に行われるチューニングの準備が整った旨の準備通知をチューニングツール１２０へと出力する（ｓ１５０）。
チューニングツール１２０は、上述した開始指令を出力した以降、待機状態となっており（ｓ２２０：ＮＯ）、上記ｓ１５０による準備通知を制御部３０から入力すると、制御パラメータのチューニングの実施を開始する（ｓ２３０）。なお、この待機状態が一定期間以上経過した場合、チューニングツール１２０による処理そのものが終了するように構成されている。

ここで、チューニングツール１２０は、制御パラメータで示される具体的な値を変化させつつ、各値について制御部３０に制御対象を制御させる。ここで値が変更される制御パラメータは、上記ｓ１３０にて参照先が切り替えられていることから、第２メモリ２０のチューニング領域２４の制御パラメータである。

このとき、制御部３０は、チューニング処理と並行に、制御パラメータを参照して制御対象を制御するための各種処理を実行することになるが、上記ｓ１３０にて参照先が切り替えられているため、第２メモリ２０のチューニング領域２４の制御パラメータを参照して処理を行うことになる。そして、チューニングツール１２０は、この制御結果に応じて適切な制御パラメータを周知の処理手順に従って確定していく。

こうして、適切な制御パラメータへのチューニングが行われた後、チューニングツール１２０は、チューニングに使用した制御パラメータそれぞれをチューニング領域２４から読み出し、これらをチューニングツール１２０側で保存（内蔵のメモリに記憶）した後（ｓ２４０）、チューニングが終了した旨の終了指令を制御部３０へと出力する（ｓ２５０）。なお、チューニングツール１２０内蔵のメモリに記憶された制御パラメータは、図示しない周知の書換ツールから所定のタイミングで第１メモリ１０へと記憶されることとなる。なお、この書換ツールとは、チューニグツール１２０と同様に、インタフェース（Ｉ／Ｆ）１１０に接続されるものである。また、チューニグツール１２０が書換ツールの機能、すなわち第１メモリ１０を書き換える機能を有していても良い。

制御部３０は、上記ｓ１５０にて準備通知を出力した以降、チューニングツール１２０からの終了指令を入力するまで待機状態となっており（ｓ１６０：ＮＯ）、終了指令を入力したら（ｓ１６０：ＹＥＳ）、制御パラメータの参照先を第２メモリ２０から第１メモリ１０へと切り替えたうえで（ｓ１７０）、本チューニング処理を終了する。

ここでは、第１メモリ１０において制御パラメータが記憶されていた記憶領域と、第２メモリ２０において制御パラメータが記憶された記憶領域と、の対応づけが解除され、第１メモリ１０の該当記憶領域が第２メモリ２０のチューニング領域２４へとバイパスされなくなる。なお、準備通知を出力した以降の待機状態が一定期間以上経過した場合には、本チューニング処理そのものが終了するように構成されている。

これ以降、調停部４０は、第１メモリ１０のうち、制御パラメータが記憶されていた記憶領域へのアクセスが発生したとしても、そのアクセスに係るアクセス先を置き換えなくなり、これにより、制御パラメータへのアクセスに係るやりとりが第１メモリ１０との間で行われる状態に戻る。
（３）作用，効果
このような構成に係る制御装置１であれば、チューニングツール１２０からの開始指令を受けて、高速にアクセス可能な第２メモリ２０に制御パラメータが記憶され（図３のｓ１２０）、この制御パラメータが制御対象の制御時に参照されるようになる。

そうすると、開始指令から終了指令までの間に実施されるチューニングでは、第２メモリ２０の制御パラメータで示される具体的な値が順次変更されながら、各値について制御対象が制御され、その制御結果に応じて最適な制御パラメータが確定されていくことになる（図３のｓ２３０）。

さらに、このチューニングが実施されている間、第２メモリ２０における制御パラメータへのアクセスは、そのアクセスに要する時間と、第１メモリにおける制御パラメータへのアクセスに要する時間と、の時間差に応じて遅延されるようになる。

チューニングによる制御時は、不揮発性の第１メモリ１０と揮発性の第２メモリ２０との性能的な違いにより、通常の制御時と比べて制御パラメータのアクセスに要する時間が短くなる。このようなアクセスに要する時間という制御環境の違いがあると、その後の制御処理に何らかの悪影響を及ぼし、結果的に適切なチューニングが行えなくなる恐れがあるため、そのような環境（制御環境）に応じて制御処理などを変更しなければならない。

ところが、上記実施形態では、第２メモリ２０における制御パラメータへのアクセスを遅延させることにより、通常の制御時およびチューニングによる制御時それぞれにおける制御環境を近似（または一致）させることができている。

つまり、上記実施形態では、制御処理に悪影響が及ばない程度の遅延量を設定しておくことで、制御環境を近似（または一致）させることができるため、通常の制御時であるかチューニングによる制御時であるかによって制御処理を変更しなくても、適切なチューニングを実現することができる。

このように、制御処理の変更が必要なくなると、当然、制御条件の違いによりどのような影響があるか、制御条件の違いに応じてどのような制御処理を行うべきか、制御条件の違いに拘わらず適切なチューニングが実現できるか、といったチェックが不要になる。こうして、上記実施形態では、それらチェックに必要なコスト負担を発生させることなく、適切なチューニングを実施することができるようになる。

また、上記実施形態においては、第２メモリ２０がノーマル領域２２とチューニング領域２４とに分けて使用される単一のメモリにて構成されている。そのため、チューニングのためだけに専用の揮発性メモリを設ける必要がなく、その分だけコストを抑えることができる。

ここで、第２メモリ２０としては、チューニング領域２４の分だけ余分に記憶領域が確保された揮発性メモリが必要となるが、少なくとも、制御装置１としての動作に必要なノーマル領域２２と、チューニング領域２４と、を有する揮発性メモリを採用すればよい。この場合、図４に示すように、チューニングを想定していない汎用の制御装置における揮発性メモリとして記憶容量の大きい上位機種を採用することにより、物理的に揮発性メモリ（第２メモリ２０）によるチューニングを実施可能な制御装置とすることができる。

なお、上位機種を用いて自動車メーカ等がチューニングしたパラメータを、下位機種の汎用の制御装置で使用する場合には、前述の書換ツールを用いて、第１メモリ１０に記憶された制御パラメータをチューニングしたパラメータに書き換えれば良い。この場合、汎用の制御装置は、チューニングは行わずチューニングしたパラメータを第１メモリ１０に記憶させるのみであるため、チューニングに使った機種よりも下位機種を使うことができる。

また、上記実施形態であれば、チューニングツール１２０からのアドレス情報に基づいて、第２メモリ２０の記憶領域のうち、チューニング領域２４として使用すべき記憶領域を任意に設定することができる（図３のｓ１１０）。

また、上記実施形態であれば、第１メモリ１０において制御パラメータが記憶された記憶領域を、第２メモリ２０のチューニング領域２４へとバイパスすることにより、制御パラメータの参照先を第１メモリ１０から第２メモリ２０へと切り替えることができる（図３のｓ１４０）。

また、上記実施形態においては、第２メモリ２０から制御パラメータが読み出される第２読出アクセス経路４７についてのみ、その読み出しに要する時間を遅延部５５により遅延させることができる。

また、上記実施形態においては、第２読出アクセス経路４７へと挿入されるパイプラインレジスタの段数を変更することにより、時間差に応じた時間の遅延を実現することができる。
（４）変形例
以上、本発明の実施の形態について説明したが、本発明は、上記実施形態に何ら限定されることはなく、本発明の技術的範囲に属する限り種々の形態をとり得ることはいうまでもない。

例えば、上記実施形態では、チューニング処理において、ＲＡＭ境界レジスタ５３にセットするアドレス情報がチューニングツール１２０から入力されるように構成されているが、このアドレス情報は、第１メモリ１０などに記憶させておくなどあらかじめ用意したものを使用することとしてもよい。また、ユーザに任意のアドレス情報を都度入力させるようにしてもよい。

また、上記実施形態では、ＲＡＭ境界レジスタ５３へのアドレス情報のセットが、チューニング処理が起動されたタイミングで行われるように構成されている。しかし、アドレス情報をチューニング処理と無関係に取得できるのであれば、アドレス情報がセットされるタイミングについては、チューニング処理の起動に拘わらない任意のタイミングとしてもよい。

また、上記実施形態では、チューニング処理において、レイテンシ指定レジスタ５７にセットする時間差情報がチューニングツール１２０から入力されるように構成されているが、この時間差情報は、第１メモリ１０などに記憶させておくなどあらかじめ用意したものを使用することとしてもよい。また、ユーザに任意の時間差情報を都度入力させるようにしてもよい。

また、上記実施形態において、第２メモリ２０における制御パラメータへのアクセスは、少なくとも制御処理に悪影響を及ぼさない程度の遅延量だけ遅延させるようにすれば、上記時間差情報で示される時間差以外の遅延量としてもよい。

また、上記実施形態においては、第２メモリ２０がノーマル領域２２とチューニング領域２４とに分けて使用される単一のメモリである構成を例示した。しかし、この第２メモリ２０は、チューニング領域２４に対応する記憶領域のみを有する専用のメモリとして別途設けられたものであってもよい。

また、上記実施形態においては、チューニング領域２４から制御パラメータが読み出される第２読出アクセス経路４７についてのみ、その読み出しに要する時間を遅延させるように構成されている。しかし、制御処理への悪影響を抑えるのに寄与するのであれば、チューニング領域２４から制御パラメータが読み出される第２読出アクセス経路４７だけでなく、ノーマル領域２２からデータが読み出される第１読出アクセス経路４５や、第２メモリ２０へのデータの書き込みを行う際の書込アクセス経路４１についても、遅延させる構成としてもよい。

また、上記実施形態においては、第２読出アクセス経路４７へと挿入されるパイプラインレジスタの段数を変更することにより、時間差に応じた時間の遅延を実現するように構成されている。しかし、時間差に応じた時間の遅延を実現するための構成としては、この構成に限られない。

また、上記実施形態においては、制御装置１とチューニングツール１２０とが、インタフェース１１０を介して直接通信可能となるように接続される構成を例示した。しかし、図５に示すように、インタフェース１１０とチューニングツール１２０との間に中継マイコン２００が設けられている場合、この中継マイコン２００により、制御装置１の制御部３０とチューニングツール１２０との通信を中継させるように構成するとよい。言い換えれば、中継マイコン２００は、インタフェース（Ｉ／Ｆ）２１０を介してチューニングツール１２０や書換ツールに接続され、インタフェース１１０を介して制御部３０と接続されている。ここで中継マイコン２００は、ＲＡＭ領域とＲＯＭ領域とを備えている。

以下、このような中継マイコン２００を備えた構成におけるチューニング処理について説明する。中継マイコン２００は、図６に示すように、まず、チューニングツール１２０からの開始指令を受けたら、これを制御部３０へと出力する（ｓ３１０）。その後、制御部３０から準備通知を入力するまで待機し（ｓ３２０：ＮＯ）、準備通知を入力したら（ｓ３２０：ＹＥＳ）、これをチューニングツール１２０へと出力する（ｓ３３０）。

そして、準備通知をチューニングツール１２０へと出力した後は、チューニングツール１２０側でのチューニングの実施に伴い（図３のｓ２３０）、チューニングツール１２０から受信して中継マイコン２００のＲＡＭ領域に記憶される制御パラメータを、第２メモリのチューニング領域にコピーする（ｓ３１１）。なお、ｓ３１１の処理は、ｓ３４０の終了指令を受信するまで、繰り返し行う構成としても良い。

その後は、チューニングツール１２０からの終了指令を入力するまで待機し（ｓ３４０：ＮＯ）、終了指令を入力したら（ｓ３４０：ＹＥＳ）、これを制御部３０へと出力する（ｓ３５０）。 次に、このような中継マイコン２００を備えた制御装置を汎用の制御装置として使用した場合において、チューニングされたパラメータを書き換えるための処理について説明する。

まず、書換ツールがインタフェース２１０に接続される。そして、書換ツールにより、中継マイコン２００に、チューニングされたパラメータ、及び、プログラムが送信される。このパラメータおよびプログラムは、中継マイコン２００のＲＯＭ領域に記憶される。なお、このプログラムは、制御部３０に第１メモリ１０ではなく第２メモリ２０を参照させるためのものであり、これにより、中継マイコン２００のＲＯＭ領域に記憶されたチューニング後のパラメータを第２メモリ２０にコピーする機能が実現される。

このように、中継マイコン２００を備える制御装置であっても、チューニング処理と汎用に共用することができる。なお、この場合も図４と同様の考え方で、チューニングには第２メモリ２０の記憶容量の大きい上位機種を採用し、汎用には下位機種を採用することが望ましい。

また、前述の実施形態および各変形例では、読み出しに要する時間を遅延させるための手段として、複数のパイプラインレジスタを例に説明を行った。しかし、読み出しに要する時間を遅延させるための手段は、このパイプラインレジスタのようなハードウェアを用いた方法に限定されず、ソフトウェアを用いて遅延させてもよい。

この場合の具体例としては、例えば、図７に示すように、制御部３０がＲＡＭ境界レジスタ６３を有し、調停部４０が存在しない点で、図１と異なっている構成が考えられる。
この構成におけるＲＡＭ境界レジスタ６３には、前述の実施例と同様に、ノーマル領域２２およびチューニング領域２４それぞれの第２メモリ２０におけるアドレス範囲を特定するアドレス情報が記憶されている。これにより、制御部３０は、読み出しを行おうとしているアドレスが、ノーマル領域２２に含まれるアドレスであるのか、チューニング領域２４に含まれるアドレスであるのかを、ＲＡＭ境界レジスタ６３のアドレス情報に基づいて識別することができる。

そして、読み出しを行おうとしているアドレスがチューニング領域に含まれる場合には、Ｎ回に１回だけチューニング領域からデータを読み出す（Ｎ−１回は何も処理をしない）、もしくは、Ｎ回チューニング領域からデータを読み出したうちＮ−１回分のデータを破棄するといった処理を行う。

より具体的には、Ｎ＝５としたら、１回目〜４回目の読み出しタイミングは何もせず５回目の読み出しタイミングでデータを読み出す、もしくは、１回目〜４回目の読み出しタイミングで読み出したデータは破棄し５回目で読み出したデータを制御に使用する。

これによりチューニング時は、チューニング領域からのデータの読み出しを遅延させたかのようにすることが出来る。なお、Ｎ回といったパラメータは、制御部３０に遅延値レジスタ６７を設けて、この遅延値レジスタ６７に記憶させておくと良い。
（５）本発明との対応関係
以上説明した実施形態において、図３のｓ１３０は本発明におけるパラメータ記憶手段であり、同図ｓ１４０は本発明における参照切替手段であり、同図ｓ１２０および調停部４０は本発明におけるアクセス遅延手段であり、同図ｓ１１０は本発明におけるアドレス設定手段である。

１…制御装置、１０…第１メモリ、２０…第２メモリ、２２…ノーマル領域、２４…チューニング領域、３０…制御部、４０…調停部、４１…書込アクセス経路、４３…読出アクセス経路、４５…第１読出アクセス経路、４７…第２読出アクセス経路、５１…モード切替部、５３…ＲＡＭ境界レジスタ、５５…遅延部、５７…レイテンシ指定レジスタ、６３…ＲＡＭ境界レジスタ、６７…遅延値レジスタ、１１０…インタフェース、１２０…チューニングツール、２００…マイコン、２１０…インタフェース。

Claims (7)

1. 書き換え可能な不揮発性の第１メモリと、該第１メモリに記憶された制御パラメータを参照して制御対象を制御する制御手段と、を備えた制御装置であって、
   読み書き可能な揮発性の第２メモリと、
   当該制御装置外部から、前記制御パラメータのチューニングを開始する旨の開始指令を受けた際に、前記第１メモリの前記制御パラメータを前記第２メモリに記憶させるパラメータ記憶手段と、
   前記開始指令を受けた以降、前記制御パラメータのチューニングを終了する旨の終了指令を受けるまでの間にわたって、前記制御パラメータへのアクセス先を前記第１メモリから前記第２メモリへと切り替える参照切替手段と、
   前記参照切替手段により参照先が前記第２メモリへと切り替えられている間、前記第２メモリにおける前記制御パラメータへのアクセスを、該アクセスに要する時間と前記第１メモリにおける前記制御パラメータへのアクセスに要する時間との時間差に応じて遅延させるアクセス遅延手段と、を備えている
   ことを特徴とする制御装置。
2. 前記第２メモリは、前記制御パラメータを記憶させるために確保された記憶領域であるチューニング領域を有しており、
   前記パラメータ記憶手段は、前記開始指令を受けた際に、前記第１メモリにおける前記制御パラメータを、前記第２メモリにおける前記チューニング領域に記憶させる
   ことを特徴とする請求項１に記載の制御装置。
3. 少なくとも、前記第２メモリにおける記憶領域のうち、前記チューニング領域および該チューニング領域以外の記憶領域のアドレス範囲を設定するアドレス設定手段、を備えている
   ことを特徴とする請求項２に記載の制御装置。
4. 前記参照切替手段は、前記開始指令を受けた際に、前記第１メモリにおける前記制御パラメータの記憶領域を、前記第２メモリにおける前記制御パラメータの記憶領域に対応づけ、以降、前記終了指令を受けるまでの間にわたって、前記制御手段による前記第１メモリへのアクセスを、該記憶領域に対応づけられた前記第２メモリの記憶領域へとバイパスさせるようにすることで、前記制御パラメータへのアクセス先を前記第１メモリから前記第２メモリへと切り替える
   ことを特徴とする請求項１から３のいずれかに記載の制御装置。
5. 前記アクセス遅延手段は、前記第２メモリにおける前記制御パラメータへの前記制御手段によるアクセス経路のうち、該制御パラメータが読み出されるアクセス経路において、該読み出しに要する時間を、該読み出しに要する時間と前記第１メモリにおける前記制御パラメータの読み出しに要する時間との時間差に応じて遅延させる
   ことを特徴とする請求項１から４のいずれかに記載の制御装置。
6. 前記アクセス遅延手段は、前記第２メモリにおける前記制御パラメータへの前記制御手段によるアクセス経路へとそれぞれ選択的に挿入可能な複数のパイプラインレジスタを有し、前記アクセス経路へと挿入される前記パイプラインレジスタの段数を変更することにより、前記時間差に応じた時間だけ遅延させる
   ことを特徴とする請求項１から５のいずれかに記載の制御装置。
7. 書き換え可能な不揮発性の第１メモリと、読み書き可能な揮発性の第２メモリと、を備えた制御装置に、
   前記第１メモリに記憶された制御パラメータを参照して制御対象を制御する制御手順と、
   当該制御装置外部から、前記制御パラメータのチューニングを開始する旨の開始指令を受けた際に、前記第１メモリの前記制御パラメータを前記第２メモリに記憶させるパラメータ記憶手順と、
   前記開始指令を受けた以降、前記終了指令を受けるまでの間にわたって、前記制御パラメータへのアクセス先を前記第１メモリから前記第２メモリへと切り替える参照切替手順と、
   前記参照切替手順により参照先が前記第２メモリへと切り替えられている間、前記第２メモリにおける前記制御パラメータへのアクセスを、該アクセスに要する時間と前記第１メモリにおける前記制御パラメータへのアクセスに要する時間との時間差に応じて遅延させるアクセス遅延手順と、
   を実施させることを特徴とするチューニング方法。