JP5774941B2 - コンフィグレーション装置及びコンフィグレーション方法 - Google Patents
コンフィグレーション装置及びコンフィグレーション方法 Download PDFInfo
- Publication number
- JP5774941B2 JP5774941B2 JP2011175656A JP2011175656A JP5774941B2 JP 5774941 B2 JP5774941 B2 JP 5774941B2 JP 2011175656 A JP2011175656 A JP 2011175656A JP 2011175656 A JP2011175656 A JP 2011175656A JP 5774941 B2 JP5774941 B2 JP 5774941B2
- Authority
- JP
- Japan
- Prior art keywords
- transmission
- fpga
- configuration
- unit
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Microcomputers (AREA)
- Information Transfer Systems (AREA)
- Logic Circuits (AREA)
Description
図1は、上記コンフィグレーション装置の一実施形態を示す概略構成図である。
図1において、本実施形態のコンフィグレーション装置10は、起動時に、コンフィグレーションデータの伝送方式がシリアル伝送にのみ対応するFPGA1(以下において、「デバイスA」と言う)と、伝送方式がシリアル伝送とパラレル伝送に対応するFPGA1(以下において、「デバイスB」と言う)とが混在する複数のFPGAに対してコンフィグレーションするものであり、FPGA1のコンフィグレーションデータを記憶部2から読み込み、読み込んだデータをFPGA1に書き込み可能なシリアル伝送部3a及びパラレル伝送部3bと、伝送制御部4と、を備えて構成されている。
本実施形態のコンフィグレーション方法は、図2のフロー図に示すように、起動時に、データの伝送方式がシリアル伝送にのみ対応するFPGA1(デバイスA)と、伝送方式がシリアル伝送とパラレル伝送に対応するFPGA1(デバイスB)とが混在する複数のFPGAに対してコンフィグレーションする方法である。本実施形態のコンフィグレーション方法は、接続工程(図示省略)と伝送制御工程とを備えて構成されている。
2 記憶部
3a シリアル伝送部
3b パラレル伝送部
4 伝送制御部
10 コンフィグレーション装置
Claims (12)
- 伝送方式が異なる複数のFPGAに、コンフィグレーションデータを記憶する記憶部内の前記コンフィグレーションデータを伝送するコンフィグレーション装置において、
予め定めた順番で、シリアル伝送にのみ対応するFPGAへのシリアル伝送部による前記伝送と、少なくともパラレル伝送に対応するFPGAへのパラレル伝送部による前記伝送とを、順次実行させる伝送制御部を備える、コンフィグレーション装置。 - 前記シリアル伝送部は、前記記憶部と前記シリアル伝送にのみ対応するFPGAとに接続し、接続する該FPGAにシリアル伝送により前記コンフィグレーションデータを伝送可能であり、
前記パラレル伝送部は、前記記憶部と前記少なくともパラレル伝送に対応するFPGAとに接続し、接続する該FPGAにパラレル伝送により前記コンフィグレーションデータを伝送可能であり、
前記伝送制御部は、予め定めた前記順番を示す情報に基づいて、前記シリアル伝送にのみ対応するFPGAの前記順番のときに、該FPGAに対応する前記記憶部内の前記コンフィグレーションデータを、前記シリアル伝送部を介して該FPGAに伝送し、前記少なくともパラレル伝送に対応するFPGAの前記順番のときに、該FPGAに対応する前記記憶部内の前記コンフィグレーションデータを、前記パラレル伝送部を介して該FPGAに伝送するように制御する、請求項1に記載のコンフィグレーション装置。 - 前記シリアル伝送にのみ対応するFPGAと、前記少なくともパラレル伝送に対応するFPGAと、の少なくとも一方が複数であり、
前記シリアル伝送部は、前記シリアル伝送にのみ対応するFPGAが複数の場合は、その複数のFPGAと前記記憶部とに接続し、
前記パラレル伝送部は、前記少なくともパラレル伝送に対応するFPGAが複数の場合は、その複数のFPGAと前記記憶部とに接続する、請求項1又は2に記載のコンフィグレーション装置。 - 前記シリアル伝送部と前記パラレル伝送部と前記伝送制御部は、一つのデバイス内に形成する、請求項1〜3のいずれか1つに記載のコンフィグレーション装置。
- 前記コンフィグレーションの順番を示す情報は、各FPGAの前記コンフィグレーションデータが記憶されている前記記憶部のアドレスであり、
前記伝送制御部は、前記シリアル伝送にのみ対応する前記FPGAの前記コンフィグレーションデータと前記少なくともパラレル伝送に対応する前記FPGAの前記コンフィグレーションデータの前記アドレスを、予め定めた前記順番で前記記憶部に順次入力する、請求項1〜4のいずれか1つに記載のコンフィグレーション装置。 - 前記伝送制御部は、前記FPGAからデータ書き込み完了信号が発生したときに、次の前記順番のコンフィグレーション対象の前記FPGAの前記コンフィグレーションデータの伝送制御を実行する、請求項1〜5のいずれか1つに記載のコンフィグレーション装置。
- 伝送方式が異なる複数のFPGAに、コンフィグレーションデータを記憶する記憶部内の前記コンフィグレーションデータを伝送するコンフィグレーション方法において、
予め定めた順番で、シリアル伝送にのみ対応するFPGAへのシリアル伝送部による前記伝送と、少なくともパラレル伝送に対応するFPGAへのパラレル伝送部による前記伝送とを、順次実行させる伝送制御工程を備える、コンフィグレーション方法。 - 前記記憶部と、前記シリアル伝送にのみ対応するFPGAとに、該FPGAにシリアル伝送により前記コンフィグレーションデータを伝送可能な前記シリアル伝送部を接続する工程と、
前記記憶部と、前記少なくともパラレル伝送に対応するFPGAとに、該FPGAにパラレル伝送により前記コンフィグレーションデータを伝送可能な前記パラレル伝送部を接続する工程と、
を備え、
前記伝送制御工程は、予め定めた前記順番を示す情報に基づいて、前記シリアル伝送にのみ対応するFPGAの前記順番のときに、該FPGAに対応する前記記憶部内の前記コンフィグレーションデータを、前記シリアル伝送部を介して該FPGAに伝送し、前記少なくともパラレル伝送に対応するFPGAの前記順番のときに、該FPGAに対応する前記記憶部内の前記コンフィグレーションデータを、前記パラレル伝送部を介して該FPGAに伝送するように制御する、請求項7に記載のコンフィグレーション方法。 - 前記シリアル伝送にのみ対応するFPGAと、前記少なくともパラレル伝送に対応するFPGAがとの少なくとも一方が複数であり、
前記シリアル伝送部を接続する工程は、前記シリアル伝送にのみ対応するFPGAが複数の場合は、その複数のFPGAと前記記憶部とに接続し、
前記パラレル伝送部を接続する工程は、前記少なくともパラレル伝送に対応するFPGAが複数の場合は、その複数のFPGAと前記記憶部とに接続する、請求項7又は8に記載のコンフィグレーション方法。 - 前記伝送制御工程は、伝送制御部を用いて実行し、
前記シリアル伝送部と前記パラレル伝送部と前記伝送制御部は、一つのデバイス内に形成する、請求項7〜9のいずれか1つに記載のコンフィグレーション方法。 - 前記コンフィグレーションの順番を示す情報は、各FPGAの前記コンフィグレーションデータが記憶されている前記記憶部のアドレスであり、
前記伝送制御工程は、前記シリアル伝送にのみ対応する前記FPGAの前記コンフィグレーションデータと前記少なくともパラレル伝送に対応する前記FPGAの前記コンフィグレーションデータの前記アドレスを、予め定めた前記順番で前記記憶部に順次入力する、請求項7〜10のいずれか1つに記載のコンフィグレーション方法。 - 前記伝送制御工程は、前記FPGAからデータ書き込み完了信号が発生したときに、次の前記順番のコンフィグレーション対象の前記FPGAの前記コンフィグレーションデータの伝送制御を実行する、請求項7〜11のいずれか1つに記載のコンフィグレーション方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011175656A JP5774941B2 (ja) | 2011-08-11 | 2011-08-11 | コンフィグレーション装置及びコンフィグレーション方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011175656A JP5774941B2 (ja) | 2011-08-11 | 2011-08-11 | コンフィグレーション装置及びコンフィグレーション方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013038741A JP2013038741A (ja) | 2013-02-21 |
JP5774941B2 true JP5774941B2 (ja) | 2015-09-09 |
Family
ID=47887885
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011175656A Active JP5774941B2 (ja) | 2011-08-11 | 2011-08-11 | コンフィグレーション装置及びコンフィグレーション方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5774941B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7419764B2 (ja) | 2019-11-20 | 2024-01-23 | 株式会社リコー | 情報処理装置およびコンフィグレーション方法 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10240561A (ja) * | 1997-02-27 | 1998-09-11 | Kokusai Electric Co Ltd | Fpgaブート用エミュレータ及びfpgaブート方法 |
JP2000278116A (ja) * | 1999-03-19 | 2000-10-06 | Matsushita Electric Ind Co Ltd | Fpga用コンフィギュレーションインターフェース |
JP3555875B2 (ja) * | 2000-12-06 | 2004-08-18 | 日本電気通信システム株式会社 | コンフィグレーション回路及び方法 |
JP2004021867A (ja) * | 2002-06-20 | 2004-01-22 | Nec Engineering Ltd | 情報処理システム |
JP2004185239A (ja) * | 2002-12-02 | 2004-07-02 | Nec Commun Syst Ltd | コンフィグレーション制御装置、記録媒体、およびfpgaコンフィグレーション方法 |
JP3845389B2 (ja) * | 2003-05-12 | 2006-11-15 | 埼玉日本電気株式会社 | コンフィグレーション装置 |
JP4257239B2 (ja) * | 2004-03-15 | 2009-04-22 | 埼玉日本電気株式会社 | コンフィグレーションデータ設定方法およびコンピュータシステム |
JP2007265056A (ja) * | 2006-03-29 | 2007-10-11 | Juki Corp | プログラマブルロジックデバイスのコンフィギュレーション装置 |
JP4847585B2 (ja) * | 2007-06-12 | 2011-12-28 | 富士通株式会社 | コンフィグレーション装置 |
JP5151957B2 (ja) * | 2008-12-16 | 2013-02-27 | 富士通株式会社 | コンフィギュレーション方法及びコンフィギュレーション装置並びにコンフィギュレーションプログラム |
JP2010177897A (ja) * | 2009-01-28 | 2010-08-12 | Yokogawa Electric Corp | Fpgaのコンフィギュレーション回路 |
-
2011
- 2011-08-11 JP JP2011175656A patent/JP5774941B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2013038741A (ja) | 2013-02-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN104570846A (zh) | Fpga重配置控制器及其控制方法 | |
US11507718B1 (en) | Chip verification system and verification method therefor | |
US9514842B2 (en) | Memory testing system | |
CN110941444A (zh) | 一种升级配置逻辑电路、方法、系统及可编程逻辑器件 | |
CN104050067A (zh) | Fpga在mcu芯片中工作的方法和装置 | |
JP6175788B2 (ja) | マイクロプログラムを更新可能な電子機器 | |
CN106528217B (zh) | 一种现场可编程门阵列程序加载系统和方法 | |
US10162549B2 (en) | Integrated circuit chip and method therefor | |
JP6464739B2 (ja) | 情報処理システムの制御プログラム,情報処理装置,及び情報処理システム | |
JP5774941B2 (ja) | コンフィグレーション装置及びコンフィグレーション方法 | |
JP2013257640A (ja) | コンフィグレーション制御装置、コンフィグレーション制御方法及びコンフィグレーション制御プログラム | |
JP5880862B2 (ja) | 制御システム | |
US20140181496A1 (en) | Method, Apparatus and Processor for Reading Bios | |
US20130238881A1 (en) | Data transmission device, data transmission method, and computer program product | |
CN104731577A (zh) | 多系统和启动所述多系统的方法 | |
WO2020113562A1 (zh) | 算力的控制方法、装置、设备及存储介质 | |
CN108197063B (zh) | Fpga的spi接口主动串行配置方法及装置 | |
CN116560688A (zh) | 用于域控制器的软件更新方法 | |
JP2017033159A (ja) | 車載電子制御装置 | |
JP2006338533A (ja) | Ecc回路を有するマルチレイヤバスシステム | |
JP6356736B2 (ja) | コントローラシステムおよび制御方法 | |
JP7304833B2 (ja) | 情報処理装置、情報処理方法、および、情報処理プログラム | |
EP3131241B1 (en) | Control method and control device | |
TWI684114B (zh) | 通用型輸入輸出埠的配置方法及系統 | |
US8843687B2 (en) | Semiconductor device controlling outbound and inbound path switching sections based on a setting state and controlling method thereof |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20140527 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140801 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150224 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150303 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150424 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150630 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150702 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5774941 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |