JP7419764B2 - 情報処理装置およびコンフィグレーション方法 - Google Patents
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Description
図1は、本発明の一実施形態に係る情報処理装置10のシステム構成を示す図である。本実施形態では、「複数のFPGA」の一例として、3つのFPGAを備える情報処理装置10に対し、本発明を適用する例について説明する。但し、これに限らず、本発明は、2つまたは4つ以上のFPGAを備える情報処理装置にも適用可能である。
以下、図1を参照して、情報処理装置10のシステム構成について、具体的に説明する。図1に示すように、情報処理装置10は、CPU101、FROM102、複数のFPGA110(FPGA_1,FPGA_2,FPGA_3)、およびパラレルバス103を備える。
複数のFPGA110(FPGA_1,FPGA_2,FPGA_3)の各々は、情報処理装置10が備える特定の機能を実行する。複数のFPGA110の各々は、パラレルバス103によって、CPU101と通信可能に接続されている。複数のFPGA110の各々は、コンフィグレーションデータが書き込まれることで、特定の機能を実行するためのロジック回路を形成する。
また、情報処理装置10は、FPGA_1,FPGA_2,FPGA_3の各々と1対1で対応する、複数のPROM120(PROM_1,PROM_2,PROM_3)を備える。PROM_1,PROM_2,PROM_3は、それぞれ、FPGA_1,FPGA_2,FPGA_3のコンフィグレーションデータを格納する。
PROM_1は、シリアルバス131,132によって、FPGA_1に接続されている。PROM_1は、FPGA_1のコンフィグレーションデータを格納する。シリアルバス131は、FPGA_1がPROM_1に対し、通信コマンド、コンフィグレーションデータの送信を行う際の、通信経路となる。シリアルバス132は、PROM_1がFPGA_1に対し、通信コマンドに対する応答、コンフィグレーションデータ等の送信を行う際の、通信経路となる。
シリアルバス131,132は、シリアルバス137,138によって、シリアルバス133,134と接続されている。
また、また、情報処理装置10は、「切替手段」の一例として、セレクタ141~145を備える。セレクタ141は、シリアルバス131,132上に設けられている。セレクタ141は、シリアルバス131,132を接続状態または遮断状態に選択的に切り替え可能である。
図2は、本発明の一実施形態に係る情報処理装置10が備える処理回路およびデータの一覧を示す図である。
図3は、本発明の一実施形態に係る情報処理装置10による通常起動処理の手順を示すフローチャートである。
図4は、本発明の一実施形態に係る情報処理装置10による更新処理の手順を示すフローチャートである。
図5は、本発明の一実施形態に係る情報処理装置10によるFPGA_1のコンフィグレーションデータの更新処理を示すフローチャートである。
図6は、本発明の一実施形態に係る情報処理装置10による他のFPGAのコンフィグレーションデータの更新処理を示すフローチャートである。
<通常起動時の状態>
図7は、本発明の一実施形態に係るセレクタ141~145の通常起動時の状態を示す図である。図7に示すように、通常起動時においては、セレクタ141,142,143の各々が、「接続」状態に切り替えられる。これにより、FPGA_1,FPGA-2,FPGA-3の各々が、PROM_1,PROM-2,PROM-3の各々と通信可能に接続される。よって、FPGA_1,FPGA-2,FPGA-3の各々が、PROM_1,PROM-2,PROM-3の各々から、通常起動用のコンフィグレーションデータを読み出すことが可能となる。
図8は、本発明の一実施形態に係るセレクタ141~145のFPGA_1のコンフィグレーションデータの更新処理時の状態を示す図である。図8に示すように、FPGA_1のコンフィグレーションデータの更新処理時においては、少なくともセレクタ141が「接続」状態に切り替えられる。これにより、FPGA_1が、シリアルバス131,132を介して、PROM_1と通信可能に接続される。よって、FPGA_1の更新処理部112が、PROM_1に記憶されている、FPGA_1用のコンフィグレーションデータを更新することが可能となる。
図9は、本発明の一実施形態に係るセレクタ141~145のFPGA_2のコンフィグレーションデータの更新処理時の状態を示す図である。図9に示すように、FPGA_2のコンフィグレーションデータの更新処理時においては、少なくともセレクタ144が「接続」状態に切り替えられ、セレクタ141,142が「遮断」状態に切り替えられる。これにより、FPGA_1が、シリアルバス131,132、シリアルバス137,138、およびシリアルバス133,134を介して、PROM_2と通信可能に接続される。よって、FPGA_1の更新処理部112が、PROM_2に記憶されている、FPGA_2用のコンフィグレーションデータを更新することが可能となる。
図10は、本発明の一実施形態に係るセレクタ141~145のFPGA_3のコンフィグレーションデータの更新処理時の状態を示す図である。図9に示すように、FPGA_3のコンフィグレーションデータの更新処理時においては、少なくともセレクタ145が「接続」状態に切り替えられ、セレクタ141,143,144が「遮断」状態に切り替えられる。これにより、FPGA_1が、シリアルバス131,132、シリアルバス139,140、およびシリアルバス135,136を介して、PROM_3と通信可能に接続される。よって、FPGA_1の更新処理部112が、PROM_3に記憶されている、FPGA_3用のコンフィグレーションデータを更新することが可能となる。
101 CPU
102 FROM
103 パラレルバス
110 FPGA
111 通常動作部
112 更新処理部
120 PROM
131~140 シリアルバス
141~145 セレクタ
Claims (5)
- CPUと、
前記CPUと通信可能に接続された複数のFPGAと、
複数のFPGAの各々に対して1対1で対応して設けられ、各々が対応するFPGAのコンフィグレーションデータを記憶する複数のメモリと
を備え、
前記複数のFPGAのうちのいずれか一のFPGAは、
前記複数のメモリの各々に記憶されている、前記複数のFPGAの各々の前記コンフィグレーションデータを更新する更新処理部を有する
ことを特徴とする情報処理装置。 - 前記複数のメモリの中から、前記一のFPGAの接続先を切り替える切替手段をさらに備え、
前記更新処理部は、
前記切替手段を制御して、前記一のFPGAの接続先を、他のFPGAに対応する前記メモリに切り替えることにより、当該メモリに記憶されている、前記他のFPGAの前記コンフィグレーションデータを更新する
ことを特徴とする請求項1に記載の情報処理装置。 - 前記複数のFPGAの各々と、前記複数のメモリの各々とを1対1で接続する、複数のシリアルバスをさらに備え、
前記更新処理部は、
前記一のFPGAに繋がる前記シリアルバスの接続先を、前記他のFPGAに対応するメモリに繋がる前記シリアルバスに切り替えることにより、前記一のFPGAの接続先を、前記他のFPGAに対応するメモリに切り替える
ことを特徴とする請求項2に記載の情報処理装置。 - 前記一のFPGAは、
当該一のFPGAに対応する前記メモリに格納されている、更新処理用のコンフィグレーションデータが書き込まれることにより、前記複数のメモリの各々に記憶されている、前記複数のFPGAの各々の前記コンフィグレーションデータを更新する
ことを特徴とする請求項1から3のいずれか一項に記載の情報処理装置。 - CPUと、
前記CPUと通信可能に接続された複数のFPGAと、
複数のFPGAの各々に対して1対1で対応して設けられ、各々が対応するFPGAのコンフィグレーションデータを記憶する複数のメモリと
を備えた情報処理装置用のコンフィグレーション方法であって、
前記複数のFPGAのうちのいずれか一のFPGAが、前記複数のメモリの各々に記憶されている、前記複数のFPGAの各々の前記コンフィグレーションデータを更新する更新処理工程を含む
ことを特徴とするコンフィグレーション方法。
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