JP7468260B2 - 二重系制御システムのメモリ等価方式 - Google Patents

Description

本発明は、主系のメモリデータを等価データとして、従系のメモリに反映させる二重系制御システムのメモリ等価方式に関する。

プログラマブルロジックコントローラ（programmable logic controller：以下、ＰＬＣとする。）は、シーケンス演算処理を主な動作とし、異常発生時の動作継続のため、二重化システムが構築されことが少なくない。

図１に基づき概略を説明すれば、ＰＬＣ二重化システムは、主系（制御系）となるマスターＰＬＣ１０１と、従系（待機系）となるスレーブＰＬＣ１０２とにより構成されている。

マスターＰＬＣ１０１およびスレーブＰＬＣ１０２は、それぞれシーケンス命令を実行するＣＰＵ１０３，１１０と、プログラムおよびデータを格納するメモリ１０４，１０９と、メモリにライトしたアドレス値およびデータ値を保持する送信用／受信用ＦＩＦＯ１０５，１０８と、互いの通信を実行する通信コントローラ１０６，１０７とを備えている。

そして、正常時にはマスターＰＬＣ１０１の演算結果に基づき接続機器が制御される一方、異常時には主系を高速でスレーブＰＬＣ１０２に切り替える。このときマスターＰＬＣ１０１の演算結果、即ちメモリ１０４の内容をスレーブＰＬＣ１０２のメモリ１０９に反映させる等価処理を行うことにより、制御機器の入出力情報をスレーブＰＬＣ１０２に展開する。

特開平８－１８００３０号公報 特開２０１９－１１７４８２号公報

前述のようにＰＬＣを二重化する場合にはメモリ１０４，１０９の内容を等価にする必要がある。この点について特許文献１では、メモリ１０４にライトしたアドレス値とデータ値とをデータ更新の有無に関係なく、等価処理を行っている。

しかしながら、更新されていないデータを送信する必要はなく、通信量に無駄を生じるおそれがあった。そこで、特許文献２では、更新されたアドレスデータおよび更新データを送受信時にバッファリングする方式を採用しているものの、
ＣＰＵ１０３のメモリライトの都度バッファの内容が更新されるため、バッファのオーバフローが生じ、却って等価処理が遅延するおそれがある。

本発明は、このような従来の問題を解決するためになされ、主系演算部のメモリアクセスに並行して従系に送信する等価データを作成し、送信時のメモリ読込を省略することで等価処理の高速化を図っている。

（１）本発明は、主系と従系の制御装置を備え、
前記主系の演算結果を等価データとして、前記従系に反映させる二重系制御システムのメモリ等価方式であって、
前記主系および前記従系は、
前記演算結果を格納する演算用メモリと、
前記等価データを格納する等価用メモリと、
を備えることを特徴としている。

（２）前記主系の一態様は、前記演算用メモリへの前記演算結果の格納と同時進行で前記等価用メモリに前記等価データを格納する。

（３）前記主系の他の態様は、前記等価データと前記等価用メモリの格納データとを比較し、前記両データの不一致を状変として検出する状変検出部を備え、
前記状変があったメモリブロックの情報を前記従系に送信する一方、
前記従系は、前記送信データに含まれるメモリブロックの情報に基づき前記等価用メモリの記憶データを更新する。

（４）本発明の一態様として、前記等価用メモリを含む等価回路をすべて集積回路に実装している。

（５）本発明の他の態様として、前記等価用メモリは前記等価回路が実装された集積回路の外部に高速メモリとして実装されている。

（６）前記従系の一態様は、前記演算用メモリと前記等価用メモリの選択を切替可能となっている。

（７）前記切替の他の態様は、演算部の演算実行・不実行に応じて制御されている。

（８）本発明のさらに他の態様として、前記主系は、前記等価データを作成する際に集積回路の広帯域バスを介して、少なくとも前記演算用メモリからのデータ転送可能な等価データ生成部を備える
（９）前記等価データ生成部の一態様として、前記等価データ生成部は、前記等価データと前記等価用メモリの格納データとを比較し、前記両データの不一致を状変として検出して第１の状変ステータスにセットする状変検出部と、
前記メモリ状変ステータスから前記状変のあったメモリブロックの情報を取得して前記等価メモリに格納し、該格納されるメモリブロックの情報に応じた第２の状変ステータスをセットして通信部に転送するデータ転送部と、を備え、
前記データ転送部は、前記広域バスを介して前記演算用メモリから前記状変のデータを読込、前記広域バスを介して前記等価用メモリにデータを記述する。

本発明によれば、主系演算部のメモリアクセスに並行して従系に送信する等価用データが作成されるため、送信時のメモリ読込を省略でき、この点で等価処理の高速化が可能となる。

従来のＰＬＣ二重化システムを示す概略図。 実施例１のＰＬＣの構成図。 同 状変検出部の動作を示すシーケンス図。 （ａ）はメモリのブロック分割例を示す図、（ｂ）状変ステータスレジスタの設定を示す図。 実施例２のＰＬＣの構成図。 同 制御動作を示すシーケンス図。 実施例３のマスターＰＬＣおよびスレーブＰＬＣの概略図。 図７中の等価データ生成部の構成図。 実施例３の動作を示すシーケンス図。

以下、本発明の実施形態に係る二重系制御システムのメモリ等価方式を説明する。ここではＰＬＣ二重化システムに前記メモリ等価方式が適用されている。

図２～図４に基づき実施例１のＰＬＣ二重化システムを説明する。このＰＬＣ二重化システムは、従来と同様に主系（制御系）となるマスターＰＬＣ１０１と、従系（待機系）となるスレーブＰＬＣ１０２とにより構成されている。

各ＰＬＣ１０１，１０２は、図２に示すように、シーケンス命令に従って演算を実行するＣＰＵ２０１と、メモリ等価処理を実行する等価回路を実装したＦＰＧＡ（field-programmable gate array：集積回路）２０２と、ＣＰＵ２０１の演算時にアクセスされる演算用のＲＡＭ（Random Access Memory：以下、演算用メモリとする。）２０３と、を備えている。この演算用メモリ２０３には、プログラムと演算結果のデータが格納され、ＣＰＵ２０１の作業用として用いられる。

ＦＰＧＡ２０２には、ＭＵＸ（以下、マルチプレクサとする。）２０４，等価用ＲＡＭ（以下、等価用メモリとする。）２０５，状変検出部２０６，状変ステータスレジスタ２０７，ＤＭＡＣ２０８，ＴｘＢＵＦ（以下、送信バッファとする。）２０９，ＤＭＡＣ２１０，通信コントローラ２１１，ＲｘＢｕｆ（以下、受信バッファとする。）２１２，ＤＭＡＣ２１３を含む等価回路が実装されている。

具体的にはマルチプレクサ２０４は、送信時と受信時のアドレスとデータを選択し、マスターＰＬＣ１０１であれば送信時に「Ａ」が選択される一方、スレーブＰＬＣ１０２であれば受信時に「Ｂ」が選択される。

マスターＰＬＣ１０１のＣＰＵ２０１が演算用メモリ２０３にライトアクセスした際にはマルチプレクサ２０４により「Ａ」が選択され、等価用メモリ２０５に演算用メモリ２０３と同じ内容がライトされる。また、状変検出部２０６は、ＣＰＵ２０１が演算用メモリ２０３にデータをライトした際、前回値からのデータ更新（以下、「状変」と省略する。）を検出する。

状変ステータスレジスタ２０７は、状変検出部２０６により検出された状変のあった演算用メモリ２０３のブロック番号を保持する。このときＤＭＡＣ２０８は、状変ステータスレジスタ２０７の保持情報を参照して、等価用メモリ２０５から状変があったブロックを送信バッファ２０９に転送する。ここで転送された送信データを送信バッファ２０９が一時的に保持する。

マスターＰＬＣ１０１であればＤＭＡＣ２１０は、送信バッファ２０９の保持内容を通信コントローラ２１１に転送する。一方、スレーブＰＬＣ１０２であれば通信コントローラ２１１の受信したデータを受信バッファ２１２に転送する。

マスターＰＬＣ１０１の通信コントローラ２１１は、転送された送信バッファ２０９の保持内容をスレーブＰＬＣ１０２に送信動作させる。一方、スレーブＰＬＣ１０２の通信コントローラ２１１は、マスターＰＬＣ１０１から送信されたデータを受信動作させる。

ここで受信されたマスターＰＬＣ１０１からのデータは受信バッファ２１２により一時的に保持される。このときマルチプレクサ２０４により「Ｂ」が選択され、スレーブＰＬＣ１０２のＤＭＡＣ２１３が受信バッファ２１２の保持内容を等価用メモリ２０５に転送する。

（１）マスターＰＬＣ１０１の送信動作
マスターＰＬＣ１０１は、次のプロセス（Ｓ０１～Ｓ０６）で送信動作を行う。

Ｓ０１～Ｓ０３：前述のようにＣＰＵ２０１が演算用メモリ２０３に演算データをライトするとき（Ｓ０１）、マルチプレクサ２０４が送信時動作し、ＦＰＧＡ２０２内部の等価用メモリ２０５に同じデータをライトする（Ｓ０２）。

すなわち、マルチプレクサ２０４と等価用メモリ２０５とを用いることにより、ＣＰＵ２０１の演算用メモリ２０３へのライトデータの複製が等価データとして作成保存される。したがって、マスターＰＬＣ１０１がスレーブＰＬＣ１０２に等価データを送信する際に演算用メモリ２０３を読み込む必要がなく、等価処理を高速化することができる。

このとき等価用メモリ２０５へのアクセスがＦＰＧＡ２０２上で行わることから、ＣＰＵ２０１から演算用メモリ２０３へのアクセスと同時進行で等価データを作成でき、この点でも等価処理が高速化する。また、状変検出部２０６にて等価用メモリ２０５の状変の検出動作を実行し、状変があれば状変ステータスレジスタ２０７の該当ビットを「１」に設定する（Ｓ０３）。

Ｓ０４，Ｓ０５：ＰＬＣ１０１のラダープログラムの実行停止時（ＣＰＵ２０１の演算不実行時）に状変検出部２０６が、状変ステータスレジスタ２０７のビットを「０」から「１」に変更したブロックを検出すれば、ＤＭＡＣ２０８を起動させる（Ｓ０４）。

これにより等価用メモリ２０５から送信バッファ２０９にＤＭＡ転送される（Ｓ０５）。ここで送信するデータ（以下、状変データとする。）は、状変があったブロックに限定されるので、通信量を抑制することができる。

Ｓ０６：ＣＰＵ２０１のソフトウェア動作によりＤＭＡＣ２１０を起動させ、状変データを送信バッファ２０９から通信コントローラ２１１へＤＭＡ転送する。

この転送と並行してＳ０４，Ｓ０５の処理を実行し、状変ステータスレジスタ２０７の前回続きのビットから「１」が設定されたビットを検索する。ここで送信バッファ２０９は複数の通信フレーム分の容量を有しており、正常な受信リプライが来れば上書きする一方、異常であればＳ０６のＤＭＡ転送を再度行う。

送信バッファ２０９に格納されたすべてのフレームが送信待ちの場合には、オーバフロー回避のため、Ｓ０５のＤＭＡ転送を中断する。その間の演算用メモリ２０３の状変は、状変ステータスレジスタ２０７に記録される。

（２）スレーブＰＬＣ１０２の受信動作
スレーブＰＬＣ１０２の受信動作は、次のプロセス（Ｓ１１～Ｓ１５）で受信動作を行う。

Ｓ１１，Ｓ１２：スレーブＰＬＣ１０２がマスターＰＬＣ１０１からの状変データ送信を受信すれば、通信コントローラ２１１はＤＭＡＣ２１０を起動させ（Ｓ１１）、受信バッファ２１２へＤＭＡ転送を行う（Ｓ１２）。

Ｓ１３，Ｓ１４：ＣＰＵ２０１のソフトウェア動作で受信バッファ２１２をリードし、受信フレームの状変データに含まれるブロック番号を取得し（Ｓ１３）、ＣＰＵ２０１のソフトウェア動作でＤＭＡＣ２１３を起動させる。このときマルチプレクサ２０４が受信時動作するため、状変データを受信バッファ２１２から等価用メモリ２０５にＤＭＡ転送が可能となる（Ｓ１４）。

なお、ＤＭＡＣ２１３は、受信バッファ２１２の内容を検定し、受信フレームに異常がなければＣＰＵ２０１のソフトウェア動作でマスターＰＬＣ１０１に正常受信の応答を送信する一方、異常があれば同ＰＬＣ１０１に再送要求の通知を送信する。

Ｓ１５：スレーブＰＬＣ１０２のラダープログラム実行停止時（ＣＰＵ２０１の演算不実行時）において、Ｓ１３で取得したブロック番号からＣＰＵ２０１がソフトウェア動作で等価用メモリ２０５と演算用メモリ２０３との書き込みアドレスを算出する。

算出された書き込みアドレスを等価用メモリ２０５から演算用メモリ２０３へ転送し、演算用メモリ２０３の該当アドレスに上書きする。これにより両ＰＬＣ１０１，１０２のメモリデータが等価となり、等価処理が完了する。

（３）状変検出動作
図３に基づき状変検出部２０６の動作を説明する。ＣＰＵ２０１が演算用メモリ２０３にライトアクセスする際、状変検出部２０６が等価用メモリ２０５の同じアドレスのデータをリードする。

状変検出部２０６は、ＣＰＵ２０１の演算用メモリ２０３へのライトデータと、自身のリードした等価用メモリ２０５のリードデータとを比較する。比較の結果、前記両データが不一致であれば、該不一致部分のアドレスデータが書き換えられることになる。

この状態を等価データの「状変」と認識し、状変のあったブロック領域の状変ステータスレジスタ２０７の該当ビットを「１」に設定する。図３中のライトアクセス「１」が「状変あり」の動作を示し、同「２」が「状変なし」の動作を示している。

図４に基づき一例を説明する。ここでは演算用メモリ２０３は、図４（ａ）に示すように、「２５６ブロック」に分割されている。一方、状変ステータスレジスタ２０７は、図４（ｂ）に示すように、図４（ａ）のメモリブロック数に応じて「３２ビット×８レジスタ」が用意されている。そして、メモリブロック「３１」に「状変あり」と認識され、「状変ステータスレジスタ＃０」の該当ビットが「１」に設定されている。なお、演算用メモリ２０３のメモリブロック分割および状変ステータスレジスタ２０７の構成は、図４に限定されるものではなく、他の分割数および構成を用いてもよいものとする。

このような状変検出動作にあたって、等価用メモリ２０５がＦＰＧＡ２０２の内部に実装されているため、該等価用メモリ２０５のアクセス時間を外部デバイスである演算用メモリ２０３の半分以下にすることができる。

したがって、ＣＰＵ２０１の演算用メモリ２０３へのライトアクセス中に等価用メモリ２０５のリードとライトが可能となる。その結果、状変検出動作によるメモリアクセス増加での速度低下を回避でき、この点で状変検出動作の速度を向上させることが可能となる。

ＰＬＣ二重化システムは、正常時にマスターＰＬＣ１０１の演算結果に基づき接続機器などを制御する一方、異常時に主系を高速でスレーブＰＬＣ１０２に切り替えるため、メモリ等価の処理が行われている。

ただし、スレーブＣＰＵ２０１の演算データにより等価データが上書きされることを防止する観点から演算中の等価処理が禁止されている。この点につき実施例１も、Ｓ１５の処理がスレーブＰＬＣ１０２のラダープログラム実行停止時に行われている。

その結果、スレーブＰＬＣ１０２は、演算不実行中に等価処理を行わざるを得なく、メモリ等価までに時間がかかるおそれがあった。そこで、実施例２のＰＬＣ二重化システムは、スレーブＰＬＣ１０２の演算実行中の等価処理を可能にすることでメモリ等価の時間短縮化を図っている。

≪構成例≫
図５に基づき実施例２の構成例を説明する。ここでは実施例１のＦＰＧＡ２０２からマルチプレクサ２０４および等価用メモリ２０５が削除されている。

その一方でメモリ（ＲＡＭ）４０２，メモリ（ＲＡＭ）４０３，演算部マルチプレクサ４０５，等価部マルチプレクサ（ＭＵＸ）４０６，マルチプレクサ（ＭＵＸ）制御部４０７の構成が追加されている。また、実施例２では、図５中のＲＡＭ２０３をＣＰＵ２０１の演算用メモリではなく、別用途に使用可能な外部メモリとする。

すなわち、メモリ４０２，４０３にはＣＰＵ２０１の演算結果／等価データが格納される。また、演算部マルチプレクサ４０５は、演算結果を格納するメモリ領域（メモリ４０２，４０３）の選択／選択の切替を行う。等価部マルチプレクサ４０６は、等価データを格納するメモリ領域（メモリ４０２，４０３）の選択／選択の切替を行う。

このとき両マルチプレクサ４０５，４０６の制御は、マルチプレクサ制御部４０７の出力する演算部選択信号４０８・等価部選択信号４０９により実行されている。そして、このような構成のＰＬＣ１０１，１０２は次のように動作する。

≪マスターＰＬＣ１０１の送信動作≫
マスターＰＬＣ１０１のＣＰＵ２０１の演算時には、マルチプレクサ制御部４０７が演算部選択信号４０８を演算部マルチプレクサ４０５に出力する一方、等価部選択信号４０９を等価部マルチプレクサ４０６に出力する。

これによりメモリ４０２が演算用メモリに選択される一方、メモリ４０３が等価用メモリに選択される。したがって、ＣＰＵ２０１の演算結果がメモリ４０２に格納され、メモリ４０２へのデータ書き込みと並行してメモリ４０３に等価データが書き込まれる。

その結果、実施例１と同様にＣＰＵ２０１の演算データの書き込み時に等価データが作成保存され、メモリの等価処理を高速化する効果が得られる。その後、ＰＬＣ１０１のラダープログラム実行停止時に状変検出部２０６が、状変の検出動作を実行し、実施例１と同じ送信動作を実行する。

≪スレーブＰＬＣ１０２の受信動作≫
図６のタイムチャートに基づきスレーブＰＬＣ１０２の受信動作をＣＰＵ２０１の演算実行中と演算不実行中とに分けて説明する。図６中の「Ａ」のタイミングはＣＰＵ２０１の演算実行中を示し、同「Ｂ」のタイミングは同演算不実行中を示し、演算の実行・不実行に応じてメモリ領域（メモリ４０２，４０３）の選択／選択の切替が制御されている。

（１）まず、前記「Ａ」のタイミングにおける動作例を説明する。ここではマルチプレクサ制御部４０７から演算部マルチプレクサ４０５に演算部選択信号が出力され、メモリ４０２が演算用メモリとして選択される。したがって、ＣＰＵ２０１はメモリ４０２にアクセスしながら演算を実行し、演算結果はメモリ４０２に格納される。

このとき通信コントローラ２１１が、マスターＰＬＣ１０１からの送信フレームを受信すればＳ１１～Ｓ１４の処理が実行される。また、マルチプレクサ制御部４０７が、演算部選択信号４０８を演算部マルチプレクサ４０５に出力する一方、等価部選択信号４０９を等価部マルチプレクサ４０６に出力する。

これによりメモリ４０２が引き続き演算用メモリに選択される一方、メモリ４０３が等価用メモリに選択される。すなわち、マルチプレクサ制御部４０７により演算用と等価用のメモリ領域（メモリ４０２，４０３）が選択制御される。

その結果、Ｓ１５の処理をスレーブＰＬＣ１０２のラダープログラム実行時にも行うことが可能となる。したがって、ＣＰＵ２０１の演算の実行・不実行にかかわらずメモリの等価処理が可能となり、メモリ等価にかかる時間を大幅に短縮できる。

（２）つぎに前記「Ｂ」のタイミングにおける動作例を説明する。ここではマルチプレクサ制御部４０７は、演算部選択信号４０８および等価部選択信号４０９を両マルチプレクサ４０５，４０６に出力し、演算用と等価用のメモリ領域（メモリ４０２，４０３）を切替制御する。

すなわち、以後は演算用にメモリ４０３が選択される一方、等価用にメモリ４０２が選択され、Ｓ１５の処理が実行される。これによりマスターＰＬＣ１０１の処理結果がすべて反映された等価の状態でスレーブＰＬＣ１０２の動作が可能となる。

ここで実施例１では、スレーブＰＬＣ１０２は、ＣＰＵ２０１の演算実行中にマスターＰＬＣ１０１から送信された等価データを等価用メモリ２０５に保存し、同演算不実行中（ラダープログラムの実行停止時）に等価用メモリ２０５の保存データを演算用メモリ２０３にコピーしていた。

これに対して実施例２では、メモリ領域（メモリ４０２，４０３）を演算用と等価用とに選択可能ため、演算実行中に等価データを作成保存でき、この点で演算不実行中のコピー処理を削減することができる。したがって、スレーブ演算部４０１は、図６中の「Ｃ」に示すように、直ちに次の演算を開始でき、この点で演算開始までの待ち時間がなく、処理速度を高速化することができる。

ＰＬＣ二重化システムでは、マスターＰＬＣ１０１の演算結果をスレーブＰＬＣ１０２に反映させるメモリ等価処理を行うことで制御機器の入出力情報などがスレーブＰＬＣ１０２に展開される。

ところが、前述のようにスレーブＰＬＣ１０２の演算中にデータが上書きされることを防止するため、演算中にはメモリ等価処理が行えない。そのため、スレーブＰＬＣ１０２の演算不実行中に行うこととなるが、メモリ等価までに時間がかかってしまう。

また、演算不実行の時間が極めて短い（演算処理の負荷が大きい）場合に等価データを作成する処理を実施できないタイミングが発生するおそれがある。そこで、実施例３のＰＬＣ二重化システムは、ＦＰＧＡ２０２に実装された広帯域バスを介して高速に演算用メモリ２０３からデータ転送可能にしている。

≪構成例≫
図７に基づき実施例３の構成例を説明する。

（１）マスターＰＬＣ１０１は、ＣＰＵ２０１,演算用メモリ２０３，等価用メモリ２０５，通信コントローラ（等価データ送信部）２１１，等価データ生成部３００を実装している。

ここで演算用メモリ２０３・等価データ生成部３００間のメモリバスｂと、等価データ生成部３００・等価用メモリ２０５間の等価バスｃとには、広帯域のオンチップが使用され、短時間での高速データコピーが可能となっている。

等価データ生成部３００は、ＣＰＵ２０１の演算不実行のタイミングで状変のあったメモリブロックのメモリデータのみをコピーし、等価データを作成する。また、等価データ生成部３００は、図８に示すように、状変検出部３１１，メモリ状変ステータス３１２，データ転送部３１３，等価用ＲＡＭ状変ステータス３１４を実装する。

状変検出部３１１は、演算用メモリ２０３へのライトデータと等価用メモリ２０５のリードデータとを比較し、該両データの不一致を状変として検出して前記状変ステータス３１２にセットする。

データ転送部３１３は、前記状変ステータス３１２から状変のあったメモリブロックの情報（状変データ）を取得して等価用メモリ２０５に格納し、該格納された情報に応じた前記状変ステータス３１４をセットする。なお、通信コントローラ２１１は、前記状変ステータス３１４にセットされた情報をスレーブＰＬＣ１０２に送信する制御を行う。

（２）スレーブＰＬＣ１０２
スレーブＰＬＣ１０２は、図７に示すように、ＣＰＵ２０１,演算用メモリ２０３，等価用メモリ２０５，通信コントローラ２１１，等価反映部３０１を実装し、ＣＰＵ２０１は演算用メモリ２０３にアクセスしながら演算を実行する。

通信コントローラ２１１はマスターＰＬＣ１０１からのデータ送信に対する受信動作を制御し、等価データを演算用メモリ２０３に蓄積する。このとき等価反映部３０１は、ＣＰＵ２０１の演算不実行状態の際に演算用メモリ２０３から状変のあった領域のメモリデータ、即ち状変データのみを等価用メモリ２０５にコピーする。

その結果、状変のあったメモリブロックのみが等価反映部３０１によりコピーされ、状変のないメモリブロックのコピーが不要となる。また、スレーブＰＬＣ１０２の演算実行中にマスターＰＬＣ１０１で状変データを予めスレーブＰＬＣ１０２の演算用メモリ２０３に保存しておくことにより、通信によるデータ送受信にかかる処理を削減でき、この点で等価処理の時間短縮に貢献できる。

≪動作例≫
図９に基づきマスターＰＬＣ１０１の動作例を説明する。ここでは前記状変ステータス３１２，３１４は簡略化のため、３ビットのデータとして記載するが、これに限定されることなく、メモリ内部の分割数に応じて可変とする。

なお、図６と同様に図９中の「Ａ」のタイミングはＣＰＵ２０１の演算実行中を示し、同「Ｂ」のタイミングは同演算不実行中を示し、同「Ｃ」のタイミングはＣＰＵ２０１の次の演算開始中を示している。

（１）まず、前記「Ａ」のタイミングにおける動作例を説明すれば、マスターＰＬＣ１０１のＣＰＵ２０１は、演算用メモリ２０３にアクセスしながら演算を実行する。この演算用メモリ２０３への書き込み動作の際に状変検出部３１１は、メモリバスａ１を介して演算用メモリ２０３へのライトデータを取得する。

ここで取得したライトデータと、メモリバスａ２を介してリードした等価用メモリ２０５のリードデータとを比較して状変を検出する。図９中では「状変あり＃０～＃２」が状変の検出を示し、状変検出後に前記状変ステータス３１２がセットされる。

（２）つぎに前記「Ｂ」のタイミングにおける動作例を説明する。ここではデータ転送部３１３が、前記状変ステータス３１２から状変を読み出し、読み出された状変のあったメモリブロック番号を抽出する。

抽出されたメモリブロック番号に該当するメモリアドレスに基づきメモリバスｂを介して演算用メモリ２０３から状変を含むメモリデータをリードする。これと同時進行で前記リードしたメモリデータを等価用メモリ２０５に等価バスｃを介してライトする（メモリコピー動作）。

このときオンチップで広帯域なメモリバスｂおよび等価バスｃを使用することで短時間でのデータ転送が可能となるため、メモリコピー動作が高速化し、メモリ等価の処理速度を向上させることができる。したがって、演算不実行の時間が極めて短い場合（演算処理の負荷が大きい場合）にも等価データを作成することができる。

その後、矢印Ｐ～Ｒに示すように、転送したデータを書き込んだメモリブロック番号に対応する前記メモリ状変ステータス３１４をセットし、転送完了を示すため前記メモリ状変ステータス３１２をクリアする（矢印Ｓ～Ｕ参照）。

また、前記メモリ状変ステータス３１４がセットされた後、通信コントローラ２１１はスレーブＰＬＣ１０２の演算状態に関わらず等価データをスレーブＰＬＣ１０２に送信させる。なお、矢印Ｖに示すように、送信完了したメモリブロック番号に該当する前記状変ステータス３１４はクリアされるものとする。

（３）最後に「Ｃ」のタイミングにおける動作例を説明する。この場合には「Ａ」のタイミングと同様、マスターＰＬＣ１０１のＣＰＵ２０１は演算用メモリ２０３にアクセスしながら演算を実行し、さらに状変を検出する。

この動作と並行して通信コントローラ２１１は、前記状変ステータス３１４にセットされたメモリブロック番号のメモリデータをスレーブＰＬＣ１０２に送信させる制御が可能である。

すなわち、演算実行中に前記状変ステータス３１４のセット情報を送信でき、この点でメモリ等価の時間短縮に貢献できる。このとき等価用メモリ２０５は、演算中に変化しないので、演算実行中でも等価用メモリ２０５からデータを読み出しながら状変データを作成することが可能である。

なお、本発明は、上記実施形態に限定されるものではなく、各請求項に記載された範囲内で変形して実施することができる。例えば図２のＦＰＧＡ２０２を備えたマスターＰＬＣ１０１と、図５のＦＰＧＡ２０２を備えたスレーブＰＬＣ１０２とを用いてもよい。

この場合にもＣＰＵ２０１の演算データの書き込み時に等価データを作成保存でき、またＣＰＵ２０１の演算の実行・不実行にかかわらずメモリの等価処理が可能となる。さらに実施例１，２ではＦＰＧＡ２０２の内部メモリ２０５，４０２，４０３を用いたが、ＣＰＵ２０１が作業用として使用するＲＡＭの半分以下のアクセス時間の外部メモリ２０３を用いてもよいものとする。

また、図７中の等価データ生成部３００と等価反映部３０１の双方の機能を併せ持った構成をマスターＰＬＣ１０１，スレーブＰＬＣ１０２に実装させてもよいものとする。

１０１…マスターＰＬＣ（主系）
１０２…スレーブＰＬＣ（従系）
２０１…ＣＰＵ
２０２…ＦＰＧＡ（集積回路）
４０２，４０３…メモリ
２０４…ＭＵＸ（マルチプレクサ）
２０５…等価用ＲＡＭ
２０６，３１１…状変検出部
２０７…状変ステータス
２０８，２１０…ＤＭＡＣ
２０９…ＴｘＢｕｆ
２１０…ＲｘＢｕｆ
２１１…通信コントローラ（通信部）
３００…等価データ作成部
３１２…メモリ状変ステータス（第１の状変ステータス）
３１３…データ転送部
３１４…等価用ＲＡＭ状変ステータス（第２の状変ステータス）
４０２，４０３…メモリ
４０５…演算部マルチプレクサ
４０６…等価部マルチプレクサ
４０７…マルチプレクサ制御部
４０８…演算部選択信号
４０９…等価部選択信号

Claims (9)

1. 主系と従系の制御装置を備え、
   前記主系の演算結果を等価データとして、前記従系に反映させる二重系制御システムのメモリ等価方式であって、
   前記主系および前記従系は、
   前記演算結果を格納する演算用メモリと、
   前記等価データを格納する等価用メモリと、
   前記演算用メモリに前記演算結果を格納する際に前記演算結果の複製を前記等価データとして前記等価用メモリに格納させるマルチプレクサと、
   を備えることを特徴とする二重化制御システムのメモリ等価方式。
   
2. 前記主系は、前記演算用メモリへの前記演算結果の格納と同時進行で前記等価用メモリに前記等価データを格納する
   ことを特徴とする請求項１記載の二重系制御システムのメモリ等価方式。
3. 前記主系は、前記等価データと前記等価用メモリの格納データとを比較し、前記等価データと前記格納データとの不一致を状変として検出する状変検出部を備え、
   前記状変があったメモリブロックの情報を前記従系に送信する一方、
   前記従系は、前記送信されたデータに含まれるメモリブロックの情報に基づき前記等価用メモリの記憶データを更新する
   ことを特徴とする請求項１または２記載の二重系制御システムのメモリ等価方式。
4. 前記等価用メモリを含む等価回路をすべて集積回路に実装している
   ことを特徴とする請求項１～３のいずれかに記載の二重系制御システムのメモリ等価方式。
5. 前記等価用メモリは、前記等価回路が実装された集積回路の外部に高速メモリとして実装されている
   ことを特徴とする請求項４記載の二重系制御システムのメモリ等価方式。
6. 前記従系は、前記演算用メモリと前記等価用メモリの選択を切替可能なことを特徴とする請求項１～５のいずれかに記載の二重系制御システム。
7. 前記切替は、演算部の演算実行・不実行に応じて制御されていることを特徴とする請求項６記載の二重系制御システムのメモリ等価方式。
8. 前記主系は、前記等価データを作成する際に集積回路の広帯域バスを介して、少なくとも前記演算用メモリからのデータ転送可能な等価データ生成部を備える
   ことを特徴とする請求項１～７のいずれかに記載の二重系制御システムのメモリ等価方式。
9. 前記等価データ生成部は、前記等価データと前記等価用メモリの格納データとを比較し、
   前記等価データと前記格納データとの不一致を状変として検出して第１の状変ステータスにセットする状変検出部と、
   前記状変ステータスから前記状変のあったメモリブロックの情報を取得して前記等価用メモリに格納し、該格納されるメモリブロックの情報に応じた第２の状変ステータスをセットして通信部に転送するデータ転送部と、を備え、
   前記データ転送部は、前記広帯域バスを介して前記演算用メモリから前記状変のデータを読み込み、
   前記広帯域バスを介して前記等価用メモリにデータを記述することを特徴とする請求項８記載の二重系制御システムのメモリ等価方式。

Images