JP4945125B2

JP4945125B2 - メモリ制御装置

Info

Publication number: JP4945125B2
Application number: JP2005368386A
Authority: JP
Inventors: 大輔門田
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2005-12-21
Filing date: 2005-12-21
Publication date: 2012-06-06
Anticipated expiration: 2025-12-21
Also published as: US7523283B2; US20070143556A1; JP2007172254A

Description

本発明は、複数のメモリチップであるＲＡＭを１つのＲＡＭ(Random Access Memory)のように、連続してアクセスするためのメモリ制御回路を備えたメモリ制御装置に関するものである。

図２は、従来のメモリ制御装置を示す構成図である。
このメモリ制御装置は、中央処理装置（以下「ＣＰＵ」という。）１に内部バスを介して接続され、データを格納するメモリアレイ１４ _１，１４ _２，１４ _３をそれぞれ有する複数のメモリであるＲＡＭ１０ _１，１０ _２，１０ _３に対して連続アクセスを行うために前記複数のＲＡＭ１０ _１，１０ _２，１０ _３に対応して設けられた複数のメモリ制御回路を備えている。
内部バスは、アドレスを含むコマンドＡＤまたはデータＤＴを時分割で転送するアドレス／データバス２、このアドレス／データバス２をコマンド転送に使用するときにレベル“Ｈ”となり、データ転送のときにレベル“Ｌ”となるアドレス設定信号ＡＳが出力されるアドレス設定信号線３、書き込み動作か読み出し動作かを指定するライトリードアクセス要求信号Ｗ／Ｒが出力されるアクセス要求信号線４、読み書きのタイミングを示すアクセス信号ＡＣが与えられるアクセス信号線５、及びアクセスするメモリチップを選択するチップ選択信号ＣＳが出力されるチップ選択信号線６で構成されている。

一方、ＲＡＭ１０_１〜１０_３は同一構成で、これらのＲＡＭ１０_ｉ（ｉ＝１〜３）は、Ｉ／Ｆ（インタフェース）部１１_ｉ、レジスタ１２_ｉ、及びメモリアレイ制御部１３_ｉを有するメモリ制御回路と、メモリアレイ１４_ｉとから構成されている。Ｉ／Ｆ部１１_ｉは、ＣＰＵ１から内部バスを介して与えられた制御信号をレジスタ１２_ｉに設定したり、メモリアレイ制御部１３_ｉに与えたり、或いはこのメモリアレイ制御部１３_ｉとＣＰＵ１間のデータ転送を行ったりするものである。また、メモリアレイ制御部１３_ｉは、ＣＰＵ１から与えられる各種のコマンドに従って、メモリアレイ１４_ｉに対するデータの書き込み及び読み出しの制御を行うものである。

図３（ａ），（ｂ）は、図２の動作を示す信号波形図であり、同図（ａ）は書き込み動作、及び同図（ｂ）は読み出し動作を示している。以下、これらの図３（ａ），（ｂ）を参照しつつ、図２の動作を説明する。

（１）書き込み動作
ＣＰＵ１がＲＡＭ１０_１〜１０_３を１つのメモリと見なして、このＣＰＵ１内に示したデータＭＤ１〜ＭＤ２７を、これらのＲＡＭ１０_１〜１０_３に順番に書き込む場合、図３（ａ）に示すように、まず、チップ選択信号ＣＳでＲＡＭ１０_１を指定する。次に、時刻Ｔ０〜Ｔ１の期間に、ライトリードアクセス要求信号Ｗ／Ｒを書き込み要求である“Ｈ”に設定し、アドレス設定信号ＡＳをコマンドの転送指示である“Ｈ”に設定し、アドレス／データバス２に書き込みコマンド（ＲＡＭ）を設定する。

時刻Ｔ１において、アクセス信号線５のアクセス信号ＡＣが立ち上がると、選択されたＲＡＭ１０_１に、アドレス／データバス２上の書き込みコマンドが取り込まれ、このＲＡＭ１０_１は書き込みモードに移行する。

時刻Ｔ１〜Ｔ２，Ｔ２〜Ｔ３，Ｔ３〜Ｔ４の各期間に、ＣＰＵ１からデータＭＤ１〜ＭＤ３を順番にアドレス／データバス２上に設定する。このとき、ライトリードアクセス要求信号Ｗ／Ｒは、書き込み動作を要求するために“Ｈ”のままである。これにより、アクセス信号ＡＣが“Ｌ”（アクティブ）となっている間に、ＲＡＭ１０_１のメモリアレイ１４_１に、これらのデータＭＤ１〜ＭＤ３が順番に書き込まれる。

時刻Ｔ４以降では、時刻Ｔ０〜Ｔ４の期間と同様に、チップ選択信号ＣＳで書き込み対象のＲＡＭ１０を順次変更し、残りのデータＭＤ４〜ＭＤ２７を順番に書き込む。

（２）読み出し動作
ＣＰＵ１がＲＡＭ１０_１〜１０_３を１つのメモリと見なして、これらのＲＡＭ１０_１〜１０_３から、データＭＤ１〜ＭＤ２７を順番に読み出す場合、図３（ｂ）に示すように、まず、チップ選択信号ＣＳでＲＡＭ１０_１を指定する。次に、時刻Ｔ０〜Ｔ１の期間に、ライトリードアクセス要求信号Ｗ／Ｒを書き込み要求である“Ｈ”に設定し、アドレス設定信号ＡＳをコマンドの転送指示である“Ｈ”に設定し、アドレス／データバス２に読み出しコマンド（ＲＡＭ）を設定する。

時刻Ｔ１において、アクセス信号線５のアクセス信号ＡＣが立ち上がると、選択されたＲＡＭ１０_１に、アドレス／データバス２上の読み出しコマンドが取り込まれ、このＲＡＭ１０_１は読み出しモードに移行する。

時刻Ｔ１〜Ｔ２，Ｔ２〜Ｔ３，Ｔ３〜Ｔ４の各期間に、ＣＰＵ１は、ライトリードアクセス要求信号Ｗ／Ｒを読み出し要求である“Ｌ”に設定する。これにより、ＲＡＭ１０_１のメモリアレイ１４_１から、データＭＤ１〜ＭＤ３が順番に読み出され、アドレス／データバス２上に出力される。このとき、時刻Ｔ１〜Ｔ２の期間は、ＲＡＭ１０_１内でメモリアレイ１４_１のアドレス（Ｘ１，Ｙ１）からデータＭＤ１の読み出し処理を行っており、アドレス／データバス２上にはダミーデータＤＭＹが出力される。従って、ＣＰＵ１は、時刻Ｔ２〜Ｔ３，Ｔ３〜Ｔ４，Ｔ４〜Ｔ５の各期間に、アドレス／データバス２からデータＭＤ１〜ＭＤ３を取り込む。

時刻Ｔ５以降では、時刻Ｔ０〜Ｔ５の期間と同様に、チップ選択信号ＣＳで読み出し対象のＲＡＭ１０を順次変更し、残りのデータＭＤ４〜ＭＤ２７を順番に読み出す。

しかしながら、前記メモリ制御回路では、書き込みまたは読み出し対象のＲＡＭ１０を切り替える都度、チップ選択信号ＣＳとそのＲＡＭへアクセスするためのコマンド等の設定が必要であり、連続して書き込みや読み出しを行う場合の処理とその処理時間が増加するという課題があった。

本発明は、メモリの切り替えを意識せずに、複数のメモリに連続してアクセスすることができるメモリ制御回路を備えたメモリ制御装置を提供することを目的としている。

本発明のメモリ制御装置は、データを格納するメモリアレイと、前記メモリアレイに対してアクセスの制御を行うメモリ制御回路と、をそれぞれ有する複数のメモリと、更に、前記複数のメモリにバスを介して接続され、前記バスを介して制御情報及びコマンドを前記複数のメモリに与え、前記複数のメモリに対してアクセスの制御を行うＣＰＵと、を備えている。

前記複数のメモリは、ループ接続され、遷移する２つの異なる第１の論理レベル及び第２の論理レベルを有する第１のアクセスウエイト信号が、前記ループ接続の上流側から入力されて下流側へ伝達され、遷移する２つの異なる第３の論理レベル及び第４の論理レベルを有する第２のアクセスウエイト信号を、前記ループ接続の下流側へ出力するものである。
更に、前記各メモリ内の前記各メモリ制御回路は、前記ＣＰＵから与えられる前記制御情報を保持するレジスタと、前記ＣＰＵから与えられる前記コマンドに従ってアクセス対象のアドレスを生成し、前記メモリアレイに対して前記アクセスの制御を行うメモリアレイ制御部と、メモリ選択制御部とを備えている。
前記メモリ選択制御部は、前記レジスタに保持された前記制御情報によって動作が許可されている状態において、前記第１の論理レベルまたは前記第２の論理レベルの前記第１のアクセスウエイト信号を入力しているときには、前記アドレスを保持し、入力している前記第１のアクセスウエイト信号が前記第１の論理レベルから前記第２の論理レベルへ遷移したときには、前記第３の論理レベルの前記第２のアクセスウエイト信号を前記ループ接続の前記下流側へ出力し、前記メモリアレイ制御部により制御される前記メモリアレイを選択して前記アドレスをインクリメントし、前記アドレスが一定の値になったときには、前記第２のアクセスウエイト信号を前記第３の論理レベルから前記第４の論理レベルに遷移させて前記ループ接続の前記下流側へ出力し、前記制御情報によって動作が禁止されている状態において、前記アドレスを保持し、入力された前記第１のアクセスウエイト信号と同一の前記論理レベルの前記第２のアクセスウエイト信号を前記ループ接続の前記下流側へ出力することを特徴としている。

本発明では、各メモリ制御回路のメモリ選択制御部が、各メモリ制御回路のメモリアレイ制御部から出力されるアドレスを、各メモリ制御回路の上流側に隣接する他のメモリ制御回路から与えられる第１のアクセスウエイト信号に従って保持またはインクリメントし、更に、各メモリ制御回路の下流側に第２のアクセスウエイト信号を制御して出力するようにしている。これにより、書き込みまたは読み出し対象のメモリを切り替える都度、そのメモリをアクセスするための設定を行う必要がなくなるので、連続して書き込みや読み出しを行うことが可能になり、処理とその処理時間を削減することができるという効果がある。

複数のメモリに対応して設けられたメモリ選択制御部をアクセスウエイト信号によってループ状に接続する。これにより、各メモリにデータを順次振り分けて書き込むと共に、書き込まれたデータをその順番に順次読み出すことができる。

この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。

図１は、本発明の実施例１におけるメモリ制御装置を示す構成図であり、図２中の要素と共通の要素には共通の符号が付されている。

このメモリ制御装置は、ＣＰＵ１に内部バスを介して接続され、データを格納するメモリアレイをそれぞれ有する複数のメモリとしてのＲＡＭ１０Ａ _１，１０Ａ _２，１０Ａ _３に対して連続アクセスを行うために前記複数のＲＡＭ１０Ａ _１，１０Ａ _２，１０Ａ _３に対応して設けられた複数のメモリ制御回路を備えている。
内部バスは、アドレスを含むコマンドＡＤまたはデータＤＴを時分割で転送するアドレス／データバス２、このアドレス／データバス２をコマンド転送に使用するときに“Ｈ”となり、データ転送のときに“Ｌ”となるアドレス設定信号ＡＳが出力されるアドレス設定信号線３、書き込み動作か読み出し動作かを指定するライトリードアクセス要求信号Ｗ／Ｒが出力されるアクセス要求信号線４、読み書きのタイミングを示すアクセス信号ＡＣが与えられるアクセス信号線５、及びアクセスするメモリチップを選択するチップ選択信号ＣＳが出力されるチップ選択信号線６で構成されている。

一方、ＲＡＭ１０Ａ_１〜１０Ａ_３は同一構成で、これらのＲＡＭ１０Ａ_ｉ（ｉ＝１〜３）は、Ｉ／Ｆ部１１_ｉ、レジスタ１２Ａ_ｉ、メモリアレイ制御部１３Ａ_ｉ、及びメモリ選択制御部（以下、単に「選択制御部」という。）１５ _ｉを有するメモリ制御回路と、メモリアレイ１４_ｉとから構成されている。Ｉ／Ｆ部１１_ｉは、ＣＰＵ１から内部バスを介して与えられた制御信号をレジスタ１２Ａ_ｉに設定したり、メモリアレイ制御部１３Ａ_ｉに与えたり、或いはこのメモリアレイ制御部１３Ａ_ｉとＣＰＵ１間のデータ転送を行ったりするものである。

レジスタ１２Ａ_ｉは、図２のレジスタ１２_ｉで保持している各種の設定情報に加えて、選択制御部１５_ｉの動作を許可するか禁止するかの制御信号ＣＯＮを保持するようになっている。

メモリアレイ制御部１３Ａ_ｉは、ＣＰＵ１から与えられる各種のコマンドに従ってメモリアレイ１４_ｉに対するデータの書き込み及び読み出しの制御を行うほか、このメモリアレイ１４_ｉのアクセス制御に使用するアドレス信号ＡＤＲを、選択制御部１５_ｉとの間でやり取りする機能を有している。

選択制御部１５_ｉは、レジスタ１２Ａ_ｉに設定された制御信号ＣＯＮで動作が許可されたときに、メモリアレイ制御部１３Ａ_ｉから出力されるアドレス信号ＡＤＲをアクセスウエイト信号ＷＴｊｉに従って保持またはインクリメントすることによって、異なるＲＡＭ１０Ａ _ｊ間でのアドレス制御を可能とするものである。ＲＡＭ１０Ａ_１〜１０Ａ_３の各選択制御部１５_ｉは、アクセスウエイト信号ＷＴｉｊを一定方向に伝達するようにループ状に接続されている。即ち、ＲＡＭ１０Ａ _１の選択制御部１５_１には、ＲＡＭ１０Ａ _３の選択制御部１５_３から第１のアクセスウエイト信号ＷＴ３１が与えられ、このＲＡＭ１０Ａ _１の選択制御部１５_１からＲＡＭ１０Ａ _２の選択制御部１５_２に対して、第２のアクセスウエイト信号ＷＴ１２が出力される。また、ＲＡＭ１０Ａ_２の選択制御部１５_２からＲＡＭ１０Ａ _３の選択制御部１５_３に対して、第２のアクセスウエイト信号ＷＴ２３が出力される。

なお、選択制御部１５_ｉは、制御信号ＣＯＮで動作が禁止されたときには、アクセスウエイト信号ＷＴｉｊによるアドレス信号ＡＤＲの処理を停止し、入力されたアクセスウエイト信号ＷＴｉｊを、次のＲＡＭ１０Ａへそのまま出力するようになっている。

図４は図１の書き込み動作を示す信号波形図、及び図５は図１の読み出し動作を示す信号波形図である。以下、これらの図４，５を参照しつつ、図１の動作を説明する。

（１）書き込み動作
ＣＰＵ１がＲＡＭ１０Ａ_１〜１０Ａ_３を１つのメモリと見なして、このＣＰＵ１内に示したデータＭＤ１〜ＭＤ２７を、これらのＲＡＭ１０Ａ_１〜１０Ａ_３に順番に書き込む場合、図４に示すように、まず、チップ選択信号ＣＳで最初に書き込むメモリチップ、この例ではＲＡＭ１０Ａ_１を指定する。

次に、時刻Ｔ０〜Ｔ１の期間に、ライトリードアクセス要求信号Ｗ／Ｒを書き込み要求である“Ｈ”に設定し、アドレス設定信号ＡＳをコマンドの転送指示である“Ｈ”に設定し、アドレス／データバス２に書き込みコマンドを設定する。

時刻Ｔ１において、アクセス信号線５のアクセス信号ＡＣが立ち上がると、すべてのＲＡＭ１０Ａ_１〜１０Ａ_３が書き込みモードに移行し、アクセスウエイト信号ＷＴ１２，ＷＴ２３，ＷＴ３１が第１の論理レベルである“Ｈ”となる。

時刻Ｔ１〜Ｔ２，Ｔ２〜Ｔ３，Ｔ３〜Ｔ４の各期間に、ＣＰＵ１からデータＭＤ１〜ＭＤ３を順番にアドレス／データバス２上に設定する。このとき、ライトリードアクセス要求信号Ｗ／Ｒは、書き込み動作を要求するために“Ｈ”のままである。これにより、アクセス信号ＡＣが“Ｌ”（アクティブ）となっている間に、ＲＡＭ１０Ａ_１のメモリアレイ１４_１に、これらのデータＭＤ１〜ＭＤ３が順番に書き込まれる。

ＲＡＭ１０Ａ_１では、アドレス信号ＡＤＲ（Ｘ３，Ｙ１）に対応するデータＭＤ３を書き込むと、自身の書き込みは終了したと判断して、第２のアクセスウエイト信号ＷＴ１２を第４の論理レベルである“Ｌ”にする。これにより、次のＲＡＭ１０Ａ_２における書き込み開始が許可される。

同様に時刻Ｔ１０まで制御が行われ、ＲＡＭ１０Ａ_３からＲＡＭ１０Ａ_１に対して書き込み開始を許可する第１のアクセスウエイト信号ＷＴ３１が第２の論理レベルである“Ｌ”になると、このＲＡＭ１０Ａ_１は、第２のアクセスウエイト信号ＷＴ１２を第３の論理レベルである“Ｈ”に設定して、ＲＡＭ１０Ａ_２に対して次に書き込みの順番が来ることを予告する。

これ以降、同様の動作を繰り返すことで、残りのデータＭＤ１０〜ＭＤ２７は順番に、ＲＡＭ１０Ａ_１〜１０Ａ_３に振り分けて書き込まれる。

（２）読み出し動作
ＣＰＵ１がＲＡＭ１０Ａ_１〜１０Ａ_３を１つのメモリと見なして、これらのＲＡＭ１０Ａ_１〜１０Ａ_３から、データＭＤ１〜ＭＤ２７を順番に読み出す場合、図５に示すように、まず、チップ選択信号ＣＳで最初にアクセスするＲＡＭ１０Ａ_１を指定する。

次に、時刻Ｔ０〜Ｔ１の期間に、ライトリードアクセス要求信号Ｗ／Ｒを書き込み要求である“Ｈ”に設定し、アドレス設定信号ＡＳをコマンドの転送指示である“Ｈ”に設定し、アドレス／データバス２に読み出しコマンドを設定する。

時刻Ｔ１において、アクセス信号線５のアクセス信号ＡＣが立ち上がると、すべてのＲＡＭ１０Ａ_１〜１０Ａ_３が読み出しモードに移行し、アクセスウエイト信号ＷＴ１２，ＷＴ２３，ＷＴ３１が“Ｈ”となる。

時刻Ｔ１〜Ｔ２，Ｔ２〜Ｔ３，Ｔ３〜Ｔ４，Ｔ４〜Ｔ５の各期間に、ＣＰＵ１は、ライトリードアクセス要求信号Ｗ／Ｒを読み出し要求である“Ｌ”に設定する。これにより、ＲＡＭ１０Ａ_１のメモリアレイ１４_１から、データＭＤ１〜ＭＤ３が順番に読み出され、アドレス／データバス２上に出力される。このとき、時刻Ｔ１〜Ｔ２の期間では、読み出しデータを出力するＲＡＭ１０Ａが切り替わった際にダミーデータを出力することがないように、すべてのＲＡＭ１０Ａ_１〜１０Ａ_３の内部でメモリアレイ１４の読み出しが行われ、読み出したデータが内部に保持される。

時刻Ｔ４〜Ｔ５の期間で、ＲＡＭ１０Ａ_１では、アドレス信号ＡＤＲ（Ｘ３，Ｙ１）に対応するデータＭＤ３を読み出すと、自身の読み出しは終了したと判断して、アクセスウエイト信号ＷＴ１２を“Ｌ”にする。これにより、次のＲＡＭ１０Ａ_２における読み出し開始が許可される。

同様に時刻Ｔ１１まで制御が行われ、ＲＡＭ１０Ａ_３からＲＡＭ１０Ａ_１に対して読み出し開始を許可するアクセスウエイト信号ＷＴ３１が“Ｌ”になると、このＲＡＭ１０Ａ_１は、アクセスウエイト信号ＷＴ１２を“Ｈ”に設定して、ＲＡＭ１０Ａ_２に対して次に読み出しの順番が来ることを予告する。

これ以降、同様の動作を繰り返すことで、残りのデータＭＤ１０〜ＭＤ２７は順番に、ＲＡＭ１０Ａ_１〜１０Ａ_３から読み出される。

以上のように、本実施例のメモリ制御回路は、異なるＲＡＭ１０Ａ_１〜１０Ａ_３間のアクセス状態を伝播させるためのアクセスウエイト信号ＷＴ１２，ＷＴ２３，ＷＴ３１によって、対応するメモリアレイ１４_１〜１４_３のアドレスを制御する選択制御部１５_１〜１５_３を有している。これにより、アクセスするＲＡＭ１０Ａ_１〜１０Ａ_３が切り替わる毎にアクセスの設定をする必要がなくなり、連続して書き込みや読み出しが可能になるという利点がある。

なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ）メモリチップとして３個のＲＡＭ１０Ａ_１〜１０Ａ_３を用いた場合を説明したが、メモリチップの数は任意である。
（ｂ）各ＲＡＭ１０Ａ_１〜１０Ａ_３のメモリ容量は同一として説明したが、メモリ容量が異なっていても適用可能である。
（ｃ）３個のＲＡＭ１０Ａ_１〜１０Ａ_３をすべて使用せずに、例えば２個のＲＡＭ１０Ａ_１，１０Ａ_３を使用することもできる。その場合には、ＲＡＭ１０Ａ_２の選択制御部１５_２に対する制御信号ＣＯＮで、この選択制御部１５_２を動作禁止に設定する。

本発明の実施例１におけるメモリ制御装置を示す構成図である。従来のメモリ制御装置を示す構成図である。図２の動作を示す信号波形図である。図１の書き込み動作を示す信号波形図である。図１の読み出し動作を示す信号波形図である。

符号の説明

１ＣＰＵ
１０ＡＲＡＭ
１１インタフェース部
１２Ａレジスタ
１３Ａメモリアレイ制御部
１４メモリアレイ
１５選択制御部

Claims

データを格納するメモリアレイと、前記メモリアレイに対してアクセスの制御を行うメモリ制御回路と、をそれぞれ有する複数のメモリと、
前記複数のメモリにバスを介して接続され、前記バスを介して制御情報及びコマンドを前記複数のメモリに与え、前記複数のメモリに対してアクセスの制御を行う中央処理装置と、
を備えたメモリ制御装置において、
前記複数のメモリは、
ループ接続され、遷移する２つの異なる第１の論理レベル及び第２の論理レベルを有する第１のアクセスウエイト信号が、前記ループ接続の上流側から入力されて下流側へ伝達され、遷移する２つの異なる第３の論理レベル及び第４の論理レベルを有する第２のアクセスウエイト信号を、前記ループ接続の下流側へ出力するものであり、
前記各メモリ内の前記各メモリ制御回路は、
前記中央処理装置から与えられる前記制御情報を保持するレジスタと、
前記中央処理装置から与えられる前記コマンドに従ってアクセス対象のアドレスを生成し、前記メモリアレイに対して前記アクセスの制御を行うメモリアレイ制御部と、
前記レジスタに保持された前記制御情報によって動作が許可されている状態において、前記第１の論理レベルまたは前記第２の論理レベルの前記第１のアクセスウエイト信号を入力しているときには、前記アドレスを保持し、入力している前記第１のアクセスウエイト信号が前記第１の論理レベルから前記第２の論理レベルへ遷移したときには、前記第３の論理レベルの前記第２のアクセスウエイト信号を前記ループ接続の前記下流側へ出力し、前記メモリアレイ制御部により制御される前記メモリアレイを選択して前記アドレスをインクリメントし、前記アドレスが一定の値になったときには、前記第２のアクセスウエイト信号を前記第３の論理レベルから前記第４の論理レベルに遷移させて前記ループ接続の前記下流側へ出力し、前記制御情報によって動作が禁止されている状態において、前記アドレスを保持し、入力された前記第１のアクセスウエイト信号と同一の前記論理レベルの前記第２のアクセスウエイト信号を前記ループ接続の前記下流側へ出力するメモリ選択制御部と、
を備えたことを特徴とするメモリ制御装置。