JPH09330279A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】本発明は、上位装置と接続される下位装置にお
いて、高速な上位装置のアクセスタイミングによって発
生する下位装置でのプログラムの不具合を検出する手段
を備えた下位のデータ処理装置に関し、限られた環境に
おいて、様々なタイミング試験を行い、下位装置のプロ
グラムの品質を向上させる。 【解決手段】下位装置に、所定のトレース割り込みフラ
グと、該トレース割り込みフラグが設定されたとき、ト
レース割り込みを発生させる手段を設け、該トレース割
り込み手段により、主プログラム中の各命令の実行速度
を均等に遅延させる。又は、主プログラム中の各命令の
実行速度を任意の均等値だけ遅延させる。又は、前記ト
レース割り込み手段で実行されるトレース割り込み処理
プログラムに、命令判定文を組み込み、命令の種別に応
じて、実行速度を変更させる。又は、前記トレース割り
込み処理プログラムに、アドレス判定文を組み込み、主
プログラムの任意のアドレスにおける命令の実行速度を
変更させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、上位装置と接続さ
れる下位のデータ処理装置に係り、特に、高速な上位装
置のアクセスタイミングによって発生する下位のデータ
処理装置のプログラム、例えば、ファームウェア（以
下、Ｆ／Ｗということがある）の不具合を検出する手段
に関する。

【０００２】近年の上位装置（ホスト）の多様化に伴
い、下位装置側は、幅広い接続互換性が要求されてい
る。このため，接続互換性を保証するためのきめ細かな
試験手段が必要である。

【０００３】

【従来の技術】図５は、従来の接続互換性の試験手段を
説明する図である。従来の上位装置 1と下位装置 2の接
続互換性テストにおいては、図５(a) に示されているよ
うに、何種類かの下位のデータ処理装置 (以下、下位装
置と言うことがある) 2 を接続して、上位装置 1のアク
セスタイミングによって発生する図５(b) に示されてい
る主プログラム（Ｆ／Ｗ）200 の不具合を検証してい
た。

【０００４】

【発明が解決しようとする課題】ところが、接続できる
下位装置 2の種類と数には限りがあり、実際のテストで
は、あらゆるタイミングを想定した検証を行うことがで
きない。例えば、図５(c) に示されているように、下位
装置 2の処理速度が速くて、上位装置 1から下位装置 2
に送信するコマンド送信タイミングと、下位装置 2から
のレスポンスタイミングが合わないと、例えば、ビジー
レスポンス(BUSY レスポンス) に関するタイミング試験
を行うことができない。

【０００５】したがって、下位装置 2を顧客に提供する
場合、顧客と同一の上位装置 1との接続試験ができない
場合があり、顧客先で初めて発生するような主プログラ
ム（Ｆ／Ｗ）200 の不具合が発生する場合がある。

【０００６】本発明は上記従来の欠点に鑑み、限られた
上位装置の環境にあっても、様々なタイミング試験を行
うことができる試験手段を備えたデータ処理装置を提供
することを目的とするものである。

【０００７】

【課題を解決するための手段】上記の問題点は、下記の
如くに構成したデータ処理装置によって解決される。

【０００８】(1) 上位装置 1と接続される下位のデータ
処理装置 2であって、所定のトレース割り込みフラグ
(トレース FLAG 、以下省略) と、該トレース割り込
みフラグが設定されたとき、トレース割り込みを発生
させるトレース割り込み手段を設け、該トレース割り
込み手段によって実行されるトレース割り込み処理プ
ログラム 201により、主プログラム(F/W、以下省略) 20
0 中の各命令の実行速度を変更させるように構成する。

【０００９】(2) 上位装置 1と接続される下位のデータ
処理装置 2であって、所定のトレース割り込みフラグ
と、該トレース割り込みフラグが設定されたとき、ト
レース割り込みを発生させるトレース割り込み手段を
設け、該トレース割り込み手段によって実行されるト
レース割り込み処理プログラムに、命令判定文を組み
込んだ場合は、主プログラム 200中の命令の種別に応じ
て、アドレス判定文を組み込んだ場合は、主プログラ
ム 200の任意のアドレスに応じて、該命令の実行速度を
変更させるように構成する。

【００１０】図１は、本発明の原理構成図である。図１
(a) 中、20は下位装置 2のＭＰＵであり、21は、該下位
装置 2を制御するマイクロプログラムを格納しているメ
モリ(RAM) であり、22は、不揮発性メモリであり、23は
上位装置 1とのインタフェース部 (対上位Ｉ／Ｆ）であ
る。

【００１１】図１(b) および (c)は、メモリ(RAM) 21の
マイクロプログラム領域の概念図であり、(b) は主プロ
グラム 200であり、(c) は、図１(a) のトレース割り込
みフラグを“オン”にした際に発生するトレース割り
込み処理プログラム 201であって、それぞれ、図１(a)
中のメモリ(RAM) 21の(A),(B) で示した領域に格納され
ている。

【００１２】本発明では、トレース割り込みフラグを
“オン”にしたときに、主プログラム 200の命令コード
を１命令 (１ステップという）実行するごとに発生する
トレース割り込み手段を用いることで、主プログラム
部 200の命令コードの１ステップあたりの実行速度を遅
延させることができる。

【００１３】具体的には、該トレース割り込み手段
は、ＭＰＵ 20 が、メモリ(RAM) 21の(A) 領域に格納さ
れている主プログラム 200中の１命令を読み出し、例え
ば、実行を終了した時点で、トレース割り込み手段に
より、トレース割り込み処理プログラム 201に分岐し、
図１(c) に示したトレース割り込み処理プログラム 201
を実行する。

【００１４】該トレース割り込み処理プログラム 201に
は、無実行(NOP) 命令が一つ組み込まれているので、主
プログラム 200への復帰命令とにより、各命令を実行す
る毎に、該トレース割り込みに要する時間と２命令（NO
P 命令と、復帰命令) 分の実行遅延を与えることができ
る。

【００１５】従って、高速な上位装置 1がテスト環境に
ない場合でも、本発明のトレース割り込み手段と、ト
レース割り込み処理プログラム 201により、下位装置 2
側の実行速度を遅延させ、上位装置 1のアクセス速度が
相対的に速くなるため、低速な上位装置 1でも、高速な
上位装置 1でしか発生しないアクセスタイミングによる
主プログラム（Ｆ／Ｗ）200 の不具合を洗い出すことが
できる。

【００１６】

【発明の実施の形態】以下本発明の実施例を図面によっ
て詳述する。前述の図１は、本発明の原理構成図であ
り、図２〜図４が、本発明の一実施例を示した図であ
り、図２は、上位装置と下位装置間でのコマンドとレス
ポンスによるタイムチャート図であり、図３は、命令の
種別によって遅延度を変える命令判定文の例を示し、図
４は、該下位装置が実行する主プログラムの各命令のア
ドレスによって遅延速度を変えるアドレス判定文の例を
示している。

【００１７】本実施の形態においては、上位装置 1と接
続される下位のデータ処理装置 2に、所定のトレース割
り込みフラグと、該トレース割り込みフラグが設定
されたとき、トレース割り込みを発生させるトレース割
り込み手段を設け、該トレース割り込み手段によっ
て実行されるトレース割り込み処理プログラム 201によ
り、主プログラム 200中の各命令の実行速度を均等に、
又は任意の均等な時間遅延させる手段、該トレース割り
込み手段によって実行されるトレース割り込み処理プ
ログラムに、命令判定文を組み込み、主プログラム 2
00中の命令の種別に応じて、該命令の実行速度を変更さ
せる手段、又は、アドレス判定文を組み込み、主プロ
グラム 200中の任意のアドレスに応じて、各命令の実行
速度を変更させる手段が、本実施の形態に必要な手段で
ある。尚、全図を通して同じ符号は同じ対象物を示して
いる。

【００１８】以下、図１を参照しながら、図２〜図４に
よって、本発明のデータ処理装置の構成と動作を説明す
る。図２は、上位装置 1と下位装置 2とのコマンドとレ
スポンスによるタイムチャート図である。本実施の形態
例では、下位装置 2は終了レスポンス報告後、内部処理
を行い、この間の上位装置 1からのコマンドに対して
は、ＢＵＳＹレスポンスを報告するものとする。

【００１９】上位装置 1が下位装置 2からの終了レスポ
ンス受領後、遅いタイミングでしか次のコマンドを発行
できない場合、下位装置 2の内部処理はすでに終了して
いるため、図示されているように、通常の場合では、該
ＢＵＳＹレスポンスに関するタイミング試験は、行うこ
とができない。

【００２０】ところが、下位装置 2において、図１(a)
に示されているトレース割り込みフラグを“オン”と
して、本発明によるトレース割り込み手段を用いるこ
とで、ＭＰＵ 20 が実行する主プログラム｛図１(b) 参
照｝200 の１ステップあたりの処理時間が、図１(c) に
示したトレース割り込み処理プログラムを実行する分、
本実施例では、NOP 命令と、復帰命令の２命令を実行す
る時間だけ増加するため、上位装置 1と下位装置 2との
間のタイミング関係は、図２に示されているように、全
体として内部処理に要する時間を遅延させることがで
き、この間に発行された上位装置 1からのコマンドに対
して、下位装置 2でＢＵＳＹレスポンスを報告すること
ができ、当レスポンスに関するタイミング試験を行うこ
とが可能となる。｛請求項１に対応する実施例｝ 上述の実施例では、下位装置 2での主プログラム（Ｆ／
Ｗ）200 の各命令は、２ステップ分の遅延であるが、図
１(c) に示されているトレース割り込み処理プログラム
201の NOP命令を増減させることで、１ステップ以上の
任意のステップ分の遅延を選択することができる。

【００２１】具体的には、図１(a) の不揮発性メモリ 2
2 の所定の制御レジスタ領域に、遅延数を、外部 (例
えば、操作卓 24 を操作して) から、或いは、上位装置
1から設定できるようにしておく。図１(b) に示されて
いる主プログラム 200の前処理にて、当不揮発性メモリ
22 の制御レジスタ領域を読み込み、トレース割り込み
処理プログラム 201を変更して、NOP 命令の命令数を増
減させることで、上位装置 1から下位装置 2への任意の
アクセスタイミングを得ることができる。

【００２２】該不揮発性メモリ 22 の制御レジスタ領域
に設定する情報として、命令の種別と、該指定した種別
の命令の数を設定できるようにしておくことで、該トレ
ース割り込み処理プログラム 201として、任意の命令を
任意の数実行するプログラムを生成することができ、実
行時間の異なる任意の命令を任意の数実行させること
で、更に、極め細かい均等遅延を与えることができる。
｛請求項１に対応する実施例｝ 上述の実施例では、すべての命令において、均等に遅延
するが、トレース割り込み処理プログラム 202として、
図３に示したような命令判定文を組み込むことで、命
令の種別によって遅延度を変えることができる。

【００２３】具体的には、前述の不揮発性メモリ 22 の
他の制御レジスタ領域に、該命令判定文を生成する
為の条件情報を設定できるようにしておき、下位装置 2
が実行する主プログラム 200の前処理で、該不揮発性メ
モリ 22 の他の制御レジスタ領域の内容、例えば、命
令の種別、該命令の種別を判定したときの遅延条件、該
命令とは異なる命令の種別を判定したときの遅延条件を
読み込み、図３に示したような命令判定文を、該トレ
ース割り込みのプログラム領域｛図１(a) のメモリ(RA
M) 21中の(B) 領域を参照｝に設定する。

【００２４】前述のトレース割り込みフラグが“オ
ン”になっているとき、下位装置 2のＭＰＵ 20 が主プ
ログラム 200の各命令を実行を終了して、トレース割り
込み処理に入り、図３に示した該命令判定文からなる
トレース割り込み処理プログラム 202の実行に遷移する
ことで、該主プログラム 200の命令が、図３に示されて
いる「MOVE」命令であると、例えば、６命令分（ MOVE
命令を判定する比較命令と、分岐命令と、３個のNOP 命
令と、復帰命令の６命令分）だけ遅延させることがで
き、他の命令であることが認識されたときには、３命令
（ MOVE 命令を判定する比較命令と、分岐命令と、復帰
命令の３命令分）だけ遅延させることができる。｛請求
項２に対応する実施例｝ さらに、図１で説明した実施例では、主プログラム 200
のすべてのアドレスにおいて、均等に遅延するが、トレ
ース割り込み処理プログラム 203として、図４に示した
ようなアドレス判定文を組み込むことで、所定の任意
のアドレスにおいて、遅延度を変えることができる。

【００２５】具体的には、前述の不揮発性メモリ 22 の
他の制御レジスタ領域に、該アドレス判定文を生成
する為の条件情報を設定できるようにしておき、下位装
置 2が実行する主プログラム 200の前処理で、該不揮発
性メモリ 22 の他の制御レジスタ領域の内容、例え
ば、アドレス、該アドレスの値を判定したときの遅延条
件、該指定したアドレスとは異なる命令の種別を判定し
たときの遅延条件を読み込み、図４に示したようなアド
レス判定文を、該トレース割り込みのプログラム領域
｛図１(a) のメモリ(RAM) 21中の(B) 領域を参照｝に設
定する。

【００２６】図４に示したアドレス判定文を含むトレ
ース割り込み処理プログラム 203を実行したとき、アド
レス１０００番地以降の命令のみ６ステップ分遅延さ
せ、他のアドレスの命令は３ステップ分遅延させること
ができる。｛請求項２に対応する実施例｝ 尚、上記の実施例においては、下位装置 2が実行する主
プログラム 200として、ファームウェア（Ｆ／Ｗ）を例
にして説明したが、該ファームウェア（Ｆ／Ｗ）に限定
されれるものではなく、主メモリ(RAM) 21に図示されて
いないファイル記憶装置からロードして実行する通常の
プログラム処理においても、同じ作用が得られることは
言う迄もないことである。

【００２７】このように、本発明のデータ処理装置は、
下位装置に、所定のトレース割り込みフラグと、該ト
レース割り込みフラグがオンであるとき、トレース割
り込みを発生させる手段を設け、該トレース割り込み手
段により、プログラム中の各命令の実行速度を均等に遅
延させる。又は、プログラム中の各命令の実行速度を任
意の均等値だけ遅延させる。又は、前記トレース割り込
み手段によって実行されるトレース割り込み処理プログ
ラムに、命令判定文を組み込み、命令の種別に応じ
て、実行速度を変更させる。又は、前記トレース割り込
み処理プログラムに、アドレス判定文を組み込み、主
プログラムの任意のアドレスにおける命令の実行速度を
変更させるようにしたところに特徴がある。

【００２８】

【発明の効果】以上、詳細に説明したように、本発明に
よれば、下位装置側の実行速度を遅延させることで、相
対的に上位装置のアクセスタイミングを高めるという効
果を奏し、限られた環境にて、様々なタイミング試験を
行うことができ、係るＦ／Ｗ等の下位装置のプログラム
の品質向上に寄与するところが大きい。

【図面の簡単な説明】

【図１】本発明の原理構成図

【図２】本発明の一実施例を示した図（その１）

【図３】本発明の一実施例を示した図（その２）

【図４】本発明の一実施例を示した図（その３）

【図５】従来の接続互換性の試験手段を説明する図

【符号の説明】

1 上位装置 2 下位装置、
下位のデータ処理装置 20 ＭＰＵ 21 メモリ(RAM) 22 不揮発性メモリ 23 上位装置とのインタフェース部 (対上位Ｉ／Ｆ
部） 24 操作卓 200 主プログラム、主プログラム（Ｆ／Ｗ） 201,202,203 トレース割り込み処理プログラム トレース割り込みフラグ（トレースＦＬＡＧ） トレース割り込み手段 制御レジスタ領域 命令判定文 アドレス判定文 NOP,MOVE 命令

Claims (2)

【特許請求の範囲】
1. 【請求項１】上位装置と接続される下位のデータ処理装
   置であって、所定のトレース割り込みフラグと、該割り
   込みフラグが設定されたとき、トレース割り込みを発生
   させるトレース割り込み手段を設け、 該トレース割り込み手段によって実行されるトレース割
   り込み処理プログラムにより、主プログラム中の各命令
   の実行速度を変更させることを特徴とするデータ処理装
   置。
2. 【請求項２】上位装置と接続される下位のデータ処理装
   置であって、所定のトレース割り込みフラグと、該割り
   込みフラグが設定されたとき、トレース割り込みを発生
   させるトレース割り込み手段を設け、 該トレース割り込み手段によって実行されるトレース割
   り込み処理プログラムに、命令判定文を組み込んだ場合
   は、主プログラム中の命令の種別に応じて、アドレス判
   定文を組み込んだ場合は、主プログラムの任意のアドレ
   スに応じて、該命令の実行速度を変更させることを特徴
   とするデータ処理装置。