JPH06119240A

JPH06119240A - 半導体集積回路

Info

Publication number: JPH06119240A
Application number: JP4296488A
Authority: JP
Inventors: Naomiki Mitsuishi; 直幹三ツ石
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-10-08
Filing date: 1992-10-08
Publication date: 1994-04-28

Abstract

(57)【要約】【目的】本発明の目的は、アドレス空間が比較的小さ
い場合でも、十分な外部メモリ使用可能にするための技
術を提供することにある。【構成】中央処理装置１によって管理されるアドレス
空間の一部を、半導体集積回路の内部に存在する機能モ
ジュール、及び当該半導体集積回路の外部に配置される
機能モジュールのいずれに割り当てるかを示す制御ビッ
トの状態に応じてバス制御を行うバス制御回路７を設
け、アドレス空間が比較的小さく、大容量のＲＯＭ及び
ＲＡＭを内蔵した場合においても、十分な外部メモリの
使用を可能とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路、さら
にはそれにおけるアドレス制御技術に関し、例えばシン
グルチップマイクロコンピュータに適用して有効な技術
に関する。

【０００２】

【従来の技術】シングルチップマイクロコンピュータ
は、昭和５９年１１月３０日オーム社発行の「ＬＳＩハ
ンドブック」Ｐ５４０及びＰ５４１に記載されるよう
に、中央処理装置（ＣＰＵ）を中心にしてプログラム保
持用のＲＯＭ（リードオンリメモリ）、データ保持用の
ＲＡＭ（ランダムアクセスメモリ）、及びデータの入出
力を行うための入出力回路、例えば、タイマ、シリアル
コミュニケーションインタフェース（ＳＣＩ）、デュア
ルポートＲＡＭ（ＤＰＲＡＭ）、Ａ／Ｄ変換器などの機
能ブロックが、一つの半導体基板に形成されて成る。

【０００３】かかるシングルチップマイクロコンピュー
タには、ユーザの使用形態に応じて動作モードが選択で
きるようにされる。例えば、内蔵のＲＯＭ及びＲＡＭ、
入出力回路のみを使用できるシングルチップモード、上
記内蔵のＲＯＭ及びＲＡＭ、入出力回路に加えて外部ア
ドレスを使用できる拡張モードなどがある。

【０００４】このようなシングルチップマイクロコンピ
ュータについて記載された文献の例としては、（株）日
立製作所から平成元年６月に発行された「Ｈ８／３３０
ＨＤ６４７３３０８ＨＤ６４３３３０８ハードウ
ェアマニュアル」がある。

【０００５】拡張モードの場合、内蔵のＲＯＭ及びＲＡ
Ｍは、外部メモリに比較して、高速データ転送が可能で
ある。すなわち、シングルチップマイクロコンピュータ
の内部バスではデータバス幅の拡張が比較的容易である
が、外部バスはシングルチップマイクロコンピュータの
端子数、あるいはシングルチップマイクロコンピュータ
が装着されるべき基板の面積などの制約によってデータ
バス幅の拡張は困難である。具体的には外部バスが８ビ
ット幅であるのに対して内部バスは１６ビットとするこ
とができる。データバス幅の差は、一度に転送できるデ
ータ量の差となる。

【０００６】また、内部バスは外部バスに対してバスの
物理的な距離（バスの配線長、電気的容量など）の点で
高速化を実現しやすい。特に制限されないが、具体的に
は外部バスが３クロックでアクセス可能であるのに対し
て、内部バスは２クロックでアクセスされる。上記の例
では内蔵ＲＯＭ及びＲＡＭは、外部メモリに比較して、
３倍の転送速度を実現可能である。転送速度の向上はＣ
ＰＵの処理速度を向上する上で有効とされる。

【０００７】一方、内蔵ＲＯＭは、その内容を書き換え
るためにはシングルチップマイクロコンピュータ全体を
交換しなければならないが、外部メモリは、ＥＰＲＯＭ
（エレクトリカリ・プログラマブルＲＯＭ）などを使用
することにより、比較的容易に書換えが可能である。こ
のような拡張モードの特性上、ユーザのプログラムのう
ち、固定的な内容あるいは高速実行が必要な内容を内蔵
ＲＯＭに格納し、仕様流動性の高い内容を外部メモリに
格納することが考えられる。

【０００８】

【発明が解決しようとする課題】しかしながら、上記の
ように固定的な内容あるいは高速実行が必要な内容と仕
様流動性の高い内容の容量は使用者毎に異なる。特に、
アドレス空間が比較的小さく、大容量のＲＯＭ及びＲＡ
Ｍを内蔵したシングルチップマイクロコンピュータ、例
えば上記例のようにＣＰＵのアドレス空間が６４ｋバイ
トである場合においては、ＲＯＭ４８ｋバイト、ＲＡＭ
２ｋバイトなどを内蔵しようとした場合、外部に拡張で
きるメモリは１４ｋバイト以下となってしまい、これで
は十分な外部メモリを使用することができない。

【０００９】本発明の目的は、アドレス空間が比較的小
さい場合でも、十分な外部メモリ使用可能にするための
技術を提供することにある。

【００１０】本発明の別の目的は、アドレス空間が比較
的小さく、大容量のＲＯＭ及びＲＡＭを内蔵した半導体
集積回路において、十分な外部メモリを使用可能にする
ための技術を提供することにある。

【００１１】本発明の上記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１３】すなわち、複数の機能モジュールと、この
複数の機能モジュール相互を結合するためのバスと、上
記複数の機能モジュールに割当てられるアドレス空間を
管理するための中央処理装置と、この中央処理装置によ
って管理されるアドレス空間の一部を、当該半導体集積
回路の内部に存在する機能モジュール、及び当該半導体
集積回路の外部に配置される機能モジュールのいずれに
割り当てるかを示す制御ビットの状態に応じてバス制御
を行うための制御手段を含んで半導体集積回路を構成す
るものである。このとき、上記制御ビットの状態は、上
記中央処理装置によって決定されるように構成すること
ができる。また、所定端子の論理状態によって上記制御
ビットの状態を決定するように構成することができる。
さらに具体的な態様では、上記内部に存在する機能モジ
ュールを内蔵ＲＯＭとすることができる。また、別の半
導体集積回路の特定の状態と等価な状態の形成を可能と
するため、利用可能なアドレス空間の大きさが異なる複
数のモードを、制御ビットの状態に応じて当該モードを
切換えるための手段を含めることができる。

【００１４】

【作用】上記した手段によれば、上記制御手段は、上記
中央処理装置によって管理されるアドレス空間の一部
を、当該半導体集積回路の内部に存在する機能モジュー
ル、及び当該半導体集積回路の外部に配置される機能モ
ジュールのいずれに割り当てるかを示す制御ビットの状
態に応じてバス制御を行い、このことが、大容量の外部
メモリを使用する場合と、大容量の内蔵メモリを使用す
る場合との選択を可能とし、アドレス空間が比較的小さ
く、大容量のＲＯＭ及びＲＡＭを内蔵した場合において
も、十分な外部メモリの使用を可能とする。

【００１５】

【実施例】図１には、本発明の一実施例であるシングル
チップマイクロコンピュータが示される。

【００１６】図１に示されるシングルチップマイクロコ
ンピュータ１００は、特に制限されないが、公知の半導
体集積回路製造技術により、単結晶シリコンなどの一つ
の半導体基板に形成される。同図に示されるように、こ
のシングルチップマイクロコンピュータ１００は、ＣＰ
Ｕ１、ＲＯＭ２、ＲＡＭ３、タイマ４、ＳＣＩ５、入出
力ポート（Ｉ／Ｏ）６１〜６７、及び、バス制御回路７
などの各種機能ブロックを含み、それらが内部バス２５
によって相互に結合されてることによって、アドレス信
号や、データ、各種制御信号のやり取りが可能とされ
る。

【００１７】特に制限されないが、外部アドレスバスＡ
０〜Ａ１５のうち、アドレスＡ０〜Ａ７は入出力ポート
６１に結合され、アドレスＡ８〜Ａ１５は入出力ポート
６２に結合される。また、外部モジュールととの間でデ
ータのやり取りを可能とするための外部データバスＤ０
〜Ｄ７は、入出力ポート６３に結合され、各種外部バス
制御信号を伝達するための外部コントロールバス２４は
入出力ポート６４に結合される。

【００１８】バス制御回路８には、ＣＰＵ１からアドレ
ス信号、リード信号、ライト信号、サイズ信号などが供
給されるようになっており、バス制御回路８は、そのよ
うな各種信号に基づいて、いずれの機能ブロックが選択
されたかを判定し、この判定に基づいてバス制御を行
う。

【００１９】すなわち、ＣＰＵ１から出力されたアドレ
ス信号が内蔵ＲＯＭ２のアドレスであれば、バス制御回
路８は、ＲＯＭ選択信号を活性状態にし、リード又はラ
イト信号を活性状態にして、内蔵ＲＯＭ２を動作させ
る。また、このときサイズ信号によらず２クロックでリ
ード又はライトを行う。内蔵ＲＯＭ２が動作されると
き、外部バスは使用されないので、外部バス制御信号、
例えばアドレスストローブ信号ＡＳ、リードストローブ
信号ＲＤ、ライトストローブ信号ＷＲなどはすべて非活
性状態とされる。また、その場合にウェイト要求は無視
される。外部アドレスバスには、特に制限されないが、
内部アドレスバスと同様の内容が出力され、外部データ
バスは、ハイインピーダンス状態とされる。

【００２０】一方、ＣＰＵ１から出力されたアドレス信
号が外部アドレスであれば、バス制御回路８により、内
蔵機能ブロックの選択信号は全て非活性状態とされる。
外部バスは、アドレスストローブ信号ＡＳと、リードス
トローブ信号ＲＤ又はライトストローブ信号ＷＲや、そ
の他必要な外部バス制御信号を活性状態とし、外部アド
レスバスにアドレスを出力し、また、外部データバスを
介してデータの入力又は出力を可能とする。この場合、
３クロックサイクルのリード又はライトが、サイズ信号
によって、１回又は２回で行われる。この間ＣＰＵ１は
待機状態とされる。尚、外部からウエイト要求があり、
それが許可された場合には、それに対応してリード又は
ライトサイクルが４クロック以上とされ、ＣＰＵ１はさ
らに待機状態とされる。

【００２１】図２には、図１のシングルチップマイクロ
コンピュータのバスタイミング例、特に、内蔵ＲＯＭの
ワードサイズリードと外部アドレスのバイトサイズライ
トの場合の例が示される。

【００２２】ＣＰＵ１によって内蔵ＲＯＭ２がアクセス
されると、アドレスバスに内蔵ＲＯＭを選択するための
アドレスが示され、それによって内蔵ＲＯＭ選択信号が
活性状態とされる。アクセスはクロックＴ１Ｍ、Ｔ２Ｍ
の２クロックで行われる。アドレスストローブ信号Ａ
Ｓ、リードストローブ信号ＲＤ、ライトストローブ信号
ＷＲなどはすべて非活性状態とされ、また、内部リード
信号、内部サイズ信号が活性状態とされる。内部リード
信号が活性状態にされると、内蔵ＲＯＭ２からデータが
内部データバスに出力される。かかるデータはクロック
Ｔ２ＭでＣＰＵ１に読込まれる。

【００２３】ＣＰＵ１によって外部メモリがアクセスさ
れる場合、アドレスバスに当該外部モジュールのアドレ
スが示され、外部メモリ選択信号が活性状態とされる。
この場合のアクセスは、クロックＴ１、Ｔ２、Ｔ３の３
クロックで行われる。アドレスストローブ信号ＡＳ、リ
ードストローブ信号ＲＤが活性状態とされ、ライトスト
ローブ信号ＷＲは非活性状態とされる。さらに内部リー
ド信号、内部ライト信号と内部サイズ信号が活性状態と
される。バス制御信号に従って、図示されない外部メモ
リから出力されたデータが外部データバスＤ０〜Ｄ７に
与えられると、かかるデータが、入出力ポート６３を介
して内部データバスＩＤ０からＩＤ１５に伝達される。
このデータは、クロックＴ３のタイミングでＣＰＵ１に
読込まれる。

【００２４】図３には、上記シングルチップマイクロコ
ンピュータ１００のアドレスマップが示される。

【００２５】アドレスＨ’００００〜Ｈ’ＢＦＦＦは内
蔵ＲＯＭ領域であり、この領域は、アドレスＨ’０００
０〜Ｈ’３ＦＦＦの内蔵ＲＯＭ領域２１と、アドレス
Ｈ’４０００〜Ｈ’７ＦＦＦの内蔵ＲＯＭ領域２２と、
アドレスＨ’８０００〜Ｈ’ＢＦＦＦの内蔵ＲＯＭ領域
２３とに３分割されている。また、アドレスＨ’Ｃ００
０〜Ｈ’Ｆ７７Ｆは外部メモリ領域とされ、アドレス
Ｈ’Ｆ７８０〜Ｈ’ＦＦ７Ｆは内蔵ＲＡＭ領域とされ、
アドレスＨ’ＦＦ８０〜Ｈ’ＦＦＦＦはタイマや、ＳＣ
Ｉ、入出力ポート、及び、バス制御回路などの内蔵Ｉ／
Ｏである。

【００２６】バス制御回路８は、かかるアドレスマップ
に基づき、ＣＰＵ１の出力するアドレスを判定して機能
ブロック選択信号、及び外部バス制御信号などを制御
し、また、ＣＰＵ１に待機状態を指示する。

【００２７】図４には、上記バス制御回路７の構成例が
示される。

【００２８】バス制御回路７は、内部アドレス信号ＩＡ
０〜ＩＡ１５をデコードするためのアドレスデコーダ４
１と、内部データバスからのデータＩＤ０〜ＩＤ２を取
込んで、３ビットの内蔵ＲＯＭ制御ビットφＣＮＴ１〜
φＣＮＴ３を生成するためのフリップフロップ回路ＣＮ
Ｔ１〜ＣＮＴ３と、上記アドレスデコーダ４１の出力、
及びフリップフロップ回路ＣＮＴ１〜ＣＮＴ３の出力
（Ｑ）に基づいて、内蔵ＲＯＭ選択信号や、外部アドレ
ス選択信号を生成するための論理ゲートとを含む。アド
レスデコーダ４１のデコード出力とライト信号のアンド
論理がアンドゲート４２によって得られ、その論理出力
が、フリップフロップ回路ＣＮＴ１〜ＣＮＴ３のクロッ
ク端子Ｃに入力されるようになっている。かかるデコー
ド出力は内蔵ＲＯＭ制御ビットの存在するアドレスを検
出している。このクロック端子Ｃへの入力信号のタイミ
ングに同期して上記データＩＤ０〜ＩＤ２が出力端子Ｑ
が、後段の論理ゲートへ出力される。内蔵ＲＯＭ制御ビ
ットφＣＮＴ１は、２入力アンドゲート４３に入力され
るとともに、インバータ４９によって反転されてから２
入力アンドゲート４４に入力される。また、このアンド
ゲート４３，４４には、上記アドレスデコーダ４１から
の選択信号φＳＥＬ１が入力され、それらのアンド論理
出力が後段の３入力ノアゲート５２、及び４入力オアゲ
ート５３にそれぞれ伝達されるようになっている。同様
に、内蔵ＲＯＭ制御ビットφＣＮＴ２は、２入力アンド
ゲート４５に入力されるとともに、インバータ５０によ
って反転されてから２入力アンドゲート４６に入力され
る。また、このアンドゲート４５，４６には、上記アド
レスデコーダ４１からの選択信号φＳＥＬ２が入力さ
れ、それらのアンド論理出力が後段の３入力ノアゲート
５２、及び４入力オアゲート５３にそれぞれ伝達される
ようになっている。さらに、内蔵ＲＯＭ制御ビットφＣ
ＮＴ３は、２入力アンドゲート４７に入力されるととも
に、インバータ５１によって反転されてから２入力アン
ドゲート４８に入力される。また、このアンドゲート４
７，４８には、上記アドレスデコーダ４１からの選択信
号φＳＥＬ３が入力され、それらのアンド論理出力が後
段の３入力ノアゲート５２、及び４入力オアゲート５３
にそれぞれ伝達されるようになっている。特に、この４
入力オアゲート５３には、上記アドレスデコーダ４１か
らのデコード出力である選択信号φＳＥＬＥが入力され
るようになっている。φＳＥＬ１〜φＳＥＬ３は、それ
ぞれアドレスＨ’００００〜Ｈ’３ＦＦＦ，Ｈ’４００
０〜Ｈ’７ＦＦＦ，Ｈ’８０００〜Ｈ’ＢＦＦＦを検出
した信号であり、φＳＥＬＥはＨ’Ｃ０００〜Ｈ’Ｆ７
７Ｆを検出した信号である。

【００２９】上記の構成において、内蔵ＲＯＭ制御ビッ
トφＣＮＴ１〜φＣＮＴ３の状態によって、上記内蔵Ｒ
ＯＭ２１、内蔵ＲＯＭ２２、内蔵ＲＯＭ２３のそれぞれ
を、有効にするか、又は無効として外部アドレスとする
かが決定される。

【００３０】すなわち、内蔵ＲＯＭ制御ビットφＣＮＴ
３を”１”（ハイレベル）にセットした状態で、ＣＰＵ
１がアドレスＨ’８０００をリード又はライトすると、
φＳＥＬ３が活性状態となり、内蔵ＲＯＭ２の機能ブロ
ック選択信号が活性状態とされ、内蔵ＲＯＭ２３のリー
ド又はライトが可能とされる。その場合、リード又はラ
イトは２クロックで実行される。

【００３１】また、内蔵ＲＯＭ制御ビットφＣＮＴ３
を”０”（ローレベル）にセットした状態で、ＣＰＵ１
がアドレスＨ’８０００をリード又はライトすると、φ
ＳＥＬ３は活性状態になるが、内蔵ＲＯＭ２３の機能ブ
ロック選択信号が非活性状態、外部アドレス選択信号が
活性状態とされ、所定の外部バス制御信号が活性状態と
されることによって、外部アドレスバスＡ０〜Ａ１５へ
のアドレス出力、及び外部データバスＤ０〜Ｄ７のデー
タ入出力が可能とされる。３クロックのリード又はライ
トが、サイズ信号によって、１回又は２回で行われる。
また、２クロック以上の期間ＣＰＵ１が待機状態とされ
る。さらに、この状態ではウエイトも許可される。

【００３２】内蔵ＲＯＭ制御ビットφＣＮＴ１、φＣＮ
Ｔ２についても同様である。また、フリップフロップ回
路ＣＮＴ１〜ＣＮＴ３にはリセット信号が入力されるよ
うになっており、内蔵ＲＯＭ制御ビットφＣＮＴ１〜φ
ＣＮＴ３は、このリセットによって”１”にセットされ
る。

【００３３】従って、上記内蔵ＲＯＭ制御ビットφＣＮ
Ｔ１〜φＣＮＴ３の指定により、ユーザの使用状況に応
じて、リセット後にプログラムで、内蔵ＲＯＭ領域を、
０バイト、１６ｋバイト、３２ｋバイト、４８ｋバイト
から選択し、上記内蔵ＲＯＭ制御ビットφＣＮＴ１〜φ
ＣＮＴ３の少なくとも１ビットを”０”にクリアするこ
とにより、外部メモリを１６ｋバイト、３２ｋバイト、
４８ｋバイト増加させることができる。

【００３４】本実施例によれば、ユーザの使用状況に応
じて内蔵ＲＯＭと外部メモリの割合を選択できる。大容
量の内蔵ＲＯＭを内蔵しつつ、大容量の外部メモリを使
用できる。

【００３５】また、シングルチップマイクロコンピュー
タが内蔵ＲＯＭを有効とする拡張モードに加えて、内蔵
ＲＯＭの全領域を無効として外部アドレスを使用する拡
張モードを有する場合には、内蔵ＲＯＭ２１にリセット
又は割込み例外処理などのベクタを配置して、内蔵ＲＯ
Ｍ制御ビットφＣＮＴ１を削除してもよい。内蔵ＲＯＭ
２１の有効、無効は前記モードにより選択する。また、
内蔵ＲＯＭを無効として外部アドレスを使用する拡張モ
ードでは、内蔵ＲＯＭ制御ビット２、３は無効とするこ
とができる。

【００３６】図５には、図１に示されるシングルチップ
マイクロコンピュータ１００（これを「第１のシングル
チップマイクロコンピュータ１００」と称する）とは別
の第２のシングルチップマイクロコンピュータ２００の
アドレスマップが示される。アドレスＨ’００００〜
Ｈ’７ＦＦＦは内蔵ＲＯＭ領域であり、これはアドレス
Ｈ’００００〜Ｈ’３ＦＦＦの内蔵ＲＯＭ領域２１と、
アドレスＨ’４０００〜Ｈ’７ＦＦＦの内蔵ＲＯＭ領域
２２とに２分割されている。アドレスＨ’８０００〜
Ｈ’ＢＦＦＦは予約領域とされている。また、アドレス
Ｈ’Ｃ０００〜Ｈ’Ｆ７７Ｆは外部メモリ領域とされ、
アドレスＨ’Ｆ７８０〜Ｈ’ＦＦ７Ｆは内蔵ＲＡＭ領域
とされ、アドレスＨ’ＦＦ８０〜Ｈ’ＦＦＦＦは、タイ
マ、ＳＣＩ、入出力ポート、及びバス制御回路などの内
蔵Ｉ／Ｏ領域とされる。内蔵ＲＯＭの容量以外は、上記
第１のシングルチップマイクロコンピュータと同様であ
る。予約領域は、内蔵ＲＯＭ同等のリード又はライトが
行なわれ、リード時には、特に制限されないが、”１”
レベルが読出され、ライト時には、ライトデータは無効
となって第２のシングルチップマイクロコンピュータ２
００の動作に影響を与えないようにされる。

【００３７】かかる第２のシングルチップマイクロコン
ピュータ２００のバス制御回路７も、上記同様に、３ビ
ットの内蔵ＲＯＭ制御ビットφＣＮＴ１〜φＣＮＴ３を
有している。特に内蔵ＲＯＭ制御ビットφＣＮＴ３は、
上記予約領域を内蔵ＲＯＭ同等とするか、又は無効とし
てそれを外部アドレスとするかを指定する。すなわち、
内蔵ＲＯＭの容量以外は第１、第２のシングルチップマ
イクロコンピュータの機能は互いに等しく、第１のシン
グルチップマイクロコンピュータ１００の機能は、第２
のシングルチップマイクロコンピュータ２００の機能を
包含している。従って、第１のシングルチップマイクロ
コンピュータをもって、第２のシングルチップマイクロ
コンピュータの応用装置にそのまま応用可能である。

【００３８】このとき、本発明者の検討によれば、これ
ら第１、第２のシングルチップマイクロコンピュータの
双方を開発するためには、設計、試作、評価などをそれ
ぞれについて行わなければならず、第１のシングルチッ
プマイクロコンピュータ１００をもって、第２のシング
ルチップマイクロコンピュータ２００の代替とする場合
に比べて、開発費用を増大させてしまう。

【００３９】しかしながら、内蔵ＲＯＭは、その物理的
な規模が大きいために、必要以上の内蔵ＲＯＭ容量をも
つことは、製造費用を増大してしまう。これら開発費用
と製造費用の相対的な関係は第２のシングルチップマイ
クロコンピュータ２００の生産数量に依存する。第２の
シングルチップマイクロコンピュータ２００の生産数量
が大きければ、製造費用の減少量が開発費用を上回り、
第２のシングルチップマイクロコンピュータ２００を開
発することで全体的な費用を低減することができる。

【００４０】さらに、通常シングルチップマイクロコン
ピュータの内蔵ＲＯＭには、電気的に書込み可能なプロ
グラマブルＲＯＭ（ＰＲＯＭ）と、製造工程でのみ書込
みが可能なマスクＲＯＭの２種類があり、ＰＲＯＭを内
蔵したシングルチップマイクロコンピュータの生産数量
は、マスクＲＯＭを内蔵したシングルチップマイクロコ
ンピュータの生産数量に比較して小さいこと、及びＰＲ
ＯＭを内蔵したシングルチップマイクロコンピュータに
あっては上記製造費用の増加量が相対的に小さいことが
明らかにされた。すなわち、ＰＲＯＭを内蔵したシング
ルチップマイクロコンピュータは完成後に内蔵ＲＯＭに
書込みができ、プログラムの作成後直ちにシングルチッ
プマイクロコンピュータを得ることができる特性上、マ
スクＲＯＭを内蔵したシングルチップマイクロコンピュ
ータに比較して付加価値が大きい。このため、仕様流動
性の大きい応用装置あるいは応用装置の試作、量産初期
に主に使用されるため、生産数量が比較的小さく、ま
た、付加価値が大きいため製造費用の減少量が相対的に
小さいものである。従って、第１のシングルチップマイ
クロコンピュータ１００の内蔵ＲＯＭをＰＲＯＭとした
もの、マスクＲＯＭとしたもの、及び第２のシングルチ
ップマイクロコンピュータ２００の内蔵ＲＯＭをマスク
ＲＯＭとしたものの合計３種類のシングルチップマイク
ロコンピュータを開発することが全体的な費用を最小に
できるものと考えられる。

【００４１】また、第１のシングルチップマイクロコン
ピュータを、先ず開発し、これを第２のシングルチップ
マイクロコンピュータとして提供し、その後に第２のシ
ングルチップマイクロコンピュータ２００を開発して提
供することも可能である。これは、内蔵ＲＯＭがＰＲＯ
ＭであるかマスクＲＯＭであるかにはよらない。

【００４２】図６には、内蔵ＲＯＭ制御ビットφＣＮＴ
１を生成するための他の構成例が示される。

【００４３】本実施例の内蔵ＲＯＭ制御ビットは、プロ
グラムによる書込みではなく、制御端子Ｐの状態によっ
て決定される。

【００４４】同図に示される回路は、ｐチャンネル型Ｍ
ＯＳトランジスタＱ１とｎチャンネル型ＭＯＳトランジ
スタＱ２とが直列接続されて成るインバータＩＮＶ１
と、ｐチャンネル型ＭＯＳトランジスタＱ３とｎチャン
ネル型ＭＯＳトランジスタＱ４とが直列接続されて成る
インバータＩＮＶ２を有する。インバータＩＮＶ１の入
力端子は、高抵抗Ｒを介して高電位側電源Ｖｄｄに結合
されるとともに、入力保護のためのｐチャンネル型ＭＯ
ＳトランジスタＱ５、及びｎチャンネル型ＭＯＳトラン
ジスタＱ６を介して、制御端子Ｐに結合されている。イ
ンバータＩＮＶ２から出力される制御信号φＣＮＴ１が
内蔵ＲＯＭ制御ビットとして使用される。本実施例にお
いて、制御端子Ｐが、低電位側電源電圧レベル（グラン
ドレベル）とされる端子Ｌに結合されていない状態で
は、制御信号φＣＮＴ１がハイレベルにされるので、内
蔵ＲＯＭの指定された領域が許可される。そに対して、
制御端子Ｐが、ボンディングワイヤＷによって端子Ｌに
結合された場合には、上記制御信号φＣＮＴ１がローレ
ベルにされるため、内蔵ＲＯＭの指定された領域が禁止
され、外部アドレスとされる。すなわち、制御端子Ｐの
状態によって制御信号φＣＮＴ１の状態を変え、それに
よって内部アドレスと外部アドレスとを切り変えること
ができる。ここで、制御端子Ｐは、入出力ポート６１〜
６７における外部端子とは独立の専用端子とされるが、
低電位側電源電圧レベルの端子Ｌに結合させるか否かに
よって当該制御端子Ｐの論理レベルを、ハイ、ローのど
ちらかに固定すれば足りるので、それを専用の端子とし
てＬＳＩの外部に引き出す必要はない。しかしながら、
制御端子Ｐを専用の外部ピンに結合するようにすれば、
マイクロコンピュータＬＳＩの外部、特に当該ＬＳＩが
搭載されるボードの配線によって、当該端子を低電位側
電源ラインに結合するかを選択可能とされる。

【００４５】尚、図６では、制御信号φＣＮＴ１を生成
するための回路のみが示されるが、制御信号φＣＮＴ
２、制御信号φＣＮＴ３を生成するための回路も同様に
構成することができる。

【００４６】上記構成によって、φＣＮＴ３を生成すれ
ば、第１のシングルチップマイクロコンピュータをもっ
て、第２のシングルチップマイクロコンピュータの代替
とする場合に好適である。すなわち、第２のシングルチ
ップマイクロコンピュータとして機能させるには、上記
制御端子Ｐを非接続状態とてハイレベルに固定し、ま
た、第１のシングルチップマイクロコンピュータとして
機能させる場合には、上記制御端子Ｐを端子Ｌに結合さ
せることによりローレベルとすればよい。このようにハ
ードウェア的に切換える場合には、内蔵ＲＯＭ制御ビッ
トをソフトウェアで制御する必要はない。

【００４７】上記実施例によれば以下の効果を得るもの
である。

【００４８】（１）アドレス空間が比較的小さく、大容
量のＲＯＭ及びＲＡＭを内蔵したシングルチップマイク
ロコンピュータであっても、十分な外部メモリを使用す
ることが可能とされる。また、内蔵ＲＯＭ及びＲＡＭの
容量が異なる複数のシングルチップマイクロコンピュー
タの全体的な開発、製造費用を低減できる。

【００４９】（２）上記領域は、内蔵ＲＯＭ制御ビット
の内容によって内蔵ＲＯＭ又は外部アドレスとされた
め、第１の実施例においては、ＣＰＵ１のアドレス空間
を実質的に拡張することができる。例えば、第１のプロ
グラムを内蔵ＲＯＭ２２、内蔵ＲＯＭ２３の領域に記憶
し、第２のプログラムを上記領域に相当する外部アドレ
ス上のメモリに記憶し、内蔵ＲＯＭ２１に主プログラム
を記憶し、かかる主プログラムの実行によって内蔵ＲＯ
Ｍ制御ビットを制御することで、第１、第２のプログラ
ムを切換えつつ実行することができる。すなわち、かか
る領域の３２ｋバイトを二重に使用することができ、こ
のことは、ＣＰＵ１のアドレス空間を実質的に３２ｋバ
イト拡張したことに相当する。

【００５０】図７には、第３の実施例であるシングルチ
ップマイクロコンピュータのアドレスマップが示され
る。

【００５１】本実施例におけるシングルチップマイクロ
コンピュータは、１６Ｍバイトのアドレス空間を利用で
きるマキシマムモードと、６４ｋバイトのアドレス空間
を利用できるミニマムモードを有する。ミニマムモード
はアドレスの指定に要するビット長が小さいため、ベク
タアドレスあるいはスタック領域を縮小でき、メモリの
利用効率や割込み処理などの処理速度を向上できる。

【００５２】上記シングルチップマイクロコンピュータ
において、ＲＯＭを６４ｋバイト内蔵し、マキシマムモ
ードのとき、Ｈ’００００００〜Ｈ’００ＦＦＦＦに内
蔵ＲＯＭ６４ｋバイトが、また、アドレスＨ’ＦＦＦ７
８０以降にＲＡＭと内蔵Ｉ／Ｏ領域が配置される。ミニ
マムモードのとき、アドレスＨ’００００〜Ｈ’７ＦＦ
Ｆには内蔵ＲＯＭ３２ｋバイトが、アドレスＨ’Ｆ７８
０以降にＲＡＭと内蔵Ｉ／Ｏ領域が配置される。このと
き、上記同様に、Ｈ’８０００〜Ｈ’ＢＦＦＦの範囲
は、内蔵ＲＯＭ制御２３、内蔵ＲＯＭ制御ビット２４の
指定により、内蔵ＲＯＭと外部メモリの選択が可能であ
る。内蔵ＲＯＭ制御ビット２３が”１”にセットされる
と、内蔵ＲＯＭ１６ｋバイトの第１の部分（内蔵ＲＯＭ
２３）が選択される。内蔵ＲＯＭ制御ビット２４が”
１”にセットされると、内蔵ＲＯＭ１６ｋバイトの第２
の部分（内蔵ＲＯＭ２４）が選択される。内蔵ＲＯＭ制
御２３、内蔵ＲＯＭ制御ビット２４をいずれも”０”に
クリアすると、外部メモリが選択される。内蔵ＲＯＭ制
御ビットの設定のための制御は、特に制限されないが、
中央処理装置１によって行われる。このように、ミニマ
ムモードにおいて、ＣＰＵの処理速度及びメモリの利用
効率を高く維持しつつ、外部メモリを利用することがで
きる。また、本実施例の場合も、上記実施例と同様にア
ドレス空間を実質的に拡張することができる。

【００５３】尚、内蔵ＲＯＭ制御２３、内蔵ＲＯＭ制御
ビット２４は択一的に選択されなければならないから、
双方が”１”にセットされることは禁止される。

【００５４】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００５５】例えば、内蔵ＲＯＭ及びＲＡＭの容量、バ
スの構成、リード及びライト方法などについては、適宜
に変更実施が可能である。また、アドレス空間のうちで
最も容量の大きい内蔵ＲＯＭについて説明したが、内蔵
ＲＡＭあるいはその他の機能ブロックについても部分的
に外部アドレスとすることができる。

【００５６】また、内蔵ＲＯＭ制御ビットの具体的な構
成についても、上記実施例に限定されない。例えば、上
記実施例の他、ＥＰＲＯＭ素子で構成し、一回の書込み
によって、制御ビットの内容が保持されるようにするこ
とも可能である。また、内蔵ＲＯＭの他内蔵ＲＡＭを制
御可能であることは言うまでもない。さらに内蔵ＲＯＭ
及びＲＡＭを同時に制御するようにしてもよい。

【００５７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるシング
ルチップマイクロコンピュータに適用した場合について
説明したが、それに限定されるものではなく、専用プロ
セッサや各種データ処理装置、その他の半導体集積回路
に適用可能である。

【００５８】本発明は、少なくともアドレス空間制御を
行うことを条件に適用することができる。

【００５９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００６０】すなわち、中央処理装置によって管理され
るアドレス空間の一部を、半導体集積回路の内部に存在
する機能モジュール、及び当該半導体集積回路の外部に
配置される機能モジュールのいずれに割り当てるかを示
す制御ビットの状態に応じてバス制御を行うことによ
り、大容量の外部メモリを使用する場合と、大容量の内
蔵メモリを使用する場合との選択が可能とされるので、
アドレス空間が比較的小さく、大容量のＲＯＭ及びＲＡ
Ｍを内蔵した場合においても、十分な外部メモリの使用
が可能とされる。

【図面の簡単な説明】

【図１】本発明にかかるシングルチップマイクロコンピ
ュータのブロック図である。

【図２】上記シングルチップマイクロコンピュータのバ
スタイミング図である。

【図３】上記シングルチップマイクロコンピュータのア
ドレスマップ図である。

【図４】上記シングルチップマイクロコンピュータに含
まれるバス制御回路の構成ブロック図である。

【図５】本発明の第２実施例であるシングルチップマイ
クロコンピュータのアドレスマップ図である。

【図６】本発明の第２実施例におけるバス制御回路のブ
ロック図である。

【図７】本発明の第３実施例におけるアドレスマップ図
である。

【符号の説明】

１ＣＰＵ２ＲＯＭ３ＲＡＭ４タイマ５ＳＣＩ７バス制御回路２４外部コントロールバス２５内部バス４１アドレスデコーダ４２〜４８アンドゲート４９〜５１インバータ５２オアゲート５３オアゲート６１〜６７入出力ポート１００シングルチップマイクロコンピュータＡ０〜Ａ１５外部アドレスバスＣＮＴ１〜ＣＮＴ３フリップフロップ回路Ｄ０〜Ｄ７外部データバスＩＮＶ１インバータＩＮＶ２インバータＬ低電位側電源電圧レベルの端子Ｐ制御端子Ｑ１ｐチャンネル型ＭＯＳトランジスタＱ２ｎチャンネル型ＭＯＳトランジスタＱ３ｐチャンネル型ＭＯＳトランジスタＱ４ｎチャンネル型ＭＯＳトランジスタＱ５ｐチャンネル型ＭＯＳトランジスタＱ６ｎチャンネル型ＭＯＳトランジスタＷボンディングワイヤ

Claims

【特許請求の範囲】

【請求項１】複数の機能モジュールと、この複数の機
能モジュール相互を結合するためのバスと、上記複数の
機能モジュールに割当てられるアドレス空間を管理する
ための中央処理装置とを含む半導体集積回路において、
上記中央処理装置によって管理されるアドレス空間の一
部を、当該半導体集積回路の内部に存在する機能モジュ
ール、及び当該半導体集積回路の外部に配置される機能
モジュールのいずれに割り当てるかを示す制御ビットの
状態に応じてバス制御を行うための制御手段を含むこと
を特徴とする半導体集積回路。
【請求項２】上記制御ビットの状態は、上記中央処理
装置によって決定される請求項１記載の半導体集積回
路。
【請求項３】所定端子の論理状態によって上記制御ビ
ットの状態を決定するための論理回路を含む請求項１記
載の半導体集積回路。
【請求項４】上記内部に存在する機能モジュールを内
蔵ＲＯＭとした請求項１，２又は３記載の半導体集積回
路。
【請求項５】上記請求項１，２，３又は４のいずれか
に記載された半導体集積回路であって、利用可能なアド
レス空間の大きさが異なる複数のモードを有し、制御ビ
ットの状態に応じて当該モードを切換えるための手段を
含むことを特徴とする半導体集積回路。
【請求項６】一つの半導体基板に形成された請求項
１，２，３，４又は５記載の半導体集積回路。