JP2946508B2 - シングルチップマイクロコンピュータ - Google Patents
シングルチップマイクロコンピュータInfo
- Publication number
- JP2946508B2 JP2946508B2 JP63036855A JP3685588A JP2946508B2 JP 2946508 B2 JP2946508 B2 JP 2946508B2 JP 63036855 A JP63036855 A JP 63036855A JP 3685588 A JP3685588 A JP 3685588A JP 2946508 B2 JP2946508 B2 JP 2946508B2
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- output
- program counter
- signal
- rom
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、インストラクションROMを内蔵したCPUコア
方式スタンダードセルカスタムLSIに関する。
方式スタンダードセルカスタムLSIに関する。
スタンダードセル方式カスタムLSIの中でも特に、CPU
コア方式と呼ばれるカスタムLSIは、CPU、ROM、RAM、I/
Oポート、シリアルI/O、タイマ等のメーカが用意した大
規模セルを組み合わせることにより、ユーザは自分にあ
ったシングルチップマイクロコンピュータを自由に構成
できる（このようなシングルチップマイクロコンピュー
タを以下カスタムマイコンと称する）。
コア方式と呼ばれるカスタムLSIは、CPU、ROM、RAM、I/
Oポート、シリアルI/O、タイマ等のメーカが用意した大
規模セルを組み合わせることにより、ユーザは自分にあ
ったシングルチップマイクロコンピュータを自由に構成
できる（このようなシングルチップマイクロコンピュー
タを以下カスタムマイコンと称する）。
カスタムマイコンにおいては、インストラクションRO
M（以下ROMと呼ぶ）の容量もユーザの好みに応じて自由
に選ぶことができる。しかし、プログラムカウンタに関
しては、そのビット長をROM容量に応じて変更すること
はCPU内部の変更が必要となり、現実的でないため、通
常CPUの仕様に決定された最大容量のROMをアクセスでき
るビット長に設定されていた。
M（以下ROMと呼ぶ）の容量もユーザの好みに応じて自由
に選ぶことができる。しかし、プログラムカウンタに関
しては、そのビット長をROM容量に応じて変更すること
はCPU内部の変更が必要となり、現実的でないため、通
常CPUの仕様に決定された最大容量のROMをアクセスでき
るビット長に設定されていた。
上述した従来のカスタムマイコンは、ROM容量を越え
てプログラムカウンタがアクセスしてはいけない領域を
指した場合、以後の動作が保証されないという欠点があ
る。
てプログラムカウンタがアクセスしてはいけない領域を
指した場合、以後の動作が保証されないという欠点があ
る。
本発明のシングルチップマイクロコンピュータは、イ
ンストラクションメモリと、前記インストラクションメ
モリをアクセスするためのアドレス信号を出力するプロ
グラムカウンタと、前記アドレス信号を受け通常動作時
にアクセスすべきアドレス空間が第１の大きさのときは
アドレス信号をそのまま出力し、通常動作時にアクセス
すべきアドレス空間が前記第１の大きさよりも小さい第
２の大きさのときは前記アドレス信号の少なくとも最上
位ビットを“0"に固定して出力するプログラムカウンタ
出力制御回路とを備えることを特徴とする。
ンストラクションメモリと、前記インストラクションメ
モリをアクセスするためのアドレス信号を出力するプロ
グラムカウンタと、前記アドレス信号を受け通常動作時
にアクセスすべきアドレス空間が第１の大きさのときは
アドレス信号をそのまま出力し、通常動作時にアクセス
すべきアドレス空間が前記第１の大きさよりも小さい第
２の大きさのときは前記アドレス信号の少なくとも最上
位ビットを“0"に固定して出力するプログラムカウンタ
出力制御回路とを備えることを特徴とする。
したがって、内蔵するROM容量に応じたプログラムカ
ウンタの出力値の上限を、CPU内部を変更することなく
設定できる。
ウンタの出力値の上限を、CPU内部を変更することなく
設定できる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明のカスタムマイコンの一実施例のプロ
グラムカウンタ部のブロツク図である。
グラムカウンタ部のブロツク図である。
プログラムカウンタ出力制御部２はプログラムカウン
タ１の出力制御を行なう回路で、ナンドゲート31,32,
…,3nと逆相スリーステートバッファ41,42,…,4nで構成
されている。ナンドゲート31,32,…,3nは出力固定信号7
1,72,…,7nが“1"のときプログラムカウンタ１の各ビッ
トの出力信号51,52,…,5nをそのまま出力し、“0"のと
きプログラムカウンタ１の各ビットの出力信号51,52,
…,5nをその値に関係なく“0"に固定する。逆相スリー
ステートバッファ41,42,…,4nは出力制御信号８が“1"
のときナンドゲート31,32,…,3nの出力をそれぞれ信号
線61,62,…,6nに出力し、“0"のとき出力がハイインピ
ーダンス状態となる。
タ１の出力制御を行なう回路で、ナンドゲート31,32,
…,3nと逆相スリーステートバッファ41,42,…,4nで構成
されている。ナンドゲート31,32,…,3nは出力固定信号7
1,72,…,7nが“1"のときプログラムカウンタ１の各ビッ
トの出力信号51,52,…,5nをそのまま出力し、“0"のと
きプログラムカウンタ１の各ビットの出力信号51,52,
…,5nをその値に関係なく“0"に固定する。逆相スリー
ステートバッファ41,42,…,4nは出力制御信号８が“1"
のときナンドゲート31,32,…,3nの出力をそれぞれ信号
線61,62,…,6nに出力し、“0"のとき出力がハイインピ
ーダンス状態となる。
カスタムマイコンに実装したROMの容量に応じて、ROM
の存在しない領域をアクセスすることがないように、プ
ログラムカウンタ１の上位何ビットかをあらかじめ“0"
に固定する必要がある場合、該当するビットの出力固定
信号をGNDに接続しておく。今、プログラムカウンタ１
においてROM領域を越えたアドレスが発生されたとき、
すなわち、本来“1"が立ってはならない上位の何ビット
かがなんらかの理由で“1"になってしまった場合でも、
プログラムカウンタ出力制御部２で該当するビットに関
してはプログラムカウンタ１からの入力に関わりなく常
に出力は“0"となるように設定されているので、結果と
してROMアクセスを行なうためのアドレス信号はROM領域
内を指すアドレスとして出力され、ROMの存在しない領
域を指してしまうことはない。
の存在しない領域をアクセスすることがないように、プ
ログラムカウンタ１の上位何ビットかをあらかじめ“0"
に固定する必要がある場合、該当するビットの出力固定
信号をGNDに接続しておく。今、プログラムカウンタ１
においてROM領域を越えたアドレスが発生されたとき、
すなわち、本来“1"が立ってはならない上位の何ビット
かがなんらかの理由で“1"になってしまった場合でも、
プログラムカウンタ出力制御部２で該当するビットに関
してはプログラムカウンタ１からの入力に関わりなく常
に出力は“0"となるように設定されているので、結果と
してROMアクセスを行なうためのアドレス信号はROM領域
内を指すアドレスとして出力され、ROMの存在しない領
域を指してしまうことはない。
第２図は本発明のカスタムマイコンの一実施例で、プ
ログラムカウンタ出力制御部の１ビット分の回路図であ
る。
ログラムカウンタ出力制御部の１ビット分の回路図であ
る。
この例は、プログラムカウンタの出力15と出力固定信
号17と出力制御信号18を入力とするナンドゲート10と、
ナンドゲート10の出力信号と出力制御信号18を入力とす
るナンドゲート11と、ナンドゲート11の出力信号を反転
するインバータ12と、GNDと電源ＶDDの間に直列に接続
され、それぞれナンドゲート10、インバータ12の出力を
ゲート入力するＰチャネルトランジスタ13、Ｎチャネル
トランジスタ14で構成されている。
号17と出力制御信号18を入力とするナンドゲート10と、
ナンドゲート10の出力信号と出力制御信号18を入力とす
るナンドゲート11と、ナンドゲート11の出力信号を反転
するインバータ12と、GNDと電源ＶDDの間に直列に接続
され、それぞれナンドゲート10、インバータ12の出力を
ゲート入力するＰチャネルトランジスタ13、Ｎチャネル
トランジスタ14で構成されている。
出力制御信号18、出力固定信号17が共に“1"のとき、
プログラムカウンタの出力15が“1"であればＰチャネル
トランジスタ13がオン、Ｎリャネルトランジスタ14がオ
フして出力信号線16は“1"となり出力15が“0"であれば
Ｐチャネルトランジスタ13がオフ、Ｎチャネルトランジ
スタ14がオフして出力信号線16が“0"となる。出力制御
信号18が“0"のときＰチャネルトランジスタ13、Ｎチャ
ネルトランジスタ14は共にオフ状態で出力信号線16はハ
イインピーダンス状態となる。出力制御信号18が“1"で
出力固定信号17が“0"のとき、Ｎチャネルトランジスタ
14はプログラムカウンタの出力15のいかんに拘わらずオ
ンし、出力信号線16は“0"となる。
プログラムカウンタの出力15が“1"であればＰチャネル
トランジスタ13がオン、Ｎリャネルトランジスタ14がオ
フして出力信号線16は“1"となり出力15が“0"であれば
Ｐチャネルトランジスタ13がオフ、Ｎチャネルトランジ
スタ14がオフして出力信号線16が“0"となる。出力制御
信号18が“0"のときＰチャネルトランジスタ13、Ｎチャ
ネルトランジスタ14は共にオフ状態で出力信号線16はハ
イインピーダンス状態となる。出力制御信号18が“1"で
出力固定信号17が“0"のとき、Ｎチャネルトランジスタ
14はプログラムカウンタの出力15のいかんに拘わらずオ
ンし、出力信号線16は“0"となる。
以上説明したように本発明は、プログラムカウンタ出
力の特定ビットの値を固定する回路を有することによ
り、ROMの容量に応じたプログラムカウンタの実質上の
ビット幅を設定することが可能となり、ROMが存在しな
い領域へのアクセスを防止し、カウンタマイコンのプロ
グラムの暴走を防止できる効果がある。
力の特定ビットの値を固定する回路を有することによ
り、ROMの容量に応じたプログラムカウンタの実質上の
ビット幅を設定することが可能となり、ROMが存在しな
い領域へのアクセスを防止し、カウンタマイコンのプロ
グラムの暴走を防止できる効果がある。
第１図は本発明のシングルチップマイクロコンピュータ
の一実施例の要部のブロック図、第２図は本発明の他の
実施例の要部を示す回路図である。 １……プログラムカウンタ、 ２……プログラムカウンタ出力制御部、 31〜3n,10,11……ナンドゲート、 41〜4n……逆相スリーステートバッファ、 5,15……プログラムカウンタ１の出力信号 6,16……アドレス出力、 71〜7n,17……出力固定信号、 8,18……出力制御信号、 12……インバータ、 13……Ｐチャネルトランジスタ、 14……Ｎチャネルトランジスタ。
の一実施例の要部のブロック図、第２図は本発明の他の
実施例の要部を示す回路図である。 １……プログラムカウンタ、 ２……プログラムカウンタ出力制御部、 31〜3n,10,11……ナンドゲート、 41〜4n……逆相スリーステートバッファ、 5,15……プログラムカウンタ１の出力信号 6,16……アドレス出力、 71〜7n,17……出力固定信号、 8,18……出力制御信号、 12……インバータ、 13……Ｐチャネルトランジスタ、 14……Ｎチャネルトランジスタ。
フロントページの続き (56)参考文献 特開 平１−102648（ＪＰ，Ａ) 実開 昭63−151051（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 11/00 G06F 12/06
Claims (1)
- 【請求項１】インストラクションメモリと、前記インス
トラクションメモリをアクセスするためのアドレス信号
を出力するプログラムカウンタと、前記アドレス信号を
受け通常動作時にアクセスすべきアドレス空間が第１の
大きさのときはアドレス信号をそのまま出力し、通常動
作時にアクセスすべきアドレス空間が前記第１の大きさ
よりも小さい第２の大きさのときは前記アドレス信号の
少なくとも最上位ビットを“0"に固定して出力するプロ
グラムカウンタ出力制御回路とを備えることを特徴とす
るシングルチップマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63036855A JP2946508B2 (ja) | 1988-02-19 | 1988-02-19 | シングルチップマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63036855A JP2946508B2 (ja) | 1988-02-19 | 1988-02-19 | シングルチップマイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01211132A JPH01211132A (ja) | 1989-08-24 |
| JP2946508B2 true JP2946508B2 (ja) | 1999-09-06 |
Family
ID=12481398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63036855A Expired - Fee Related JP2946508B2 (ja) | 1988-02-19 | 1988-02-19 | シングルチップマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2946508B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61279946A (ja) * | 1985-06-05 | 1986-12-10 | Nec Ic Microcomput Syst Ltd | メモリアドレス制御回路 |
-
1988
- 1988-02-19 JP JP63036855A patent/JP2946508B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01211132A (ja) | 1989-08-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |