JPH0855471A - 同期型半導体記憶装置 - Google Patents
同期型半導体記憶装置Info
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- JPH0855471A JPH0855471A JP6212082A JP21208294A JPH0855471A JP H0855471 A JPH0855471 A JP H0855471A JP 6212082 A JP6212082 A JP 6212082A JP 21208294 A JP21208294 A JP 21208294A JP H0855471 A JPH0855471 A JP H0855471A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
Abstract
(57)【要約】
【目的】 複数のビット構成の同期型半導体記憶装置の
消費電力を低減すること。 【構成】 ×４ビット構成品の場合には、内部アドレス
の上位９ビットＡ1', …Ａ8', Ａ9'でメモリブロック６
０〜６３をアクセスし、下位１ビットＡ0'でＩ／Ｏ選択
回路７０〜７３を制御する。つまり、最下位ビットＡ0'
と最上位ビットＡ9'とを交換する。他方、×８ビット構
成品の場合には、内部アドレスの下位９ビットＡ0'，Ａ
1'，…，Ａ8'でメモリブロック６０〜６３をアクセスす
る。
消費電力を低減すること。 【構成】 ×４ビット構成品の場合には、内部アドレス
の上位９ビットＡ1', …Ａ8', Ａ9'でメモリブロック６
０〜６３をアクセスし、下位１ビットＡ0'でＩ／Ｏ選択
回路７０〜７３を制御する。つまり、最下位ビットＡ0'
と最上位ビットＡ9'とを交換する。他方、×８ビット構
成品の場合には、内部アドレスの下位９ビットＡ0'，Ａ
1'，…，Ａ8'でメモリブロック６０〜６３をアクセスす
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置、特に、
複数のビット構成を製造工程途中まで同一チップで製造
した同期型半導体記憶装置に関する。
複数のビット構成を製造工程途中まで同一チップで製造
した同期型半導体記憶装置に関する。
【０００２】
【従来の技術】近年、マイクロプロセッサの高速化に伴
ない、メインメモリであるダイナミックランダムアクセ
スメモリ（ＤＲＡＭ）に対して高速アクセスの要望があ
る。このような要望に対して同期型半導体記憶装置が開
発されている。すなわち、同期型半導体記憶装置におい
ては、データの読出し／書込み命令と共に外部アドレス
をラッチしてこの外部アドレスのデータの読出し／書込
みを実行し、さらに、同期クロックを受信してこの外部
アドレスを起点とする所定数の内部アドレスを発生して
この内部アドレスのデータの読出し／書込みを行うもの
である。このように、同期型ＤＲＡＭとは、クロック信
号に同期して動作するＤＲＡＭであって、読出し／書込
み命令とともにラッチされたアドレスのデータに引き続
き、内部で自動生成されたアドレスのデータが高速に連
続的に出力されもしくはデータが該アドレスに高速に連
続的に入力される（バースト動作）というものである。
ない、メインメモリであるダイナミックランダムアクセ
スメモリ（ＤＲＡＭ）に対して高速アクセスの要望があ
る。このような要望に対して同期型半導体記憶装置が開
発されている。すなわち、同期型半導体記憶装置におい
ては、データの読出し／書込み命令と共に外部アドレス
をラッチしてこの外部アドレスのデータの読出し／書込
みを実行し、さらに、同期クロックを受信してこの外部
アドレスを起点とする所定数の内部アドレスを発生して
この内部アドレスのデータの読出し／書込みを行うもの
である。このように、同期型ＤＲＡＭとは、クロック信
号に同期して動作するＤＲＡＭであって、読出し／書込
み命令とともにラッチされたアドレスのデータに引き続
き、内部で自動生成されたアドレスのデータが高速に連
続的に出力されもしくはデータが該アドレスに高速に連
続的に入力される（バースト動作）というものである。
【０００３】他方、半導体記憶装置においては、２品種
の半導体記憶装置たとえば×４ビット構成の半導体記憶
装置と×８ビット構成の半導体記憶装置とを製造工程の
途中まで同一チップ上に形成し、たとえば、配線工程も
しくはボンディング工程の前工程まで同一チップ上に形
成する。そして、配線工程もしくはボンディング工程に
おいて×４ビット構成の半導体記憶装置及び×４ビット
構成の半導体記憶装置のいずれかにモード設定して固定
する。つまり、このような２品種を設計する場合、回路
的に共通な部分を多くすることにより設計工数を大幅に
短縮して製造コストを低減できる。また、モード設定を
製造工程のできるだけ後工程で行うことにより製品の顧
客注文に迅速に応じることができる。
の半導体記憶装置たとえば×４ビット構成の半導体記憶
装置と×８ビット構成の半導体記憶装置とを製造工程の
途中まで同一チップ上に形成し、たとえば、配線工程も
しくはボンディング工程の前工程まで同一チップ上に形
成する。そして、配線工程もしくはボンディング工程に
おいて×４ビット構成の半導体記憶装置及び×４ビット
構成の半導体記憶装置のいずれかにモード設定して固定
する。つまり、このような２品種を設計する場合、回路
的に共通な部分を多くすることにより設計工数を大幅に
短縮して製造コストを低減できる。また、モード設定を
製造工程のできるだけ後工程で行うことにより製品の顧
客注文に迅速に応じることができる。
【０００４】図９は従来の同期型半導体記憶装置を示す
回路図であって、×４ビット構成、×８ビット構成を同
一チップ上に形成し、モード設定により×４ビット構
成、×８ビット構成に選択するようにしたものである。
図９において、１は制御回路であって、ラッチクロック
信号ＬＣ、同期クロック信号ＳＣ等を発生する。また、
制御回路１はフリップフロップ２を制御し、読出し状態
にあってはフリップフロップ２をセットしてＲ＝
“１”、Ｗ＝“０”とし、書込み状態にあってはフリッ
プフロップ２をリセットしてＲ＝“０”、Ｗ＝“１”と
する。
回路図であって、×４ビット構成、×８ビット構成を同
一チップ上に形成し、モード設定により×４ビット構
成、×８ビット構成に選択するようにしたものである。
図９において、１は制御回路であって、ラッチクロック
信号ＬＣ、同期クロック信号ＳＣ等を発生する。また、
制御回路１はフリップフロップ２を制御し、読出し状態
にあってはフリップフロップ２をセットしてＲ＝
“１”、Ｗ＝“０”とし、書込み状態にあってはフリッ
プフロップ２をリセットしてＲ＝“０”、Ｗ＝“１”と
する。
【０００５】３は、ラッチクロック信号ＬＣを受信して
たとえば１０ビットの外部アドレスＡ0 、Ａ1 、…、Ａ
8 、Ａ9 をラッチするラッチ回路であって、トライステ
ートバッファ３０、３１、…、３９よりなる。ラッチ回
路３にラッチされた外部アドレスはバーストカウンタ４
に供給される。
たとえば１０ビットの外部アドレスＡ0 、Ａ1 、…、Ａ
8 、Ａ9 をラッチするラッチ回路であって、トライステ
ートバッファ３０、３１、…、３９よりなる。ラッチ回
路３にラッチされた外部アドレスはバーストカウンタ４
に供給される。
【０００６】バーストカウンタ４は、各外部アドレスビ
ットＡ0、Ａ1、…、Ａ9に対応して、フリップフロップ
４１０、４１１、…、４１８、４１９、インバータ４２
０、排他的論理オア回路４２１、…、４２８、４２９、
トライステートバッファ４３０、４３１、…、４３８、
４３９、アンド回路４４８、４４９よりなり、同期クロ
ック信号ＳＣを受信毎に、外部アドレスＡ0 、Ａ1 、
…、Ａ8 、Ａ9 を起点としてカウントアップする１０ビ
ットの内部アドレスビットＡ0 ’、Ａ1 ’、…、
Ａ8 ’、Ａ9 ’を発生する。すなわち、図１０に示すご
とく、外部アドレスＡ0、Ａ1 、…、Ａ8 、Ａ9 を００
００００００００とすれば、同期クロック信号ＳＣを受
信毎に＋１カウントアップされて内部アドレスＡ0 ’、
Ａ1 ’、…、Ａ8 ’、Ａ9 を発生することになる。
ットＡ0、Ａ1、…、Ａ9に対応して、フリップフロップ
４１０、４１１、…、４１８、４１９、インバータ４２
０、排他的論理オア回路４２１、…、４２８、４２９、
トライステートバッファ４３０、４３１、…、４３８、
４３９、アンド回路４４８、４４９よりなり、同期クロ
ック信号ＳＣを受信毎に、外部アドレスＡ0 、Ａ1 、
…、Ａ8 、Ａ9 を起点としてカウントアップする１０ビ
ットの内部アドレスビットＡ0 ’、Ａ1 ’、…、
Ａ8 ’、Ａ9 ’を発生する。すなわち、図１０に示すご
とく、外部アドレスＡ0、Ａ1 、…、Ａ8 、Ａ9 を００
００００００００とすれば、同期クロック信号ＳＣを受
信毎に＋１カウントアップされて内部アドレスＡ0 ’、
Ａ1 ’、…、Ａ8 ’、Ａ9 を発生することになる。
【０００７】バーストカウンタ４によって生成された内
部アドレスＡ0 ’、Ａ1 ’、…、Ａ8’、Ａ9’は、それ
ぞれ、バッファ５０、５１、…、５８、５９に供給さ
れ、このうち、内部アドレスの最上位ビットＡ9’を除
く下位ビットＡ0’、Ａ1’、…、Ａ8’は便宣上４ブロ
ックに分割されたメモリブロック６０、６１、６２、６
３に入力される。
部アドレスＡ0 ’、Ａ1 ’、…、Ａ8’、Ａ9’は、それ
ぞれ、バッファ５０、５１、…、５８、５９に供給さ
れ、このうち、内部アドレスの最上位ビットＡ9’を除
く下位ビットＡ0’、Ａ1’、…、Ａ8’は便宣上４ブロ
ックに分割されたメモリブロック６０、６１、６２、６
３に入力される。
【０００８】各メモリブロック６０、６１、６２、６３
においては内部アドレスの下位９ビットＡ0’、Ａ1’、
…、Ａ8’をデコードし、読出し時にあっては各ブロッ
クにおいて２個のメモリセルデータが増幅されて８個の
内部データ線Ｄ0、Ｄ4、Ｄ1、Ｄ5、Ｄ2、Ｄ6、Ｄ3、Ｄ7
に読出され、他方、書込み時にあっては、内部データ線
Ｄ0、Ｄ4、Ｄ1、Ｄ5、Ｄ2、Ｄ6、Ｄ3、Ｄ7のデータが各
ブロックにおける２個のメモリセルに書込まれる。
においては内部アドレスの下位９ビットＡ0’、Ａ1’、
…、Ａ8’をデコードし、読出し時にあっては各ブロッ
クにおいて２個のメモリセルデータが増幅されて８個の
内部データ線Ｄ0、Ｄ4、Ｄ1、Ｄ5、Ｄ2、Ｄ6、Ｄ3、Ｄ7
に読出され、他方、書込み時にあっては、内部データ線
Ｄ0、Ｄ4、Ｄ1、Ｄ5、Ｄ2、Ｄ6、Ｄ3、Ｄ7のデータが各
ブロックにおける２個のメモリセルに書込まれる。
【０００９】メモリブロック６０、６１、６２、６３の
各内部データ線Ｄ0、Ｄ4、Ｄ1、Ｄ5、Ｄ2、Ｄ6、Ｄ3、
Ｄ7は外部データ線あるいはデータ入出力ピンＰ0、
Ｐ4、Ｐ0、Ｐ5、Ｐ2、Ｐ6、Ｐ3、Ｐ7に対応しており、
これらの間にはＩ／Ｏ選択回路７０、７１、７２、７３
が設けられている。すなわち、×４ビット構成の場合に
は、４ビットのデータ入出力ピンＰ0〜Ｐ3のみを有効と
する。従って、この場合、活性化されたＩ／Ｏ選択回路
７０、７１、７２、７３によって４ビットの内部データ
線Ｄ0〜Ｄ3、４ビットの内部データ線Ｄ4〜Ｄ7のいずれ
かの組を選択し、１組のデータ入出力ピンＰ0〜Ｐ3に接
続する。他方、×８ビット構成の場合には、８ビットの
データ入出力ピンＰ0〜Ｐ7を有効にする。従って、この
場合には、Ｉ／Ｏ選択回路７０、７１、７２、７３は非
活性化され、２組の内部データ線Ｄ0〜Ｄ7はデータ入出
力ピンＰ0〜Ｐ7に接続される。
各内部データ線Ｄ0、Ｄ4、Ｄ1、Ｄ5、Ｄ2、Ｄ6、Ｄ3、
Ｄ7は外部データ線あるいはデータ入出力ピンＰ0、
Ｐ4、Ｐ0、Ｐ5、Ｐ2、Ｐ6、Ｐ3、Ｐ7に対応しており、
これらの間にはＩ／Ｏ選択回路７０、７１、７２、７３
が設けられている。すなわち、×４ビット構成の場合に
は、４ビットのデータ入出力ピンＰ0〜Ｐ3のみを有効と
する。従って、この場合、活性化されたＩ／Ｏ選択回路
７０、７１、７２、７３によって４ビットの内部データ
線Ｄ0〜Ｄ3、４ビットの内部データ線Ｄ4〜Ｄ7のいずれ
かの組を選択し、１組のデータ入出力ピンＰ0〜Ｐ3に接
続する。他方、×８ビット構成の場合には、８ビットの
データ入出力ピンＰ0〜Ｐ7を有効にする。従って、この
場合には、Ｉ／Ｏ選択回路７０、７１、７２、７３は非
活性化され、２組の内部データ線Ｄ0〜Ｄ7はデータ入出
力ピンＰ0〜Ｐ7に接続される。
【００１０】Ｉ／Ｏ選択回路たとえば７０は、読出し時
（Ｒ＝”１”）に動作するトライステートバッファ７０
１Ｒ、７０２Ｒ、７０３Ｒ、これらを読出し信号Ｒによ
り制御するゲート回路７０４Ｒ、７０５Ｒ、７０６Ｒ、
及び書込み時（Ｗ＝“１”）に動作するトライステート
バッファ７０１Ｗ、７０２Ｗ、７０３Ｗ、これらを書込
み信号Ｗにより制御するゲート回路７０４Ｗ、７０５
Ｗ、７０６Ｗ、よりなる。なお、Ｉ／Ｏ選択回路７１、
７２、７３も同一構成である。
（Ｒ＝”１”）に動作するトライステートバッファ７０
１Ｒ、７０２Ｒ、７０３Ｒ、これらを読出し信号Ｒによ
り制御するゲート回路７０４Ｒ、７０５Ｒ、７０６Ｒ、
及び書込み時（Ｗ＝“１”）に動作するトライステート
バッファ７０１Ｗ、７０２Ｗ、７０３Ｗ、これらを書込
み信号Ｗにより制御するゲート回路７０４Ｗ、７０５
Ｗ、７０６Ｗ、よりなる。なお、Ｉ／Ｏ選択回路７１、
７２、７３も同一構成である。
【００１１】Ｉ／Ｏ選択回路７０、７１、７２、７３
は、フリップフロップ２の読出し信号Ｒ、書込み信号Ｗ
の外に、モード設定回路８のモード信号Ｍ及び内部アド
レスの最上位ビットＡ9'によって制御される。すなわ
ち、モード信号Ｍはゲート回路７０６Ｒ、７０６Ｗに供
給され、また、内部アドレスの最上位ビットＡ9'はオア
回路９を介してゲート回路７０４Ｒ、７０５Ｒ、７０４
Ｗ、７０５Ｗに供給されている。
は、フリップフロップ２の読出し信号Ｒ、書込み信号Ｗ
の外に、モード設定回路８のモード信号Ｍ及び内部アド
レスの最上位ビットＡ9'によって制御される。すなわ
ち、モード信号Ｍはゲート回路７０６Ｒ、７０６Ｗに供
給され、また、内部アドレスの最上位ビットＡ9'はオア
回路９を介してゲート回路７０４Ｒ、７０５Ｒ、７０４
Ｗ、７０５Ｗに供給されている。
【００１２】モード設定回路８は、×４ビット構成のと
きには、モード信号Ｍを“０”とする。この結果、Ｉ／
Ｏ選択回路７０、７１、７２、７３のゲート回路７０６
Ｒ、７０６Ｗの出力は“０”となり、トライステートバ
ッファ７０３Ｒ、７０３Ｗは非活性状態となり、内部デ
ータ線Ｄ0〜Ｄ3と内部データ線Ｄ4〜Ｄ7とのいずれかの
組を選択して特定組のデータ入出力ピンＰ0〜Ｐ3に接続
する活性状態となる。この場合、内部アドレスの最上位
ビットＡ9'はオア回路９を介してＩ／Ｏ選択回路７０、
７１、７２、７３のゲート回路７０４Ｒ、７０５Ｒ、７
０４Ｗ、７０５Ｗに供給される。この結果、Ａ9'＝
“１”であれば、トライステートバッファ７０１Ｒもし
くは７０１Ｗが活性状態となるので、内部データ線Ｄ0
〜Ｄ3とデータ入出力ピンＰ0〜Ｐ3とが接続される。他
方、Ａ9'＝“０”であれば、トライステートバッファ７
０２Ｒもしくは７０２Ｗが活性状態となるので、内部デ
ータ線Ｄ4〜Ｄ7とデータ入出力ピンＰ0〜Ｐ3とが接続さ
れる。
きには、モード信号Ｍを“０”とする。この結果、Ｉ／
Ｏ選択回路７０、７１、７２、７３のゲート回路７０６
Ｒ、７０６Ｗの出力は“０”となり、トライステートバ
ッファ７０３Ｒ、７０３Ｗは非活性状態となり、内部デ
ータ線Ｄ0〜Ｄ3と内部データ線Ｄ4〜Ｄ7とのいずれかの
組を選択して特定組のデータ入出力ピンＰ0〜Ｐ3に接続
する活性状態となる。この場合、内部アドレスの最上位
ビットＡ9'はオア回路９を介してＩ／Ｏ選択回路７０、
７１、７２、７３のゲート回路７０４Ｒ、７０５Ｒ、７
０４Ｗ、７０５Ｗに供給される。この結果、Ａ9'＝
“１”であれば、トライステートバッファ７０１Ｒもし
くは７０１Ｗが活性状態となるので、内部データ線Ｄ0
〜Ｄ3とデータ入出力ピンＰ0〜Ｐ3とが接続される。他
方、Ａ9'＝“０”であれば、トライステートバッファ７
０２Ｒもしくは７０２Ｗが活性状態となるので、内部デ
ータ線Ｄ4〜Ｄ7とデータ入出力ピンＰ0〜Ｐ3とが接続さ
れる。
【００１３】また、モード設定回路８は、×８ビット構
成のときには、モード信号Ｍを“１”とする。この結
果、内部アドレスの最上位ビットＡ9'の値に関係なく、
オア回路９の出力は“１”となり、従って、Ｉ／Ｏ選択
回路７０、７１、７２、７３のゲート回路７０４Ｒもし
くは７０４Ｗが活性状態となり、内部データ線Ｄ0〜Ｄ3
とデータ入出力ピンＰ0〜Ｐ3とが接続される。また同時
に、Ｉ／Ｏ選択回路７０、７１、７２、７３のゲート回
路７０６Ｒ、７０６Ｗの出力は“１”となり、トライス
テートバッファ７０３Ｒ、７０３Ｗは活性状態となり、
内部データ線Ｄ4〜Ｄ7とデータ入出力ピンＰ4〜Ｐ7とが
接続される。つまり、Ｉ／Ｏ選択回路７０、７１、７
２、７３は内部アドレスの最上位ビットＡ9'による選択
動作を行わない非活性状態となり、すべての内部データ
線Ｄ0〜Ｄ7とすべてのデータ入出力ピンＰ0〜Ｐ7とが接
続される。
成のときには、モード信号Ｍを“１”とする。この結
果、内部アドレスの最上位ビットＡ9'の値に関係なく、
オア回路９の出力は“１”となり、従って、Ｉ／Ｏ選択
回路７０、７１、７２、７３のゲート回路７０４Ｒもし
くは７０４Ｗが活性状態となり、内部データ線Ｄ0〜Ｄ3
とデータ入出力ピンＰ0〜Ｐ3とが接続される。また同時
に、Ｉ／Ｏ選択回路７０、７１、７２、７３のゲート回
路７０６Ｒ、７０６Ｗの出力は“１”となり、トライス
テートバッファ７０３Ｒ、７０３Ｗは活性状態となり、
内部データ線Ｄ4〜Ｄ7とデータ入出力ピンＰ4〜Ｐ7とが
接続される。つまり、Ｉ／Ｏ選択回路７０、７１、７
２、７３は内部アドレスの最上位ビットＡ9'による選択
動作を行わない非活性状態となり、すべての内部データ
線Ｄ0〜Ｄ7とすべてのデータ入出力ピンＰ0〜Ｐ7とが接
続される。
【００１４】
【発明が解決しようとする課題】しかしながら、上述の
従来の同期型半導体記憶装置においては、たとえば、×
４ビット構成の場合のメモリブロックのアクセスは同期
クロック信号ＳＣの１クロック入力毎に変化する内部ア
ドレスビット（図９では、最下位ビットＡ0'）を含む内
部アドレスを用いているので、メモリブロックにおける
デコーダ、データ増幅等における消費電力の増大を招く
という課題がある。従って、本発明の目的は、複数のビ
ット構成を製造途中まで同一チップで製造する同期型半
導体記憶装置の消費電力を低減することにある。
従来の同期型半導体記憶装置においては、たとえば、×
４ビット構成の場合のメモリブロックのアクセスは同期
クロック信号ＳＣの１クロック入力毎に変化する内部ア
ドレスビット（図９では、最下位ビットＡ0'）を含む内
部アドレスを用いているので、メモリブロックにおける
デコーダ、データ増幅等における消費電力の増大を招く
という課題がある。従って、本発明の目的は、複数のビ
ット構成を製造途中まで同一チップで製造する同期型半
導体記憶装置の消費電力を低減することにある。
【００１５】
【課題を解決するための手段】上述の課題を解決するた
めに本発明は、連続的に変化するｍ（ｍ＝２、３、…）
ビットの内部アドレスＡ0'、Ａ1'、…を発生する内部ア
ドレス発生手段と、ｎ（ｎ＜ｍ、ｎ＝１、２、…）ビッ
トのアドレスでアクセスされ、２n組の内部データ線を
有するメモリ部と、２n組のデータ入出力ピンと、第１
のモード状態においては、ｍビットの内部アドレスのｎ
ビットでメモリ部をアクセスし、ｍビットの内部アドレ
スの他の（ｍ−ｎ）ビットで２n組の内部データ線の１
組を選択して２n組のデータ入出力ピンの特定組に接続
することにより×Ｍビットメモリとに作用させ、他方、
第２のモード状態においては、ｍビットの内部アドレス
のｎビットでメモリ部をアクセスし、ｍビットの内部ア
ドレスの他の（ｍ−ｎ）ビットで前記２n組の内部デー
タ線と２n組のデータ入出力ピンとを接続することによ
り×Ｍ×２nビットメモリとに作用させモード設定手段
とを具備する同期型半導体記憶装置において、第１のモ
ード状態における内部アドレスのｎビットは変化頻度の
少ないビットであり、（ｍ−ｎ）ビットは変化頻度の多
いビットであり、第２のモード状態における内部アドレ
スのｎビットは変化頻度の多いビットである。
めに本発明は、連続的に変化するｍ（ｍ＝２、３、…）
ビットの内部アドレスＡ0'、Ａ1'、…を発生する内部ア
ドレス発生手段と、ｎ（ｎ＜ｍ、ｎ＝１、２、…）ビッ
トのアドレスでアクセスされ、２n組の内部データ線を
有するメモリ部と、２n組のデータ入出力ピンと、第１
のモード状態においては、ｍビットの内部アドレスのｎ
ビットでメモリ部をアクセスし、ｍビットの内部アドレ
スの他の（ｍ−ｎ）ビットで２n組の内部データ線の１
組を選択して２n組のデータ入出力ピンの特定組に接続
することにより×Ｍビットメモリとに作用させ、他方、
第２のモード状態においては、ｍビットの内部アドレス
のｎビットでメモリ部をアクセスし、ｍビットの内部ア
ドレスの他の（ｍ−ｎ）ビットで前記２n組の内部デー
タ線と２n組のデータ入出力ピンとを接続することによ
り×Ｍ×２nビットメモリとに作用させモード設定手段
とを具備する同期型半導体記憶装置において、第１のモ
ード状態における内部アドレスのｎビットは変化頻度の
少ないビットであり、（ｍ−ｎ）ビットは変化頻度の多
いビットであり、第２のモード状態における内部アドレ
スのｎビットは変化頻度の多いビットである。
【００１６】
【作用】上述の手段によれば、第１のモード状態におい
ては、メモリ部のアクセスに用いられるアドレスの変化
は少なり、この結果、メモリ部のデコーダ等で消費され
る電力は減少する。
ては、メモリ部のアクセスに用いられるアドレスの変化
は少なり、この結果、メモリ部のデコーダ等で消費され
る電力は減少する。
【００１７】
【実施例】図１は本発明に係る同期型半導体記憶装置の
第１の実施例を示す回路図である。図１においては、×
４バイト構成において、内部アドレスの最下位ビットＡ
0'をオア回路９を介してＩ／Ｏ選択回路７０〜７３に供
給するために、バッファ５０をオア回路９に接続し、８
ビット構成において、最上位ビットＡ9'をメモリブロッ
ク６０〜６３に供給するために、バッファ５９をトライ
ステートバッファ５９’に置換し、この出力をメモリブ
ロック６０〜６３の最下位ビット側に接続する。つま
り、×４ビット構成時には、最下位ビットＡ0'を最上位
ビットに対応させ、最上位ビットＡ9'を最下位ビットに
対応させる。他方、×８ビット構成においては、図９の
場合と同一にするために、最下位ビットＡ0'にトライス
テートバッファ５０’を設ける。
第１の実施例を示す回路図である。図１においては、×
４バイト構成において、内部アドレスの最下位ビットＡ
0'をオア回路９を介してＩ／Ｏ選択回路７０〜７３に供
給するために、バッファ５０をオア回路９に接続し、８
ビット構成において、最上位ビットＡ9'をメモリブロッ
ク６０〜６３に供給するために、バッファ５９をトライ
ステートバッファ５９’に置換し、この出力をメモリブ
ロック６０〜６３の最下位ビット側に接続する。つま
り、×４ビット構成時には、最下位ビットＡ0'を最上位
ビットに対応させ、最上位ビットＡ9'を最下位ビットに
対応させる。他方、×８ビット構成においては、図９の
場合と同一にするために、最下位ビットＡ0'にトライス
テートバッファ５０’を設ける。
【００１８】図１においても、モード設定回路８は、×
４ビット構成のときには、モード信号Ｍを”０”とす
る。この結果、トライステートバッファ５０’は非活性
状態となり、トライステートバッファ５９’は活性状態
となる。従って、メモリブロック６０〜６３には最下位
ビットＡ0'の代りに、最上位ビットＡ9’が印加され、
メモリブロック６０〜６３は内部アドレスビット
Ａ9’、Ａ1’、…、Ａ8'の９ビットによりアクセスされ
る。この９ビットの場合、図１０に示すように、同期ク
ロック信号ＳＣの２クロック分毎にしかアドレスは変化
せず、従って、メモリブロック６０〜６３におけるデコ
ーダ、データ増幅等に消費される電力は減少する。
４ビット構成のときには、モード信号Ｍを”０”とす
る。この結果、トライステートバッファ５０’は非活性
状態となり、トライステートバッファ５９’は活性状態
となる。従って、メモリブロック６０〜６３には最下位
ビットＡ0'の代りに、最上位ビットＡ9’が印加され、
メモリブロック６０〜６３は内部アドレスビット
Ａ9’、Ａ1’、…、Ａ8'の９ビットによりアクセスされ
る。この９ビットの場合、図１０に示すように、同期ク
ロック信号ＳＣの２クロック分毎にしかアドレスは変化
せず、従って、メモリブロック６０〜６３におけるデコ
ーダ、データ増幅等に消費される電力は減少する。
【００１９】また、同時に、Ｉ／Ｏ選択回路７０、７
１、７２、７３のゲート回路７０６Ｒ、７０６Ｗの出力
は”０”となり、トライステートバッファ７０３Ｒ、７
０３Ｗは非活性状態となり、内部データ線Ｄ0〜Ｄ3と内
部データ線Ｄ4〜Ｄ7とのいずれかの組を選択して特定組
のデータ入出力ピンＰ0〜Ｐ3に接続する活性状態とな
る。この場合、内部アドレスの最下位ビットＡ0’がオ
ア回路９を介してＩ／Ｏ選択回路７０、７１、７２、７
３のゲート回路７０４Ｒ、７０５Ｒ、７０４Ｗ、７０５
Ｗに供給される。この結果、Ａ0'＝“１”であれば、ト
ライステートバッファ７０１Ｒもしくは７０１Ｗが活性
状態となるので、内部データ線Ｄ0〜Ｄ3とデータ入出力
ピンＰ0〜Ｐ3とが接続されることになる。他方、Ａ0'＝
“０”であれば、トライステートバッファ７０２Ｒもし
くは７０２Ｗが活性状態となるので、内部データ線Ｄ4
〜Ｄ7とデータ入出力ピンＰ0〜Ｐ3とが接続されること
になる。
１、７２、７３のゲート回路７０６Ｒ、７０６Ｗの出力
は”０”となり、トライステートバッファ７０３Ｒ、７
０３Ｗは非活性状態となり、内部データ線Ｄ0〜Ｄ3と内
部データ線Ｄ4〜Ｄ7とのいずれかの組を選択して特定組
のデータ入出力ピンＰ0〜Ｐ3に接続する活性状態とな
る。この場合、内部アドレスの最下位ビットＡ0’がオ
ア回路９を介してＩ／Ｏ選択回路７０、７１、７２、７
３のゲート回路７０４Ｒ、７０５Ｒ、７０４Ｗ、７０５
Ｗに供給される。この結果、Ａ0'＝“１”であれば、ト
ライステートバッファ７０１Ｒもしくは７０１Ｗが活性
状態となるので、内部データ線Ｄ0〜Ｄ3とデータ入出力
ピンＰ0〜Ｐ3とが接続されることになる。他方、Ａ0'＝
“０”であれば、トライステートバッファ７０２Ｒもし
くは７０２Ｗが活性状態となるので、内部データ線Ｄ4
〜Ｄ7とデータ入出力ピンＰ0〜Ｐ3とが接続されること
になる。
【００２０】また、図１において、モード設定回路８
は、×８ビット構成のときには、モード信号Ｍを“１”
とする。この結果、トライステートバッファ５０’は活
性状態となり、トライステートバッファ５９’は非活性
状態となる。従って、メモリブロック６０〜６３は、図
９の場合と同様に、内部アドレスの下位ビットＡ0'、Ａ
1'…、Ａ8'の９ビットによりアクセスされる。
は、×８ビット構成のときには、モード信号Ｍを“１”
とする。この結果、トライステートバッファ５０’は活
性状態となり、トライステートバッファ５９’は非活性
状態となる。従って、メモリブロック６０〜６３は、図
９の場合と同様に、内部アドレスの下位ビットＡ0'、Ａ
1'…、Ａ8'の９ビットによりアクセスされる。
【００２１】また、同時に、内部アドレスの最下位ビッ
トＡ0'の値に関係なく、オア回路９の出力は”１”とな
り、従って、Ｉ／Ｏ選択回路７０、７１、７２、７３の
ゲート回路７０４Ｒの出力もしくは７０４Ｗの出力によ
りトライステートバッファ７０１Ｒもしくは７０１Ｗが
活性状態となり、内部データ線Ｄ0〜Ｄ3とデータ入出力
ピンＰ0〜Ｐ3とが接続される。また同時に、Ｉ／Ｏ選択
回路７０、７１、７２、７３のゲート回路７０６Ｒもし
くは７０６Ｗの出力は“１”となり、この結果、トライ
ステートバッファ７０３Ｒもしくは７０３Ｗはオン状態
となり、内部データ線Ｄ4〜Ｄ7とデータ入出力ピンＰ4
〜Ｐ7とが接続される。つまり、Ｉ／Ｏ選択回路７０、
７１、７２、７３は内部アドレスの最下位ビットＡ0’
による選択動作を行わない非活性状態となり、すべての
内部データ線Ｄ0〜Ｄ7とすべてのデータ入出力ピンＰ0
〜Ｐ7とが接続されることになる。
トＡ0'の値に関係なく、オア回路９の出力は”１”とな
り、従って、Ｉ／Ｏ選択回路７０、７１、７２、７３の
ゲート回路７０４Ｒの出力もしくは７０４Ｗの出力によ
りトライステートバッファ７０１Ｒもしくは７０１Ｗが
活性状態となり、内部データ線Ｄ0〜Ｄ3とデータ入出力
ピンＰ0〜Ｐ3とが接続される。また同時に、Ｉ／Ｏ選択
回路７０、７１、７２、７３のゲート回路７０６Ｒもし
くは７０６Ｗの出力は“１”となり、この結果、トライ
ステートバッファ７０３Ｒもしくは７０３Ｗはオン状態
となり、内部データ線Ｄ4〜Ｄ7とデータ入出力ピンＰ4
〜Ｐ7とが接続される。つまり、Ｉ／Ｏ選択回路７０、
７１、７２、７３は内部アドレスの最下位ビットＡ0’
による選択動作を行わない非活性状態となり、すべての
内部データ線Ｄ0〜Ｄ7とすべてのデータ入出力ピンＰ0
〜Ｐ7とが接続されることになる。
【００２２】このように第１の実施例によれば、×４ビ
ット構成においては、内部アドレス最下位ビットＡ0'と
最上位ビットＡ9'とを交換し、つまり、変化の早い最下
位ビットＡ0'はＩ／Ｏ選択回路７０〜７３の制御に用
い、変化の遅い最上位ビットＡ9'をメモリブロック６０
〜６３のアクセスに用いることにより、メモリブロック
６０〜６３デコーダ、データ増幅等に用いられる電力を
低減できる。
ット構成においては、内部アドレス最下位ビットＡ0'と
最上位ビットＡ9'とを交換し、つまり、変化の早い最下
位ビットＡ0'はＩ／Ｏ選択回路７０〜７３の制御に用
い、変化の遅い最上位ビットＡ9'をメモリブロック６０
〜６３のアクセスに用いることにより、メモリブロック
６０〜６３デコーダ、データ増幅等に用いられる電力を
低減できる。
【００２３】図２は図１の変更例を示す回路図である。
図１のＩ／Ｏ選択回路７０、７１、７２、７３のゲート
回路７０４Ｒ、７０５Ｒ、７０６Ｒ、７０４Ｗ、７０５
Ｗ、７０６Ｗを各Ｉ／Ｏ選択回路７０、７１、７２、７
３に共通とする。これによりゲート回路７０４Ｒ、７０
５Ｒ、７０６Ｒ、７０４Ｗ、７０５Ｗ、７０６Ｗの数を
減少させることができる。この場合、ゲート回路７０４
Ｒ、７０５Ｒ、７０６Ｒ、７０４Ｗ、７０５Ｗ、７０６
Ｗ及びオア回路９はＩ／Ｏ制御回路１０を構成する。
図１のＩ／Ｏ選択回路７０、７１、７２、７３のゲート
回路７０４Ｒ、７０５Ｒ、７０６Ｒ、７０４Ｗ、７０５
Ｗ、７０６Ｗを各Ｉ／Ｏ選択回路７０、７１、７２、７
３に共通とする。これによりゲート回路７０４Ｒ、７０
５Ｒ、７０６Ｒ、７０４Ｗ、７０５Ｗ、７０６Ｗの数を
減少させることができる。この場合、ゲート回路７０４
Ｒ、７０５Ｒ、７０６Ｒ、７０４Ｗ、７０５Ｗ、７０６
Ｗ及びオア回路９はＩ／Ｏ制御回路１０を構成する。
【００２４】図３は本発明に係る同期型半導体記憶装置
の第２の実施例を示す回路図であって、×４ビット構
成、×１６ビット構成を同一チップ上に形成し、モード
設定により×４ビット構成、１６ビット構成に選択する
ようにしたものである。この場合、メモリブロック６
０'、６１'、６２'、６３' は内部データ線Ｄ0、Ｄ4、
Ｄ8、Ｄ12、Ｄ1、Ｄ5、Ｄ9、Ｄ13、Ｄ2、Ｄ6、Ｄ10、Ｄ
14、Ｄ3、Ｄ7、Ｄ11、Ｄ15、を有し、４組の内部データ
線Ｄ0〜Ｄ3、Ｄ4〜Ｄ7、Ｄ8〜Ｄ11、Ｄ12〜Ｄ15を形成
する。同様に、データ入出力ピンＰ0、Ｐ4、Ｐ8、
Ｐ12、Ｐ1、Ｐ5、Ｐ9、Ｐ13、Ｐ2、Ｐ6、Ｐ10、Ｐ14、
Ｐ3、Ｐ7、Ｐ11、Ｐ15を有し、４組のデータ入出力ピン
Ｐ0〜Ｐ3、Ｐ4〜Ｐ7、Ｐ8〜Ｐ11、Ｐ12〜Ｐ15を形成す
る。つまり、×４ビット構成をとる場合には、４組の内
部データ線Ｄ0〜Ｄ3、Ｄ4〜Ｄ7、Ｄ8〜Ｄ11、Ｄ12〜Ｄ
15から１組を選択して特定組のデータ入出力ピンＰ0〜
Ｐ3に接続するのに対し、×１６ビット構成をとる場合
には、すべての内部データ線Ｄ0〜Ｄ15をデータ入出力
ピンＰ0〜Ｐ15に接続する。これらの接続はＩ／Ｏ選択
回路７０'〜７３' によって行われ、Ｉ／Ｏ選択回路７
０'〜７３'はＩ／Ｏ制御回路１０’によって制御され
る。
の第２の実施例を示す回路図であって、×４ビット構
成、×１６ビット構成を同一チップ上に形成し、モード
設定により×４ビット構成、１６ビット構成に選択する
ようにしたものである。この場合、メモリブロック６
０'、６１'、６２'、６３' は内部データ線Ｄ0、Ｄ4、
Ｄ8、Ｄ12、Ｄ1、Ｄ5、Ｄ9、Ｄ13、Ｄ2、Ｄ6、Ｄ10、Ｄ
14、Ｄ3、Ｄ7、Ｄ11、Ｄ15、を有し、４組の内部データ
線Ｄ0〜Ｄ3、Ｄ4〜Ｄ7、Ｄ8〜Ｄ11、Ｄ12〜Ｄ15を形成
する。同様に、データ入出力ピンＰ0、Ｐ4、Ｐ8、
Ｐ12、Ｐ1、Ｐ5、Ｐ9、Ｐ13、Ｐ2、Ｐ6、Ｐ10、Ｐ14、
Ｐ3、Ｐ7、Ｐ11、Ｐ15を有し、４組のデータ入出力ピン
Ｐ0〜Ｐ3、Ｐ4〜Ｐ7、Ｐ8〜Ｐ11、Ｐ12〜Ｐ15を形成す
る。つまり、×４ビット構成をとる場合には、４組の内
部データ線Ｄ0〜Ｄ3、Ｄ4〜Ｄ7、Ｄ8〜Ｄ11、Ｄ12〜Ｄ
15から１組を選択して特定組のデータ入出力ピンＰ0〜
Ｐ3に接続するのに対し、×１６ビット構成をとる場合
には、すべての内部データ線Ｄ0〜Ｄ15をデータ入出力
ピンＰ0〜Ｐ15に接続する。これらの接続はＩ／Ｏ選択
回路７０'〜７３' によって行われ、Ｉ／Ｏ選択回路７
０'〜７３'はＩ／Ｏ制御回路１０’によって制御され
る。
【００２５】図３においては、×４バイト構成におい
て、内部アドレスの下位ビットＡ0'、Ａ1'をＩ／Ｏ制御
回路１０に供給するために、バッファ５０、５１をＩ／
Ｏ制御回路１０に接続し、×１６ビット構成において、
上位ビットＡ8'、Ａ9'をメモリブロック６０'〜６３'
に供給するために、バッファ５８、５９をトライステー
トバッファ５８'、５９'に置換し、この出力をメモリブ
ロック６０'〜６３'の下位ビット側に接続する。つま
り、×４ビット構成時には、下位ビットＡ0'、Ａ1'を上
位ビットに対応させ、上位ビットＡ8'、Ａ9'を下位ビッ
トに対応させる。。他方、×１６ビット構成において
は、図９の場合と同様にするために、下位ビットＡ0'、
Ａ1'にトライステートバッファ５０'、５１'を設ける。
て、内部アドレスの下位ビットＡ0'、Ａ1'をＩ／Ｏ制御
回路１０に供給するために、バッファ５０、５１をＩ／
Ｏ制御回路１０に接続し、×１６ビット構成において、
上位ビットＡ8'、Ａ9'をメモリブロック６０'〜６３'
に供給するために、バッファ５８、５９をトライステー
トバッファ５８'、５９'に置換し、この出力をメモリブ
ロック６０'〜６３'の下位ビット側に接続する。つま
り、×４ビット構成時には、下位ビットＡ0'、Ａ1'を上
位ビットに対応させ、上位ビットＡ8'、Ａ9'を下位ビッ
トに対応させる。。他方、×１６ビット構成において
は、図９の場合と同様にするために、下位ビットＡ0'、
Ａ1'にトライステートバッファ５０'、５１'を設ける。
【００２６】図４に図３のＩ／Ｏ選択回路７０’及びＩ
／Ｏ制御回路１０’の詳細な回路図である。すなわち、
Ｉ／Ｏ選択回路７０’は読出し時（Ｒ＝"1")に動作する
トライステートバッファ７０１Ｒ〜７０３Ｒ、７０７Ｒ
〜７１０Ｒ、及び書込み時（Ｗ＝"1")に動作するトライ
ステートバッファ７０１Ｗ〜７０３Ｗ、７０７Ｗ〜７１
０Ｗよりなる。また、Ｉ／Ｏ制御回路１０’は、内部ア
ドレスの下位ビットＡ0'、Ａ1'をデコードするゲート回
路１００１〜１００４、モード信号Ｍによって制御され
るゲート回路１００５〜１００８、読出し信号Ｒによっ
て制御されるゲート回路１００９〜１０１２、書込み信
号Ｗによって制御されるゲート回路１０１３〜１０１６
よりなる。
／Ｏ制御回路１０’の詳細な回路図である。すなわち、
Ｉ／Ｏ選択回路７０’は読出し時（Ｒ＝"1")に動作する
トライステートバッファ７０１Ｒ〜７０３Ｒ、７０７Ｒ
〜７１０Ｒ、及び書込み時（Ｗ＝"1")に動作するトライ
ステートバッファ７０１Ｗ〜７０３Ｗ、７０７Ｗ〜７１
０Ｗよりなる。また、Ｉ／Ｏ制御回路１０’は、内部ア
ドレスの下位ビットＡ0'、Ａ1'をデコードするゲート回
路１００１〜１００４、モード信号Ｍによって制御され
るゲート回路１００５〜１００８、読出し信号Ｒによっ
て制御されるゲート回路１００９〜１０１２、書込み信
号Ｗによって制御されるゲート回路１０１３〜１０１６
よりなる。
【００２７】図３、図４においても、モード設定回路８
は、×４ビット構成のときには、モード信号Ｍを“０”
とする。この結果、トライステートバッファ５０' 、５
１'は非活性状態となり、トライステートバッファ５８'
、５９' は活性状態となる。従って、メモリブロック
６０〜６３には下位ビットＡ0'、Ａ1'の代わりに、上位
ビットＡ8'、Ａ9'が印加され、メモリブロック６０’、
６３’は内部アドレスビットＡ8'、Ａ9'、…、の８ビッ
トによりアクセスされる。この８ビットの場合、図１０
に示すように、同期クロック信号ＳＣの４クロック分毎
にしかアドレスは変化せず、従って、メモリブロック６
０'〜６３'におけるデコーダ、データ増幅等に消費され
る電力は減少する。
は、×４ビット構成のときには、モード信号Ｍを“０”
とする。この結果、トライステートバッファ５０' 、５
１'は非活性状態となり、トライステートバッファ５８'
、５９' は活性状態となる。従って、メモリブロック
６０〜６３には下位ビットＡ0'、Ａ1'の代わりに、上位
ビットＡ8'、Ａ9'が印加され、メモリブロック６０’、
６３’は内部アドレスビットＡ8'、Ａ9'、…、の８ビッ
トによりアクセスされる。この８ビットの場合、図１０
に示すように、同期クロック信号ＳＣの４クロック分毎
にしかアドレスは変化せず、従って、メモリブロック６
０'〜６３'におけるデコーダ、データ増幅等に消費され
る電力は減少する。
【００２８】また、同時に、Ｉ／Ｏ制御回路１０' のゲ
ート回路７０６Ｒ、７０６Ｗの出力は“０”となり、ト
ライステートバッファ７０３Ｒ、７０８Ｒ、７１０Ｒ、
７０３Ｗ、７０８Ｗ、７１０Ｗは非活性状態となり、内
部データ線Ｄ0〜Ｄ3、内部データ線Ｄ4〜Ｄ7、内部デー
タ線Ｄ8〜Ｄ11、内部データ線Ｄ12〜Ｄ15のいずれかの
組を選択して特定のデータ入出力ピンＰ0〜Ｐ3に接続す
る活性状態となる。他方、内部アドレスの下位ビットＡ
0'、Ａ1'がＩ／Ｏ制御回路１０’のデコーダのゲート回
路１００１〜１００４に供給される。この結果、Ａ0'＝
“１”、Ａ1'＝“１”であれば、ゲート回路１００１の
出力が“１”となる。この場合、Ｍ＝“０”であるの
で、ゲート回路１００１〜１００４のいずれのデコード
出力もゲート回路１００５〜１００８を通過可能であ
る。従って、ゲート回路１００１の出力はゲート回路１
００５を通過してゲート回路１００９、１０１３に供給
される。従って、Ｒ＝“１”もしくはＷ＝“１”に応じ
てトライステートバッファ７０１Ｒもしくは７０１Ｗが
活性状態となるので、内部データ線Ｄ0〜Ｄ3とデータ入
出力ピンＰ0〜Ｐ3とが接続されることになる。
ート回路７０６Ｒ、７０６Ｗの出力は“０”となり、ト
ライステートバッファ７０３Ｒ、７０８Ｒ、７１０Ｒ、
７０３Ｗ、７０８Ｗ、７１０Ｗは非活性状態となり、内
部データ線Ｄ0〜Ｄ3、内部データ線Ｄ4〜Ｄ7、内部デー
タ線Ｄ8〜Ｄ11、内部データ線Ｄ12〜Ｄ15のいずれかの
組を選択して特定のデータ入出力ピンＰ0〜Ｐ3に接続す
る活性状態となる。他方、内部アドレスの下位ビットＡ
0'、Ａ1'がＩ／Ｏ制御回路１０’のデコーダのゲート回
路１００１〜１００４に供給される。この結果、Ａ0'＝
“１”、Ａ1'＝“１”であれば、ゲート回路１００１の
出力が“１”となる。この場合、Ｍ＝“０”であるの
で、ゲート回路１００１〜１００４のいずれのデコード
出力もゲート回路１００５〜１００８を通過可能であ
る。従って、ゲート回路１００１の出力はゲート回路１
００５を通過してゲート回路１００９、１０１３に供給
される。従って、Ｒ＝“１”もしくはＷ＝“１”に応じ
てトライステートバッファ７０１Ｒもしくは７０１Ｗが
活性状態となるので、内部データ線Ｄ0〜Ｄ3とデータ入
出力ピンＰ0〜Ｐ3とが接続されることになる。
【００２９】同様に、Ａ0'＝“０”、Ａ1'＝“１”であ
れば、ゲート回路１００２の出力が“１”となる。従っ
て、ゲート回路１００２の出力はゲート回路１００６を
通過してゲート回路１０１０、１０１４に供給される。
従って、Ｒ＝“１”もしくはＷ＝“１”に応じてトライ
ステートバッファ７０２Ｒもしくは７０２Ｗが活性状態
となるので、内部データ線Ｄ4〜Ｄ7とデータ入出力ピン
Ｐ0〜Ｐ3とが接続されることになる。
れば、ゲート回路１００２の出力が“１”となる。従っ
て、ゲート回路１００２の出力はゲート回路１００６を
通過してゲート回路１０１０、１０１４に供給される。
従って、Ｒ＝“１”もしくはＷ＝“１”に応じてトライ
ステートバッファ７０２Ｒもしくは７０２Ｗが活性状態
となるので、内部データ線Ｄ4〜Ｄ7とデータ入出力ピン
Ｐ0〜Ｐ3とが接続されることになる。
【００３０】また、Ａ0'＝“１”、Ａ1'＝“０”であれ
ば、ゲート回路１００３の出力が“１”となる。従っ
て、ゲート回路１００３の出力はゲート回路１００７を
通過してゲート回路１０１１、１０１５に供給される。
従って、Ｒ＝“１”もしくはＷ＝“１”に応じてトライ
ステートバッファ７０７Ｒもしくは７０７Ｗが活性状態
となるので、内部データ線Ｄ8〜Ｄ11とデータ入出力ピ
ンＰ0〜Ｐ3とが接続されることになる。
ば、ゲート回路１００３の出力が“１”となる。従っ
て、ゲート回路１００３の出力はゲート回路１００７を
通過してゲート回路１０１１、１０１５に供給される。
従って、Ｒ＝“１”もしくはＷ＝“１”に応じてトライ
ステートバッファ７０７Ｒもしくは７０７Ｗが活性状態
となるので、内部データ線Ｄ8〜Ｄ11とデータ入出力ピ
ンＰ0〜Ｐ3とが接続されることになる。
【００３１】さらに、Ａ0'＝“０”、Ａ1'＝“０”であ
れば、ゲート回路１００４の出力が“１”となる。従っ
て、ゲート回路１００４の出力はゲート回路１００８を
通過してゲート回路１０１２、１０１６に供給される。
従って、Ｒ＝“１”もしくはＷ＝“１”に応じてトライ
ステートバッファ７０９Ｒもしくは７０９Ｗが活性状態
となるので、内部データ線Ｄ12〜Ｄ15とデータ入出力ピ
ンＰ0〜Ｐ3とが接続されることになる。
れば、ゲート回路１００４の出力が“１”となる。従っ
て、ゲート回路１００４の出力はゲート回路１００８を
通過してゲート回路１０１２、１０１６に供給される。
従って、Ｒ＝“１”もしくはＷ＝“１”に応じてトライ
ステートバッファ７０９Ｒもしくは７０９Ｗが活性状態
となるので、内部データ線Ｄ12〜Ｄ15とデータ入出力ピ
ンＰ0〜Ｐ3とが接続されることになる。
【００３２】また、図３、図４において、モード設定回
路８は、×１６ビット構成のときには、モード信号Ｍを
“１”とする。この結果、トライステートバッファ５
０' 、５１' は活性状態となり、トライステートバッフ
ァ５８' 、５９' は非活性状態となる。従って、メモリ
ブロック６０' 、６３' は図９の場合と同様に、内部ア
ドレスの下位ビットＡ0'、Ａ1'…の８ビットによりアク
セスされる。
路８は、×１６ビット構成のときには、モード信号Ｍを
“１”とする。この結果、トライステートバッファ５
０' 、５１' は活性状態となり、トライステートバッフ
ァ５８' 、５９' は非活性状態となる。従って、メモリ
ブロック６０' 、６３' は図９の場合と同様に、内部ア
ドレスの下位ビットＡ0'、Ａ1'…の８ビットによりアク
セスされる。
【００３３】また、同時に、内部アドレスの下位ビット
Ａ0'、Ａ1'の値に関係なく、ゲート回路１００５の出力
は“１”となり、ゲート回路１００６〜１００８の出力
は“０”となる。従って、ゲート回路１００９の出力も
しくは１０１３の出力によりトライステートバッファ７
０１Ｒもしくは７０１Ｗが活性状態となり、内部データ
線Ｄ0〜Ｄ3とデータ入出力ピンＰ0〜Ｐ3とが接続され
る．また同時に、Ｉ／Ｏ制御回路１０’のゲート回路７
０６Ｒもしくは７０６Ｗの出力は“１”となり、この結
果、トライステートバッファ７０３Ｒ、７０８Ｒ、７１
０Ｒもしくは７０３Ｗ、７０８Ｗ、７１０Ｗはオン状態
となり、内部データ線Ｄ4〜Ｄ7とデータ入出力ピンＰ4
〜Ｐ7とが接続され、内部データ線Ｄ8〜Ｄ11とデータ入
出力ピンＰ8〜Ｐ11とが接続され、内部データ線Ｄ8〜Ｄ
11とデータ入出力ピンＰ8〜Ｐ11とが接続される。つま
り、Ｉ／Ｏ選択回路７０’、７１’、７２’、７３’は
内部アドレスの下位ビットＡ0'、Ａ1'による選択動作を
行わない非活性状態となり、すべての内部データ線
Ｄ0、Ｄ15とすべてのデータ入出力ピンＰ0、Ｐ15とが接
続されることになる。
Ａ0'、Ａ1'の値に関係なく、ゲート回路１００５の出力
は“１”となり、ゲート回路１００６〜１００８の出力
は“０”となる。従って、ゲート回路１００９の出力も
しくは１０１３の出力によりトライステートバッファ７
０１Ｒもしくは７０１Ｗが活性状態となり、内部データ
線Ｄ0〜Ｄ3とデータ入出力ピンＰ0〜Ｐ3とが接続され
る．また同時に、Ｉ／Ｏ制御回路１０’のゲート回路７
０６Ｒもしくは７０６Ｗの出力は“１”となり、この結
果、トライステートバッファ７０３Ｒ、７０８Ｒ、７１
０Ｒもしくは７０３Ｗ、７０８Ｗ、７１０Ｗはオン状態
となり、内部データ線Ｄ4〜Ｄ7とデータ入出力ピンＰ4
〜Ｐ7とが接続され、内部データ線Ｄ8〜Ｄ11とデータ入
出力ピンＰ8〜Ｐ11とが接続され、内部データ線Ｄ8〜Ｄ
11とデータ入出力ピンＰ8〜Ｐ11とが接続される。つま
り、Ｉ／Ｏ選択回路７０’、７１’、７２’、７３’は
内部アドレスの下位ビットＡ0'、Ａ1'による選択動作を
行わない非活性状態となり、すべての内部データ線
Ｄ0、Ｄ15とすべてのデータ入出力ピンＰ0、Ｐ15とが接
続されることになる。
【００３４】このように第２の実施例によれば、×４ビ
ット構成においては、内部アドレス下位ビットＡ0'、Ａ
1'上位ビットＡ8'、Ａ9'とを交換し、つまり、変化の早
い下位ビットＡ0'、Ａ1'はＩ／Ｏ選択回路７０’〜７
３’の制御に用い、変化の遅い上位ビットＡ8'、Ａ9'を
メモリブロック６０'〜６３’のアクセスに用いること
により、メモリブロック６０'〜６３’デコーダ、デー
タ増幅等に用いられる電力を低減できる。
ット構成においては、内部アドレス下位ビットＡ0'、Ａ
1'上位ビットＡ8'、Ａ9'とを交換し、つまり、変化の早
い下位ビットＡ0'、Ａ1'はＩ／Ｏ選択回路７０’〜７
３’の制御に用い、変化の遅い上位ビットＡ8'、Ａ9'を
メモリブロック６０'〜６３’のアクセスに用いること
により、メモリブロック６０'〜６３’デコーダ、デー
タ増幅等に用いられる電力を低減できる。
【００３５】図５は図１、図３、図９において用いられ
るモード設定回路８の一例を示す回路図であって、配線
工程においてモード設定するものである。すなわち、イ
ンバータＩ1、Ｉ2 を予め形成し、これらの配線をする
工程において配線を選択する。たとえば、図５の（Ａ）
に示すごとく、インバータＩ1の入力をＧＮＤ電源側配
線に接続すると、モード設定信号Ｍは“０”（ローレベ
ル）となる。また、図５の（Ｂ）に示すごとく、インバ
ータＩ1の入力をＶcc電源側配線に接続すると、モード
設定信号Ｍは“１”（ハイレベル）となる。
るモード設定回路８の一例を示す回路図であって、配線
工程においてモード設定するものである。すなわち、イ
ンバータＩ1、Ｉ2 を予め形成し、これらの配線をする
工程において配線を選択する。たとえば、図５の（Ａ）
に示すごとく、インバータＩ1の入力をＧＮＤ電源側配
線に接続すると、モード設定信号Ｍは“０”（ローレベ
ル）となる。また、図５の（Ｂ）に示すごとく、インバ
ータＩ1の入力をＶcc電源側配線に接続すると、モード
設定信号Ｍは“１”（ハイレベル）となる。
【００３６】図５もまた図１、図３、図９において用い
られるモード設定回路８の他の例を示す回路図であっ
て、ボンディング工程においてモード設定するものであ
る。すなわち、インバータＩ1、Ｉ2 及びトランジスタ
Ｑを予め形成し、ボンディングをする工程においてボン
ディングをするか否かを選択する。たとえば、図６の
（Ａ）に示すごとく、インバータＩ1の入力にボンディ
ングワイヤを施さない場合には、モード設定信号Ｍは
“０”（ローレベル）となる。また、図６の（Ｂ）に示
すごとく、インバータＩ1の入力をＶccリードフレーム
にボンディングワイヤＷにより接続すると、モード設定
信号Ｍは“１”（ハイレベル）となる。
られるモード設定回路８の他の例を示す回路図であっ
て、ボンディング工程においてモード設定するものであ
る。すなわち、インバータＩ1、Ｉ2 及びトランジスタ
Ｑを予め形成し、ボンディングをする工程においてボン
ディングをするか否かを選択する。たとえば、図６の
（Ａ）に示すごとく、インバータＩ1の入力にボンディ
ングワイヤを施さない場合には、モード設定信号Ｍは
“０”（ローレベル）となる。また、図６の（Ｂ）に示
すごとく、インバータＩ1の入力をＶccリードフレーム
にボンディングワイヤＷにより接続すると、モード設定
信号Ｍは“１”（ハイレベル）となる。
【００３７】図７は図１〜図４、図９において用いられ
るトライステートバッファたとえば図１のトライステー
トバッファ４３０の詳細回路図である。すなわち、Ｐチ
ャネルＭＯＳトランジスタ７０１、７０２及びＮチャネ
ルＭＯＳトランジスタ７０３、７０４はＶCC電源配線と
ＧＮＤ電源配線との間に直列接続されている。この場
合、ＰチャネルＭＯＳトランジスタ７０１のゲートはイ
ンバータ７０５を介して制御信号Ｃによって制御され、
ＮチャネルＭＯＳトランジスタ７０４のゲートは制御信
号Ｃによって直列制御される。従って、Ｃ＝“０”のと
きにはハイインピーダンス状態となり、Ｃ＝“１”のと
きには、出力信号ＯＵＴは入力信号ＩＮの反転信号とな
る。
るトライステートバッファたとえば図１のトライステー
トバッファ４３０の詳細回路図である。すなわち、Ｐチ
ャネルＭＯＳトランジスタ７０１、７０２及びＮチャネ
ルＭＯＳトランジスタ７０３、７０４はＶCC電源配線と
ＧＮＤ電源配線との間に直列接続されている。この場
合、ＰチャネルＭＯＳトランジスタ７０１のゲートはイ
ンバータ７０５を介して制御信号Ｃによって制御され、
ＮチャネルＭＯＳトランジスタ７０４のゲートは制御信
号Ｃによって直列制御される。従って、Ｃ＝“０”のと
きにはハイインピーダンス状態となり、Ｃ＝“１”のと
きには、出力信号ＯＵＴは入力信号ＩＮの反転信号とな
る。
【００３８】図８は図１、図３、において用いられるト
ライステートバッファたとえば図１のトライステートバ
ッファ５９’の詳細回路図である。すなわち、Ｐチャネ
ルＭＯＳトランジスタ８０１、８０２及びＮチャネルＭ
ＯＳトランジスタ８０３、８０４はＶCC電源配線とＧＮ
Ｄ電源配線との間に直列接続されている。この場合、Ｐ
チャネルＭＯＳトランジスタ８０１のゲートは制御信号
Ｃによって直接制御され、ＮチャネルＭＯＳトランジス
タ８０４のゲートはインバータ８０５を介して制御信号
Ｃによって直列制御される。従って、Ｃ＝“１”のとき
にはハイインピーダンス状態となり、Ｃ＝“０”のとき
には、出力信号ＯＵＴは入力信号ＩＮの反転信号とな
る。
ライステートバッファたとえば図１のトライステートバ
ッファ５９’の詳細回路図である。すなわち、Ｐチャネ
ルＭＯＳトランジスタ８０１、８０２及びＮチャネルＭ
ＯＳトランジスタ８０３、８０４はＶCC電源配線とＧＮ
Ｄ電源配線との間に直列接続されている。この場合、Ｐ
チャネルＭＯＳトランジスタ８０１のゲートは制御信号
Ｃによって直接制御され、ＮチャネルＭＯＳトランジス
タ８０４のゲートはインバータ８０５を介して制御信号
Ｃによって直列制御される。従って、Ｃ＝“１”のとき
にはハイインピーダンス状態となり、Ｃ＝“０”のとき
には、出力信号ＯＵＴは入力信号ＩＮの反転信号とな
る。
【００３９】なお、上述の実施例では、バースト動作に
おけるアドレスは順に１づつ値が加わる、いわゆるフル
ページのシーケンシャルモードの場合を説明している
が、バースト動作の長さが２、４、８の場合や、マイク
ロプロセッサで行われている、いわゆるインターリーブ
モードの場合でも、本発明を適用できる。また、上述の
実施例において、同期クロック信号ＳＣの入力毎にバー
ストカウンタにおいて内部アドレスＡ0'、Ａ1'、…、Ａ
8'における最下位ビットＡ0'が変化するようになってい
るが、本発明は同期クロック信号ＳＣの入力毎に最上位
ビットＡ8'が変化する場合にも適用できる。この場合に
は、第１の実施例では、×４ビット構成時には、変化頻
度の小さい９ビットＡ0'、Ａ1'、…、Ａ8'によりメモリ
ブロック６０〜６３をアクセスし、変化頻度の大きい１
ビットＡ9'によりＩ／Ｏ選択回路７０〜７３を制御し、
他方、×８ビット構成時には、変化頻度の大きい９ビッ
トＡ1'、…、Ａ8'、Ａ9'によりメモリブロックをアクセ
スする。また、第２の実施例では、×４ビット構成時に
は、変化頻度の小さい８ビットＡ0'、Ａ1'、…によりメ
モリブロック６０'〜６３' をアクセスし、変化頻度の
大きい２ビットＡ8'、Ａ9'によりＩ／Ｏ選択回路７０〜
７３を制御し、他方、×１６ビット構成時には、変化頻
度の大きい９ビットＡ2'、…、Ａ8'、Ａ9'によりメモリ
ブロックをアクセスする。また、上述の実施例において
は、×４ビット構成と×８ビット構成とを製造工程の途
中まで同一チップで製造する場合、あるいは×４ビット
構成と×１６ビット構成とを製造工程の途中まで同一チ
ップで製造する場合を説明したが×４ビット構成、×８
ビット構成、および×１６ビット構成３構成を製造工程
の途中まで同一チップで製造する場合、あるいは×９ビ
ット構成と×１８ビット構成を製造工程の途中まで同一
チップで製造する場合等にも、本発明を適用できる。
おけるアドレスは順に１づつ値が加わる、いわゆるフル
ページのシーケンシャルモードの場合を説明している
が、バースト動作の長さが２、４、８の場合や、マイク
ロプロセッサで行われている、いわゆるインターリーブ
モードの場合でも、本発明を適用できる。また、上述の
実施例において、同期クロック信号ＳＣの入力毎にバー
ストカウンタにおいて内部アドレスＡ0'、Ａ1'、…、Ａ
8'における最下位ビットＡ0'が変化するようになってい
るが、本発明は同期クロック信号ＳＣの入力毎に最上位
ビットＡ8'が変化する場合にも適用できる。この場合に
は、第１の実施例では、×４ビット構成時には、変化頻
度の小さい９ビットＡ0'、Ａ1'、…、Ａ8'によりメモリ
ブロック６０〜６３をアクセスし、変化頻度の大きい１
ビットＡ9'によりＩ／Ｏ選択回路７０〜７３を制御し、
他方、×８ビット構成時には、変化頻度の大きい９ビッ
トＡ1'、…、Ａ8'、Ａ9'によりメモリブロックをアクセ
スする。また、第２の実施例では、×４ビット構成時に
は、変化頻度の小さい８ビットＡ0'、Ａ1'、…によりメ
モリブロック６０'〜６３' をアクセスし、変化頻度の
大きい２ビットＡ8'、Ａ9'によりＩ／Ｏ選択回路７０〜
７３を制御し、他方、×１６ビット構成時には、変化頻
度の大きい９ビットＡ2'、…、Ａ8'、Ａ9'によりメモリ
ブロックをアクセスする。また、上述の実施例において
は、×４ビット構成と×８ビット構成とを製造工程の途
中まで同一チップで製造する場合、あるいは×４ビット
構成と×１６ビット構成とを製造工程の途中まで同一チ
ップで製造する場合を説明したが×４ビット構成、×８
ビット構成、および×１６ビット構成３構成を製造工程
の途中まで同一チップで製造する場合、あるいは×９ビ
ット構成と×１８ビット構成を製造工程の途中まで同一
チップで製造する場合等にも、本発明を適用できる。
【００４０】
【発明の効果】以上説明したように本発明によれば、複
数のビット構成を製造中途まで製造する同期型半導体記
憶装置において、少ないビット構成として作用せしめる
場合に、内部アドレスのうち変化頻度の少ないビットを
用いてメモリ部をアクセスするようにしたので、メモリ
部のデコーダ、データ増幅等で消費される電力を低減で
きる。
数のビット構成を製造中途まで製造する同期型半導体記
憶装置において、少ないビット構成として作用せしめる
場合に、内部アドレスのうち変化頻度の少ないビットを
用いてメモリ部をアクセスするようにしたので、メモリ
部のデコーダ、データ増幅等で消費される電力を低減で
きる。
【図１】本発明に係る同期型半導体記憶装置の第１の実
施例を示す回路図である。
施例を示す回路図である。
【図２】図１の変更例を示す部分回路図である。
【図３】本発明に係る同期型半導体記憶装置の第２の実
施例を示す回路図である。
施例を示す回路図である。
【図４】図２の部分詳細回路図である。
【図５】図１〜図４、図９のモード設定回路の一例を示
す回路図である。
す回路図である。
【図６】図１〜図４、図９のモード設定回路の他の例を
示す回路図である。
示す回路図である。
【図７】図１〜図４、図９にて用いられるトライステー
トバッファの回路図である。
トバッファの回路図である。
【図８】図１、図３にて用いられるトライステートバッ
ファの回路図である。
ファの回路図である。
【図９】従来の同期型半導体記憶装置を示す回路図であ
る。
る。
【図１０】図９における内部アドレスの例を示す図であ
る。
る。
１…制御回路 ２…フリップフロップ ３…ラッチ回路 ４…バーストカウンタ ５０，５１，…，５９…バッファ ６０，６１，６２, ６３, ６０',６１',６２',６３' …
メモリブロック ７０, ７１, ７２, ７３, ７０',７１',７２',７３' …
Ｉ／Ｏ選択回路 ８…モード設定回路 ９…オア回路 １０，１０' …Ｉ／Ｏ制御回路 Ａ0，Ａ1,…, Ａ8，Ａ9…外部アドレスビット Ａ0'，Ａ1', …, Ａ8'，Ａ9'…内部アドレスビット Ｄ0，Ｄ1,…, Ｄ15…内部データ線 Ｐ0，Ｐ1,…, Ｐ15…データ入出力ピン
メモリブロック ７０, ７１, ７２, ７３, ７０',７１',７２',７３' …
Ｉ／Ｏ選択回路 ８…モード設定回路 ９…オア回路 １０，１０' …Ｉ／Ｏ制御回路 Ａ0，Ａ1,…, Ａ8，Ａ9…外部アドレスビット Ａ0'，Ａ1', …, Ａ8'，Ａ9'…内部アドレスビット Ｄ0，Ｄ1,…, Ｄ15…内部データ線 Ｐ0，Ｐ1,…, Ｐ15…データ入出力ピン
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年８月１７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】 他方、半導体記憶装置においては、２品
種の半導体記憶装置たとえば×４ビット構成の半導体記
憶装置と×８ビット構成の半導体記憶装置とを製造工程
の途中まで同一チップ上に形成し、たとえば、配線工程
もしくはボンディング工程の前工程まで同一チップ上に
形成する。そして、配線工程もしくはボンディング工程
において×８ビット構成の半導体記憶装置及び×４ビッ
ト構成の半導体記憶装置のいずれかにモード設定して固
定する。つまり、このような２品種を設計する場合、回
路的に共通な部分を多くすることにより設計工数を大幅
に短縮して製造コストを低減できる。また、モード設定
を製造工程のできるだけ後工程で行うことにより製品の
顧客注文に迅速に応じることができる。
種の半導体記憶装置たとえば×４ビット構成の半導体記
憶装置と×８ビット構成の半導体記憶装置とを製造工程
の途中まで同一チップ上に形成し、たとえば、配線工程
もしくはボンディング工程の前工程まで同一チップ上に
形成する。そして、配線工程もしくはボンディング工程
において×８ビット構成の半導体記憶装置及び×４ビッ
ト構成の半導体記憶装置のいずれかにモード設定して固
定する。つまり、このような２品種を設計する場合、回
路的に共通な部分を多くすることにより設計工数を大幅
に短縮して製造コストを低減できる。また、モード設定
を製造工程のできるだけ後工程で行うことにより製品の
顧客注文に迅速に応じることができる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】 バーストカウンタ４は、各外部アドレス
ビットＡ0、Ａ1、…、Ａ9に対応して、フリップフロッ
プ４１０、４１１、…、４１８、４１９、インバータ４
２０、排他的論理オア回路４２１、…、４２８、４２
９、トライステートバッファ４３０、４３１、…、４３
８、４３９、アンド回路４４８、４４９よりなり、同期
クロック信号ＳＣを受信毎に、外部アドレスＡ0 、
Ａ1 、…、Ａ8 、Ａ9 を起点としてカウントアップする
１０ビットの内部アドレスビットＡ0 ’、Ａ1 ’、…、
Ａ8 ’、Ａ9 ’を発生する。すなわち、図１０に示すご
とく、外部アドレスＡ0、Ａ1 、…、Ａ8 、Ａ9 を００
００００００００とすれば、同期クロック信号ＳＣを受
信毎に＋１カウントアップされて内部アドレスＡ0’、
Ａ1 ’、…、Ａ8 ’、Ａ9 ’を発生することになる。
ビットＡ0、Ａ1、…、Ａ9に対応して、フリップフロッ
プ４１０、４１１、…、４１８、４１９、インバータ４
２０、排他的論理オア回路４２１、…、４２８、４２
９、トライステートバッファ４３０、４３１、…、４３
８、４３９、アンド回路４４８、４４９よりなり、同期
クロック信号ＳＣを受信毎に、外部アドレスＡ0 、
Ａ1 、…、Ａ8 、Ａ9 を起点としてカウントアップする
１０ビットの内部アドレスビットＡ0 ’、Ａ1 ’、…、
Ａ8 ’、Ａ9 ’を発生する。すなわち、図１０に示すご
とく、外部アドレスＡ0、Ａ1 、…、Ａ8 、Ａ9 を００
００００００００とすれば、同期クロック信号ＳＣを受
信毎に＋１カウントアップされて内部アドレスＡ0’、
Ａ1 ’、…、Ａ8 ’、Ａ9 ’を発生することになる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】 Ｉ／Ｏ選択回路たとえば７０は、読出し
時（Ｒ＝”１”）に動作するトライステートバッファ７
０１Ｒ、７０２Ｒ、７０３Ｒ、これらを読出し信号Ｒに
より制御されるゲート回路７０４Ｒ、７０５Ｒ、７０６
Ｒ、及び書込み時（Ｗ＝“１”）に動作するトライステ
ートバッファ７０１Ｗ、７０２Ｗ、７０３Ｗ、これらを
書込み信号Ｗにより制御されるゲート回路７０４Ｗ、７
０５Ｗ、７０６Ｗ、よりなる。なお、Ｉ／Ｏ選択回路７
１、７２、７３も同一構成である。
時（Ｒ＝”１”）に動作するトライステートバッファ７
０１Ｒ、７０２Ｒ、７０３Ｒ、これらを読出し信号Ｒに
より制御されるゲート回路７０４Ｒ、７０５Ｒ、７０６
Ｒ、及び書込み時（Ｗ＝“１”）に動作するトライステ
ートバッファ７０１Ｗ、７０２Ｗ、７０３Ｗ、これらを
書込み信号Ｗにより制御されるゲート回路７０４Ｗ、７
０５Ｗ、７０６Ｗ、よりなる。なお、Ｉ／Ｏ選択回路７
１、７２、７３も同一構成である。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】
【課題を解決するための手段】 上述の課題を解決する
ために本発明は、連続的に変化するｍ（ｍ＝２、３、
…）ビットの内部アドレスＡ0'、Ａ1'、…を発生する内
部アドレス発生手段と、ｎ（ｎ＜ｍ、ｎ＝１、２、…）
ビットのアドレスでアクセスされ、２m-n 組の内部デー
タ線を有するメモリ部と、２m-n 組のデータ入出力ピン
と、第１のモード状態においては、ｍビットの内部アド
レスのｎビットでメモリ部をアクセスし、ｍビットの内
部アドレスの他の（ｍ−ｎ）ビットで２m-n 組の内部デ
ータ線の１組を選択して２m-n 組のデータ入出力ピンの
特定組に接続することにより×Ｍビットメモリとして作
用させ、他方、第２のモード状態においては、ｍビット
の内部アドレスのｎビットでメモリ部をアクセスし、２
m-n 組の内部データ線と２m-n 組のデータ入出力ピンと
を接続することにより×Ｍ×２m-n ビットメモリとして
作用させるモード設定手段とを具備する同期型半導体記
憶装置において、第１のモード状態における内部アドレ
スのｎビットは変化頻度の少ないビットであり、（ｍ−
ｎ）ビットは変化頻度の多いビットであり、第２のモー
ド状態における内部アドレスのｎビットは変化頻度の多
いビットである。
ために本発明は、連続的に変化するｍ（ｍ＝２、３、
…）ビットの内部アドレスＡ0'、Ａ1'、…を発生する内
部アドレス発生手段と、ｎ（ｎ＜ｍ、ｎ＝１、２、…）
ビットのアドレスでアクセスされ、２m-n 組の内部デー
タ線を有するメモリ部と、２m-n 組のデータ入出力ピン
と、第１のモード状態においては、ｍビットの内部アド
レスのｎビットでメモリ部をアクセスし、ｍビットの内
部アドレスの他の（ｍ−ｎ）ビットで２m-n 組の内部デ
ータ線の１組を選択して２m-n 組のデータ入出力ピンの
特定組に接続することにより×Ｍビットメモリとして作
用させ、他方、第２のモード状態においては、ｍビット
の内部アドレスのｎビットでメモリ部をアクセスし、２
m-n 組の内部データ線と２m-n 組のデータ入出力ピンと
を接続することにより×Ｍ×２m-n ビットメモリとして
作用させるモード設定手段とを具備する同期型半導体記
憶装置において、第１のモード状態における内部アドレ
スのｎビットは変化頻度の少ないビットであり、（ｍ−
ｎ）ビットは変化頻度の多いビットであり、第２のモー
ド状態における内部アドレスのｎビットは変化頻度の多
いビットである。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】
【実施例】 図１は本発明に係る同期型半導体記憶装置
の第１の実施例を示す回路図である。図１においては、
×４バイト構成において、内部アドレスの最下位ビット
Ａ0'をオア回路９を介してＩ／Ｏ選択回路７０〜７３に
供給するために、バッファ５０をオア回路９に接続し、
かつ最上位ビットＡ9'をメモリブロック６０〜６３に供
給するために、バッファ５９をトライステートバッファ
５９’に置換し、この出力をメモリブロック６０〜６３
の最下位ビット側に接続する。つまり、×４ビット構成
時には、最下位ビットＡ0'を最上位ビットに対応させ、
最上位ビットＡ9'を最下位ビットに対応させる。他方、
×８ビット構成においては、図９の場合と同一にするた
めに、最下位ビットＡ0'にトライステートバッファ５
０’を設ける。
の第１の実施例を示す回路図である。図１においては、
×４バイト構成において、内部アドレスの最下位ビット
Ａ0'をオア回路９を介してＩ／Ｏ選択回路７０〜７３に
供給するために、バッファ５０をオア回路９に接続し、
かつ最上位ビットＡ9'をメモリブロック６０〜６３に供
給するために、バッファ５９をトライステートバッファ
５９’に置換し、この出力をメモリブロック６０〜６３
の最下位ビット側に接続する。つまり、×４ビット構成
時には、最下位ビットＡ0'を最上位ビットに対応させ、
最上位ビットＡ9'を最下位ビットに対応させる。他方、
×８ビット構成においては、図９の場合と同一にするた
めに、最下位ビットＡ0'にトライステートバッファ５
０’を設ける。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正内容】
【００２２】 このように第１の実施例によれば、×４
ビット構成においては、内部アドレス最下位ビットＡ0'
と最上位ビットＡ9'とを交換し、つまり、変化の早い最
下位ビットＡ0'はＩ／Ｏ選択回路７０〜７３の制御に用
い、変化の遅い最上位ビットＡ9'をメモリブロック６０
〜６３のアクセスに用いることにより、メモリブロック
６０〜６３のデコーダ、データ増幅等に用いられる電力
を低減できる。
ビット構成においては、内部アドレス最下位ビットＡ0'
と最上位ビットＡ9'とを交換し、つまり、変化の早い最
下位ビットＡ0'はＩ／Ｏ選択回路７０〜７３の制御に用
い、変化の遅い最上位ビットＡ9'をメモリブロック６０
〜６３のアクセスに用いることにより、メモリブロック
６０〜６３のデコーダ、データ増幅等に用いられる電力
を低減できる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正内容】
【００２４】 図３は本発明に係る同期型半導体記憶装
置の第２の実施例を示す回路図であって、×４ビット構
成、×１６ビット構成を同一チップ上に形成し、モード
設定により×４ビット構成、１６ビット構成に選択する
ようにしたものである。この場合、メモリブロック６
０'、６１'、６２'、６３' は内部データ線Ｄ0、Ｄ4、
Ｄ8、Ｄ12、Ｄ1、Ｄ5、Ｄ9、Ｄ13、Ｄ2、Ｄ6、Ｄ10、Ｄ
14、Ｄ3、Ｄ7、Ｄ11、Ｄ15、を有し、４組の内部データ
線Ｄ0〜Ｄ3、Ｄ4〜Ｄ7、Ｄ8〜Ｄ11、Ｄ12〜Ｄ15を形成
する。同様に、Ｉ／Ｏ選択回路７０'、７１'、７２'、
７３'、はデータ入出力ピンＰ0、Ｐ4、Ｐ8、Ｐ12、
Ｐ1、Ｐ5、Ｐ9、Ｐ13、Ｐ2、Ｐ6、Ｐ10、Ｐ14、Ｐ3、Ｐ
7、Ｐ11、Ｐ15を有し、４組のデータ入出力ピンＰ0〜Ｐ
3、Ｐ4〜Ｐ7、Ｐ8〜Ｐ11、Ｐ12〜Ｐ15を形成する。つま
り、×４ビット構成をとる場合には、４組の内部データ
線Ｄ0〜Ｄ3、Ｄ4〜Ｄ7、Ｄ8〜Ｄ11、Ｄ12〜Ｄ15から１
組を選択して特定組のデータ入出力ピンＰ0〜Ｐ3に接続
するのに対し、×１６ビット構成をとる場合には、すべ
ての内部データ線Ｄ0〜Ｄ15をデータ入出力ピンＰ0〜Ｐ
15に接続する。これらの接続はＩ／Ｏ選択回路７０'〜
７３' によって行われ、Ｉ／Ｏ選択回路７０'〜７３'は
Ｉ／Ｏ制御回路１０’によって制御される。
置の第２の実施例を示す回路図であって、×４ビット構
成、×１６ビット構成を同一チップ上に形成し、モード
設定により×４ビット構成、１６ビット構成に選択する
ようにしたものである。この場合、メモリブロック６
０'、６１'、６２'、６３' は内部データ線Ｄ0、Ｄ4、
Ｄ8、Ｄ12、Ｄ1、Ｄ5、Ｄ9、Ｄ13、Ｄ2、Ｄ6、Ｄ10、Ｄ
14、Ｄ3、Ｄ7、Ｄ11、Ｄ15、を有し、４組の内部データ
線Ｄ0〜Ｄ3、Ｄ4〜Ｄ7、Ｄ8〜Ｄ11、Ｄ12〜Ｄ15を形成
する。同様に、Ｉ／Ｏ選択回路７０'、７１'、７２'、
７３'、はデータ入出力ピンＰ0、Ｐ4、Ｐ8、Ｐ12、
Ｐ1、Ｐ5、Ｐ9、Ｐ13、Ｐ2、Ｐ6、Ｐ10、Ｐ14、Ｐ3、Ｐ
7、Ｐ11、Ｐ15を有し、４組のデータ入出力ピンＰ0〜Ｐ
3、Ｐ4〜Ｐ7、Ｐ8〜Ｐ11、Ｐ12〜Ｐ15を形成する。つま
り、×４ビット構成をとる場合には、４組の内部データ
線Ｄ0〜Ｄ3、Ｄ4〜Ｄ7、Ｄ8〜Ｄ11、Ｄ12〜Ｄ15から１
組を選択して特定組のデータ入出力ピンＰ0〜Ｐ3に接続
するのに対し、×１６ビット構成をとる場合には、すべ
ての内部データ線Ｄ0〜Ｄ15をデータ入出力ピンＰ0〜Ｐ
15に接続する。これらの接続はＩ／Ｏ選択回路７０'〜
７３' によって行われ、Ｉ／Ｏ選択回路７０'〜７３'は
Ｉ／Ｏ制御回路１０’によって制御される。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】 図３においては、×４バイト構成におい
て、内部アドレスの下位ビットＡ0'、Ａ1'をＩ／Ｏ制御
回路１０に供給するために、バッファ５０、５１をＩ／
Ｏ制御回路１０' に接続し、かつ上位ビットＡ8'、Ａ9'
をメモリブロック６０'〜６３' に供給するために、バ
ッファ５８、５９をトライステートバッファ５８'、５
９'に置換し、この出力をメモリブロック６０'〜６３'
の下位ビット側に接続する。つまり、×４ビット構成時
には、下位ビットＡ0'、Ａ1'を上位ビットに対応させ、
上位ビットＡ8'、Ａ9'を下位ビットに対応させる。。他
方、×１６ビット構成においては、図９の場合と同様に
するために、下位ビットＡ0'、Ａ1'にトライステートバ
ッファ５０'、５１'を設ける。
て、内部アドレスの下位ビットＡ0'、Ａ1'をＩ／Ｏ制御
回路１０に供給するために、バッファ５０、５１をＩ／
Ｏ制御回路１０' に接続し、かつ上位ビットＡ8'、Ａ9'
をメモリブロック６０'〜６３' に供給するために、バ
ッファ５８、５９をトライステートバッファ５８'、５
９'に置換し、この出力をメモリブロック６０'〜６３'
の下位ビット側に接続する。つまり、×４ビット構成時
には、下位ビットＡ0'、Ａ1'を上位ビットに対応させ、
上位ビットＡ8'、Ａ9'を下位ビットに対応させる。。他
方、×１６ビット構成においては、図９の場合と同様に
するために、下位ビットＡ0'、Ａ1'にトライステートバ
ッファ５０'、５１'を設ける。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】 図３、図４においても、モード設定回路
８は、×４ビット構成のときには、モード信号Ｍを
“０”とする。この結果、トライステートバッファ５
０' 、５１' は非活性状態となり、トライステートバッ
ファ５８' 、５９' は活性状態となる。従って、メモリ
ブロック６０' 〜６３' には、下位ビットＡ0'、Ａ1'の
代わりに、上位ビットＡ8'、Ａ9'が印加され、メモリブ
ロック６０’、６３’は内部アドレスビットＡ8'、
Ａ9'、…、の８ビットによりアクセスされる。この８ビ
ットの場合、図１０に示すように、同期クロック信号Ｓ
Ｃの４クロック分毎にしかアドレスは変化せず、従っ
て、メモリブロック６０'〜６３'におけるデコーダ、デ
ータ増幅等に消費される電力は減少する。
８は、×４ビット構成のときには、モード信号Ｍを
“０”とする。この結果、トライステートバッファ５
０' 、５１' は非活性状態となり、トライステートバッ
ファ５８' 、５９' は活性状態となる。従って、メモリ
ブロック６０' 〜６３' には、下位ビットＡ0'、Ａ1'の
代わりに、上位ビットＡ8'、Ａ9'が印加され、メモリブ
ロック６０’、６３’は内部アドレスビットＡ8'、
Ａ9'、…、の８ビットによりアクセスされる。この８ビ
ットの場合、図１０に示すように、同期クロック信号Ｓ
Ｃの４クロック分毎にしかアドレスは変化せず、従っ
て、メモリブロック６０'〜６３'におけるデコーダ、デ
ータ増幅等に消費される電力は減少する。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正内容】
【００３２】 また、図３、図４において、モード設定
回路８は、×１６ビット構成のときには、モード信号Ｍ
を“１”とする。この結果、トライステートバッファ５
０' 、５１' は活性状態となり、トライステートバッフ
ァ５８' 、５９'は非活性状態となる。従って、メモリ
ブロック６０' 〜６３' は内部アドレスの下位ビットＡ
0'、Ａ1'…の８ビットによりアクセスされる。
回路８は、×１６ビット構成のときには、モード信号Ｍ
を“１”とする。この結果、トライステートバッファ５
０' 、５１' は活性状態となり、トライステートバッフ
ァ５８' 、５９'は非活性状態となる。従って、メモリ
ブロック６０' 〜６３' は内部アドレスの下位ビットＡ
0'、Ａ1'…の８ビットによりアクセスされる。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正内容】
【００３３】 また、同時に、内部アドレスの下位ビッ
トＡ0'、Ａ1'の値に関係なく、ゲート回路１００５の出
力は“１”となり、ゲート回路１００６〜１００８の出
力は“０”となる。従って、ゲート回路１００９の出力
もしくは１０１３の出力によりトライステートバッファ
７０１Ｒもしくは７０１Ｗが活性状態となり、内部デー
タ線Ｄ0〜Ｄ3とデータ入出力ピンＰ0〜Ｐ3とが接続され
る．また同時に、Ｉ／Ｏ制御回路１０’のゲート回路７
０６Ｒもしくは７０６Ｗの出力は“１”となり、この結
果、トライステートバッファ７０３Ｒ、７０８Ｒ、７１
０Ｒもしくは７０３Ｗ、７０８Ｗ、７１０Ｗはオン状態
となり、内部データ線Ｄ4〜Ｄ7とデータ入出力ピンＰ4
〜Ｐ7とが接続され、内部データ線Ｄ8〜Ｄ11とデータ入
出力ピンＰ8〜Ｐ11とが接続され、内部データ線Ｄ8〜Ｄ
11とデータ入出力ピンＰ8〜Ｐ11とが接続される。つま
り、Ｉ／Ｏ選択回路７０’、７１’、７２’、７３’は
内部アドレスの下位ビットＡ0'、Ａ1'による選択動作を
行わない非活性状態となり、すべての内部データ線Ｄ 0
〜Ｄ15とすべてのデータ入出力ピンＰ 0〜Ｐ15とが接続
されることになる。
トＡ0'、Ａ1'の値に関係なく、ゲート回路１００５の出
力は“１”となり、ゲート回路１００６〜１００８の出
力は“０”となる。従って、ゲート回路１００９の出力
もしくは１０１３の出力によりトライステートバッファ
７０１Ｒもしくは７０１Ｗが活性状態となり、内部デー
タ線Ｄ0〜Ｄ3とデータ入出力ピンＰ0〜Ｐ3とが接続され
る．また同時に、Ｉ／Ｏ制御回路１０’のゲート回路７
０６Ｒもしくは７０６Ｗの出力は“１”となり、この結
果、トライステートバッファ７０３Ｒ、７０８Ｒ、７１
０Ｒもしくは７０３Ｗ、７０８Ｗ、７１０Ｗはオン状態
となり、内部データ線Ｄ4〜Ｄ7とデータ入出力ピンＰ4
〜Ｐ7とが接続され、内部データ線Ｄ8〜Ｄ11とデータ入
出力ピンＰ8〜Ｐ11とが接続され、内部データ線Ｄ8〜Ｄ
11とデータ入出力ピンＰ8〜Ｐ11とが接続される。つま
り、Ｉ／Ｏ選択回路７０’、７１’、７２’、７３’は
内部アドレスの下位ビットＡ0'、Ａ1'による選択動作を
行わない非活性状態となり、すべての内部データ線Ｄ 0
〜Ｄ15とすべてのデータ入出力ピンＰ 0〜Ｐ15とが接続
されることになる。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正内容】
【００３７】 図７は図１〜図４、図９において用いら
れるトライステートバッファたとえば図１のトライステ
ートバッファ４３０の詳細回路図である。すなわち、Ｐ
チャネルＭＯＳトランジスタ７０１、７０２及びＮチャ
ネルＭＯＳトランジスタ７０３、７０４はＶCC電源配線
とＧＮＤ電源配線との間に直列接続されている。この場
合、ＰチャネルＭＯＳトランジスタ７０１のゲートはイ
ンバータ７０５を介して制御信号Ｃによって制御され、
ＮチャネルＭＯＳトランジスタ７０４のゲートは制御信
号Ｃによって直接制御される。従って、Ｃ＝“０”のと
きにはハイインピーダンス状態となり、Ｃ＝“１”のと
きには、出力信号ＯＵＴは入力信号ＩＮの反転信号とな
る。
れるトライステートバッファたとえば図１のトライステ
ートバッファ４３０の詳細回路図である。すなわち、Ｐ
チャネルＭＯＳトランジスタ７０１、７０２及びＮチャ
ネルＭＯＳトランジスタ７０３、７０４はＶCC電源配線
とＧＮＤ電源配線との間に直列接続されている。この場
合、ＰチャネルＭＯＳトランジスタ７０１のゲートはイ
ンバータ７０５を介して制御信号Ｃによって制御され、
ＮチャネルＭＯＳトランジスタ７０４のゲートは制御信
号Ｃによって直接制御される。従って、Ｃ＝“０”のと
きにはハイインピーダンス状態となり、Ｃ＝“１”のと
きには、出力信号ＯＵＴは入力信号ＩＮの反転信号とな
る。
【手続補正１４】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正１５】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正１６】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
【手続補正１７】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
【手続補正１８】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正内容】
【図９】
Claims (12)
- 【請求項１】 連続的に変化するｍ（ｍ＝２、３、…）
ビットの内部アドレス（Ａ0'、Ａ1'、…）を発生する内
部アドレス発生手段（１、４）と、 ｎ（ｎ＜ｍ、ｎ＝１、２、…）ビットのアドレスでアク
セスされ、２n 組の内部データ線（Ｄ0〜Ｄ7）を有する
メモリ部（６０〜６３）と、 ２n 組のデータ入出力ピン（Ｐ0〜Ｐ7）と、 第１のモード状態においては、前記ｍビットの内部アド
レスのｎビットで前記メモリ部をアクセスし、前記ｍビ
ットの内部アドレスの他の（ｍ−ｎ）ビットで前記２n
組の内部データ線の１組を選択して前記２n 組のデータ
入出力ピンの特定組に接続することにより×Ｍビットメ
モリとして作用させ、他方、第２のモード状態において
は、前記ｍビットの内部アドレスのｎビットで前記メモ
リ部をアクセスし、前記ｍビットの内部アドレスの他の
（ｍ−ｎ）ビットで前記２n 組の内部データ線と前記２
n 組のデータ入出力ピンとを接続することにより×Ｍ×
２n ビットメモリとして作用させモード設定手段（８）
とを具備する同期型半導体記憶装置において、 前記第１のモード状態における内部アドレスのｎビット
は変化頻度の少ないビットであり、（ｍ−ｎ）ビットは
変化頻度の多いビットであり、 前記第２のモード状態における内部アドレスのｎビット
は変化頻度の多いビットであることを特徴とする同期型
半導体記憶装置。 - 【請求項２】 前記内部アドレスにおいて変化頻度が最
下位ビットから最上位ビットの順で小さくなる場合、 前記第１のモード状態における内部アドレスのｎビット
は上位ｎビットであり、（ｍ−ｎ）ビットは下位（ｍ−
ｎ）ビットであり、 前記第２のモード状態における内部アドレスのｎビット
は下位ｎビットである請求項１に記載の同期型半導体記
憶装置。 - 【請求項３】 前記内部アドレスにおいて変化頻度が最
上位ビットから最下位ビットの順で小さくなる場合、 前記第１のモード状態における内部アドレスのｎビット
は下位ｎビットであり、（ｍ−ｎ）ビットは上位（ｍ−
ｎ）ビットであり、 前記第２のモード状態における内部アドレスのｎビット
は上位ｎビットである請求項１に記載の同期型半導体記
憶装置。 - 【請求項４】 ｍ（ｍ＝２、３、…）ビットの外部アド
レス（Ａ0 、Ａ1 、…）をラッチして該外部アドレスを
起点としてインクレメントもしくはディクレメントされ
所定数のｍビットの内部アドレス（Ａ0'、Ａ1'、…）を
発生する内部アドレス発生手段（１、３、４）と、 前記内部アドレスの（ｍ−ｎ）ビットによってアクセス
され２n 組の内部データ線（Ｄ0〜Ｄ8)を有するメモリ
部（６０〜６３）と、 第１のモード状態においては前記内部アドレスの上位
（ｍ−ｎ）ビットにより前記メモリ部をアクセスしかつ
前記内部アドレスの下位ｎビットにより前記内部データ
線の１組を選択し、第２のモード状態においては前記内
部アドレスの下位（ｍ−ｎ）ビットにより前記メモリ部
をアクセスするモード設定手段（８）と、 を具備する同期型半導体記憶装置。 - 【請求項５】 ｍ（ｍ＝２、３、…）ビットの外部アド
レス（Ａ0 、Ａ1 、…）をラッチして該外部アドレスを
起点としてノンクレメントもしくはディクレメントされ
る所定数のｍビットの内部アドレス（Ａ0'、Ａ1'、…）
を発生する内部アドレス発生手段（１、３、４）と、 前記内部アドレスの（ｍ−ｎ）ビットによってアクセス
され２n 組の内部データ線（Ｄ0〜Ｄ7)を有するメモリ
部（６０〜６３）と、 ２n 組のデータ入出力ピン（Ｐ0〜Ｐ7)と、前記内部ア
ドレスの下位ｎビットを受信して前記内部データ線の１
組を選択して前記データ入出力ピンの特定１組に接続す
る選択手段（７０〜７３）と、 第１のモード状態においては前記内部アドレスの上位
（ｍ−ｎ）ビットにより前記メモリ部をアクセスしかつ
前記選択手段を活性化し、第２のモード状態においては
前記内部アドレスの下位（ｍ−ｎ）ビットにより前記メ
モリ部をアクセスしかつ前記選択手段を非活性化して前
記２n組の内部データ線を前記２n組のデータ入出力ピン
に接続するモード設定手段（８）とを具備する同期型半
導体記憶装置。 - 【請求項６】 ラッチ信号（ＬＣ）を受信してｍ（ｍ＝
２、３、…）ビットの外部アドレス（Ａ0、Ａ1、…）を
ラッチする外部アドレスラッチ手段（３）と、 同期クロック信号（ＳＣ）を受信して前記ラッチされた
外部アドレスを起点として変化する所定数のｍビットの
内部アドレス（Ａ0'、Ａ1'、…）を発生する内部アドレ
ス発生手段（４）と、 ×Ｍビット構成のメモリアレイと×Ｍ×２n（ｎ＜ｍ、
ｎ＝１、２、…）ビット構成のメモリアレイとが配線工
程もしくはボンディング工程の前工程まで同一に形成さ
れ、２n組の内部データ線を有するメモリ部（６０〜６
３）と、 を具備し、 前記メモリ部を前記×Ｍビット構成のメモリアレイとし
た場合に前記同期クロック信号の２0個、２1個、…、２
n-1 個毎に変化する内部アドレスのｎビットで指定され
る２n組の内部データ線が、前記メモリ部を前記×Ｍ×
２nビット構成のメモリアレイとした場合に同時に指定
される２n組の内部データ線である同期型半導体記憶装
置。 - 【請求項７】 ラッチ信号（ＬＣ）を受信してｍ（ｍ＝
２、３、…）ビットの外部アドレス（Ａ0、Ａ1、…）を
ラッチする外部アドレスラッチ手段（３）と、 同期クロック信号（ＳＣ）を受信して前記ラッチされた
外部アドレスを起点として変化する所定数のｍビットの
内部アドレス（Ａ0'、Ａ1'、…）を発生する内部アドレ
ス発生手段（４）と、 ×Ｍビット構成のメモリアレイと×Ｍ×２ビット構成の
メモリアレイとが配線工程もしくはボンディング工程の
前工程まで同一に形成され、２組の内部データ線（Ｄ0
〜Ｄ7）を有するメモリ部（６０〜６３）と、 を具備し、 前記メモリ部を前記×Ｍビット構成のメモリアレイとし
た場合に前記同期クロック信号毎に変化する内部アドレ
スの１ビットで指定される２組の内部データ線が、前記
メモリ部を前記×Ｍ×２ビット構成のメモリアレイとし
た場合に同時に指定される２組の内部データ線である同
期型半導体記憶装置。 - 【請求項８】 前記同期クロック信号毎に変化する内部
アドレスの１ビットが該内部アドレスの最下位ビットで
ある請求項７に記載の同期型半導体記憶装置。 - 【請求項９】 前記同期クロック信号毎に変化する内部
アドレスの１ビットが該内部アドレスの最上位ビットで
ある請求項７に記載の同期型半導体記憶装置。 - 【請求項１０】 ラッチ信号（ＬＣ）を受信してｍ（ｍ
＝２、３、…）ビットの外部アドレス（Ａ0、Ａ1、…）
をラッチする外部アドレスラッチ手段（３）と、 同期クロック信号（ＳＣ）を受信して前記ラッチされた
外部アドレスを起点として変化する所定数のｍビットの
内部アドレス（Ａ0'、Ａ1'、…）を発生する内部アドレ
ス発生手段（４）と、 ×Ｍビット構成のメモリアレイと×Ｍ×４ビット構成の
メモリアレイとが配線工程もしくはボンディング工程の
前工程まで同一に形成され、４組の内部データ線（Ｄ0
〜Ｄ7）を有するメモリ部（６０〜６３）と、 を具備し、 前記メモリ部を前記×Ｍビット構成のメモリアレイとし
た場合に前記同期クロック信号の１個毎及び２個毎に変
化する内部アドレスの２ビットで指定される４組の内部
データ線が、前記メモリ部を前記×Ｍ×４ビット構成の
メモリアレイとした場合に同時に指定される４組の内部
データ線である同期型半導体記憶装置。 - 【請求項１１】 前記同期クロック信号毎に変化する内
部アドレスの２ビットが該内部アドレスの下位２ビット
である請求項１０に記載の同期型半導体記憶装置。 - 【請求項１２】 前記同期クロック信号毎に変化する内
部アドレスの１ビットが該内部アドレスの上位２ビット
である請求項１０に記載の同期型半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6212082A JPH0855471A (ja) | 1994-08-12 | 1994-08-12 | 同期型半導体記憶装置 |
| US08/512,420 US5608686A (en) | 1994-08-12 | 1995-08-08 | Synchronous semiconductor memory device with low power consumption |
| EP95112606A EP0696801A3 (en) | 1994-08-12 | 1995-08-10 | Synchronous semiconductor memory device with low power consumption |
| KR1019950024877A KR0182303B1 (ko) | 1994-08-12 | 1995-08-12 | 저전력 소비의 동기형 반도체 메모리 장치 |
| CN95116351A CN1148249A (zh) | 1994-08-12 | 1995-08-12 | 具有低功率消耗的同步半导体存贮装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6212082A JPH0855471A (ja) | 1994-08-12 | 1994-08-12 | 同期型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0855471A true JPH0855471A (ja) | 1996-02-27 |
Family
ID=16616577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6212082A Pending JPH0855471A (ja) | 1994-08-12 | 1994-08-12 | 同期型半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5608686A (ja) |
| EP (1) | EP0696801A3 (ja) |
| JP (1) | JPH0855471A (ja) |
| KR (1) | KR0182303B1 (ja) |
| CN (1) | CN1148249A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009064538A (ja) * | 2007-09-05 | 2009-03-26 | Hynix Semiconductor Inc | アドレス置換回路及びそれを含む半導体記憶装置 |
| JP2014056793A (ja) * | 2012-09-14 | 2014-03-27 | Rohm Co Ltd | 負荷駆動装置及びこれを用いたｌｅｄ照明機器 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0140481B1 (ko) * | 1994-12-31 | 1998-07-01 | 김주용 | 동기식 메모리장치의 데이타신호 분배회로 |
| JP2991094B2 (ja) * | 1995-09-19 | 1999-12-20 | 日本電気株式会社 | 半導体記憶装置 |
| KR100431316B1 (ko) * | 1997-06-27 | 2004-10-08 | 주식회사 하이닉스반도체 | 디램패키지및그의어드레스라인및데이터라인폭변화방법 |
| US5973993A (en) * | 1998-02-27 | 1999-10-26 | Micron Technology, Inc. | Semiconductor memory burst length count determination detector |
| US6766385B2 (en) | 2002-01-07 | 2004-07-20 | Intel Corporation | Device and method for maximizing performance on a memory interface with a variable number of channels |
| KR101581414B1 (ko) * | 2009-02-05 | 2015-12-30 | 삼성전자주식회사 | 전력 소모 감소를 위한 재구성 가능 프로세서 및 그 동작 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63188250A (ja) * | 1987-01-30 | 1988-08-03 | Nec Corp | 任意語長記憶回路 |
| JPH05120114A (ja) * | 1991-04-23 | 1993-05-18 | Texas Instr Inc <Ti> | マイクロプロセツサと同期して動作するランダムアクセスメモリ |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4706219A (en) * | 1985-04-10 | 1987-11-10 | Nec Corporation | Word length selectable memory |
| JP2875476B2 (ja) * | 1993-12-06 | 1999-03-31 | 松下電器産業株式会社 | 半導体メモリ装置 |
| JP2616567B2 (ja) * | 1994-09-28 | 1997-06-04 | 日本電気株式会社 | 半導体記憶装置 |
-
1994
- 1994-08-12 JP JP6212082A patent/JPH0855471A/ja active Pending
-
1995
- 1995-08-08 US US08/512,420 patent/US5608686A/en not_active Expired - Lifetime
- 1995-08-10 EP EP95112606A patent/EP0696801A3/en not_active Withdrawn
- 1995-08-12 CN CN95116351A patent/CN1148249A/zh active Pending
- 1995-08-12 KR KR1019950024877A patent/KR0182303B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63188250A (ja) * | 1987-01-30 | 1988-08-03 | Nec Corp | 任意語長記憶回路 |
| JPH05120114A (ja) * | 1991-04-23 | 1993-05-18 | Texas Instr Inc <Ti> | マイクロプロセツサと同期して動作するランダムアクセスメモリ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009064538A (ja) * | 2007-09-05 | 2009-03-26 | Hynix Semiconductor Inc | アドレス置換回路及びそれを含む半導体記憶装置 |
| JP2014056793A (ja) * | 2012-09-14 | 2014-03-27 | Rohm Co Ltd | 負荷駆動装置及びこれを用いたｌｅｄ照明機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0696801A3 (en) | 1998-09-23 |
| KR960008830A (ko) | 1996-03-22 |
| EP0696801A2 (en) | 1996-02-14 |
| CN1148249A (zh) | 1997-04-23 |
| KR0182303B1 (ko) | 1999-04-15 |
| US5608686A (en) | 1997-03-04 |
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