KR0182303B1 - 저전력 소비의 동기형 반도체 메모리 장치 - Google Patents

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야스히로 다까이
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가네꼬 히사시
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Abstract

동기형 반도체 메모리 장치는 M 비트 I/O 구성 메모리 장치모드 및 M×2k비트 I/O 구성 메모리 장치 모드를 갖는다. 전자의 모드에서, 그 전이 주파수가 보다작은 n 비트는 m 비트 내부 어드레스로부터 선택되어 메모리 섹션(60 내지 63, 60' 내지 63')을 액세스하는데 이용되며, 그 전이 주파수가 보다큰 다른 k(=m-n) 비트는 메모리 섹션의 2k그룹의 내부 데이타 라인(D0내지 D7)중 한 그룹을 선택하도록 m 비트 내부 어드레스로부터 선택되어, 이를 일부 데이타 입력/출력핀(P0내지 P3)에 연결한다. 이후의 모드에 있어서는, 그 전이 주파수가 보다큰 n비트는 m 비트 내부 어드레스로부터 선택되어 메모리 섹션을 액세스하는데 이용하며, 2k그룹의 데이타 라인은 모든 데이타 입력/출력핀에 연결된다.

Description

저전력 소비의 동기형 반도체 메모리장치
제1도는 종래 기술의 동기형 반도체 메모리 장치를 나타내는 회로도.
제2도는 제1도 장치의 내부 어드레스 예를 나타내는 테이블도.
제3도는 본 발명에 따른 동기형 반도체 메모리 장치의 제1실시예를 나타내는 회로도.
제4도는 제3도 장치의 변형을 나타내는 부분회로도.
제5도는 본 발명에 따른 동기형 반도체 메모리 장치의 제2실시예를 나타내는 회로도.
제6도는 제5도 장치의 부분적 세부 회로도.
제7A도 및 제7B도는 제1도, 제3도 및 제5도의 모드 설정 회로의 예를 나타내는 회로도.
제8A도 및 제8B도는 제1도, 제3도 및 제5도의 모드 설정 회로의 또다른 예를 나타내는 회로도.
제9도는 제1도, 제3도 및 제5도의 3상태 버퍼를 나타내는 회로도.
제10도는 제3도 및 제5도의 3상태 버퍼를 나타내는 회로도.
제11도는 제3도 및 제5도의 버스트 카운터의 변형을 나타내는 회로도.
제12도는 제11도의 버스트 카운터 내부 어드레스의 예를 나타내는 테이블도.
제13도는 본 발명에 따른 동기형 반도체 메모리 장치의 제3실시예를 나타내는 회로도.
제14도는 제13도의 버스트 카운터 내부 어드레스의 예를 나타내는 테이블도.
제15도는 본 발명에 따른 동기형 반도체 메모리 장치의 제4실시예를 나타내는 회로도.
제16도는 제15도의 버스트 카운터 내부 어드레스의 예를 나타내는 테이블도.
* 도면의 주요부분에 대한 부호의 설명
1 : 제어회로 2 : 플립플톱
3 : 래치회로 4 : 버스트 카운터
8 : 모드 설정회로 70 : I/O 선택회로
[발명의 배경]
[발명의 분야]
본 발명은 반도체 메모리 장치, 특히 다수의 입력/출력(I/O) 비트 구성이 한 칩상에 제조되며 배선 또는 이와 유사한 단계에서 결정된 모드 설정회로에 의해 I/O 비트 구성의 한 구성이 선택되어 고정되는 동기형 반도체 메모리 장치에 관한 것이다.
[관련 기술분야의 설명]
최근에들어, 마이크로프로세서의 동작 속도가 증가함에 따라, 실례로 동적 랜덤 액세스 메모르(DRAM) 장치로 통상 구성되는 주 메모리에 대하여도 역시 고속의 액세스가 요구되고 있다. 이러한 요구를 만족시키기 위하여, 동기형 반도체 메모리 장치가 개발되었다.
동기형 반도체 메모리 장치에 있어서, 외부 어드레스와 데아타 판독/기록 명령이 장치로 공급될때, 외부 어드레스는 버스트 카운터에 래치되어, 판독/기록 동작은 버스트 카운터의 이러한 외부 어드레스를 사용하는 메모리 섹션에서 실행된다. 다음에 버스트 카운터의 내용이 동기화 클럭 신호를 수신함에 의해 증가 또는 감소되어, 연속 판독/기록 동작이 버스트 카운터의 증가 또는 감소된 어드레스를 사용하는 메모리 섹션에서 실행된다. 이와같이, 동기형 반도체 메모리 장치에 있어서, 판독/기록 명령을 갖는 외부 어드레스가 수신된후에 내부 어드레스가 자동적으로 그 장치의 내부에 발생되며, 판독/기록 동작이 내부 어드레스를 사용함으로써 연속하여 실행되고, 그에의해 버스트 동작에 기초한 고속 판독/기록 동작을 실현하게 된다.
다른한편, 4 비트 I/O 구성의 메모리 장치 및 8비트 I/O 구성의 메모리 장치와 같은 두 종류의 반도체 메모리 장치가 한 칩상에 제조되어지고, 배선 단계 또는 본딩(bonding) 결합단계와 같은 최종단계에서 메모리 장치중의 한 장치가 선택되어 고정된다. 즉, 그와같은 두 종류의 메모리 장치가 제조될때, 디자인 단가를 줄이기위해 그러한 대부분의 회로 배치가 공통으로 디자인된다. 또한, 두 메모리 장치의 모드 설정 또는 고정이 고객의 요구에 신속히 대응하도록 제조 단계의 나중의 스테이지에서 실행되어진다.
M 비트 I/O 구성 메모리 장치 및 M×2k비트 I/O 구성 메모리 장치와 같은 두 종류의 메모리 장치가 한 칩상에 제조되고 반도체 장치중 한 장치가 제조단계의 나중의 스테이지에서 고정되도록 선택되는 종래 기술의 동기형 반도체 메모리 장치에 있어서, m비트(m〉k) 내부 어드레스가 연속하여 발생하며, m 비트 내부 어드레스의 하위 n 비트(n=m-k)가 M 비트 I/O 구성 메모리 장치 모드와 M×2k비트 I/O 메모리장치 모드 양쪽 모두에서 메모리 섹션을 액세스하는데 이용된다. 이때, 단지 M 비트 I/O구성 메모리 장치 모드에 있어서만, m 비트 내부 어드레스의 다른 k 비트가 메모리 섹션 데이타 라인의 2k그룹중 한 그룹을 선택하고 이들을 데이타 입력/출력 핀에 연결하는데 이용된다. 이에반하여, M×2k비트 I/O 구성 메모리 장치 모드에서는, 메모리 섹션의 모든 데이타 라인이 m 비트 내부에 어드레스의 다른 k 비트와 상관없이 모든 데이타 입력/출력 핀에 연결된다. 이에 대해서는 이후에 상세히 설명된다.
하지만, 상기 설명된 종래 기술의 동기 DRAM 장치에 있어서, m 비트 내부 어드레스의 동일한 하위 n 비트가 m 비트 I/O 구성 메모리 장치모드와 M×2k비트 I/O 구성 메모리 장치 모드에서의 메모리 셕션을 액세스하는데 이용되므로, m 비트 내부 어드레스의 하위 n 비트의 전이 주파수는 I/O 구성의 메모리 섹션의 디코더 증폭기등의 전력소비를 증가하는 만큼 커지게된다. 이것 역시 이후에 보다 상세히 설명될 것이다.
[발명의 요약]
본 발명의 목적은 두종류 이상의 I/O 구성 반도체 장치가 한 칩상에 제조되고 그 반도체 장치중의 한 장치가 제조단계중 나중의 스테이지에서 선택되어 고정되어지는 동기형 반도체 메모리 장치에서의 전력 소비를 줄이는 것이다.
본 발명에 따라, M 비트 I/O 구성 메모리 장치 모드에서, 그 전이 주파수가 보다 작은 n 비트가 m 비트 내부 어드레스로부터 선택되고 메모리 섹션을 액세스하는데 이용되며, 그 전이 주파수가 보다큰 다른 k 비트(k=m-n)는 m 비트 내부 어드레스로부터 선택되어 내부 데이타 라인의 2k그룹들중 한 그룹을 선택하여 이를 데이타 입력/출력핀의 일부에 연결한다. 이와 대조적으로, M×2k비트 I/O 구성 메모리 장치 모드에서는, 그 전이 주파수가 보다큰 n 비트가 m 비트 내부 어드레스로부터 선택되고 메모리 섹션을 액세스하는데 이용되며, 데이타 라인의 2k그룹이 모든 데이타 입력/출력핀에 연결된다.
이와같이, m 비트 I/O 구성 메모리 장치모드의 메모리 섹션을 액세스하기 위한 m 비트 내부 어드레스의 n 비트는 작은 전이 주파수를 가지므로, 메모리 섹션의 디코더, 증폭기등의 전력 소비가 감소되어 결국 장치의 전력 소비를 줄이게된다.
본 발명은 부가된 도면을 참조하여 종래 기술과의 비교를 통한 하기의 설명으로부터 더욱 명확히 이해될 것이다.
[적절한 실시예의 설명]
적절한 실시예의 설명이전에, 종래 기술의 동기형 반도체 메모리 장치가 제1도 및 제2도를 참조하여 설명될 것이다.
제1도에는, 4비트 I/O 구성 메모리 장치와 8비트 I/O 구성 메모리 장치가 한 칩상에 설치되어 있으며, 이들중 한 장치는 배선 또는 유사단계에서 선택되어 고정된다.
참조번호 1은 래치 클럭신호 LC, 동기화 클럭신호 SC 등을 발생하는 제어 회로를 나타낸다. 또한, 제어회로(1)는 플립플롭(2)을 제어한다. 즉, 판독모드에서는, 플립플롭(2)이 셋되어 판독신호 R은 하이(=1), 기록신호 W는 로우(=0)로 된다. 이와 대조적으로, 기록 모드에서는, 플립플롭은 리셋되어 판독신호 R은 로우(=0)로 기록신호 W는 하이(=1)로 된다.
래치회로(3)는 Ao, A1, …, A8및 A9로 표시된 10비트 외부 어드레스를 래치하도록 래치 제어신호 LC를 수신한다. 래치회로는 3 상태버퍼(30, 31, …, 38 및 39)로 구성된다. 래치회로(3)에 의해 래치된 외부 어드레스는 버스트 카운터(4)로 공급된다.
버스트 카운터(4)는 외부 어드레스 비트 Ao를 위한 플립플롭(401), 3 상태 버퍼(402) 및 인버터(403)와; 외부 어드레스 비트 A1을 위한 플립플롭(411), 3 상태 버퍼(412) 및 인버터(413)와; …; 외부 어드레스 비트 A8을 위한 플립플롭(481)과, 3 상태 버퍼(482), 배타적 OR 회로(483) 및 AND 회로 (484)와; 외부 어드레스 비트 A9를 위한 플립플롭(491), 3상태 버퍼(492), 배타적 OR 회로(493) 및 AND 회로(494)로 구성된다. 결과적으로, 버스트 카운터(4)가 동기화 클럭신호 SC를 수신하는 매시간 버스트 카운터(4)의 내용은 +1 만큼 카운트업되어, 제2도에 도시된 바와같이 A0', A1', …, A8' 및 A9'로 표시된 9비트 내부 어드레스를 발생한다. 제2도에서, 외부 어드레스(A0', A1', …, A8', A9')=(Ao', A1', …, A8', A9')는 0000000000이다.
내부 어드레스 비트 A0', A1', …, A8', A9'는 버퍼 50 내지 59로 각각 공급된다. 내부 어드레스중 하위 아흡 비트는 동일 구성을 갖는 네개의 메모리 블럭(60, 61, 62 및 63)으로 공급된다.
메모리 블럭(60, 61, 62 및 63) 각각은 내부 어드레스의 9 비트 Ao', A1', …, A8' 을 디코드한다. 결과적으로, 판독모드(R=1)에서 각 메모리 블럭(60, 61, 62, 63)의 두 메모리 셀 데이타가 증폭되어 외부 데이타라인(D0, D4; D1, D5; D2, D6; 및 D3, D7)으로 출력된다. 이와는 대조적으로, 기록모드(w=1)에서는, 내부 데이타 라인 (D0, D4; D1, D5; D2, D6; 및 D3, D7) 상의 데이타가 메모리 블럭(60, 61, 62 및 63) 각각의 두 메모리셀에 기록된다.
내부 데이타 라인 D0, D4,D1, D5,D2, D6,D3, D7은 데이타 입력/출력핀 P0, P4,P1, P5,P2, P6,P3, 및 P7각각에 대응한다. 또한 입력/출력(I/O) 선택회로(70, 71, 72 및 73)는 내부 데이타라인 D0, D4,D1, D5,D2, D6,D3, 및 D7과 데이타 I/O 핀 P0, P4,P1, P5,P2, P6,P3, 및 P7사이에 제공된다. 즉, 4 비트 I/O 구성 메모리 장치 모드에서는, 단지 데이타 입력/출력핀 P0내지 P3만이 유효하게 된다. 따라서, 이경우에서는, I/O 선택회로(70 내지 73)가 활성되어, 내부 데이타 라인 D0및 D3또는 내부 데이타 라인 D4내지 D7이 선택되고 데이타 입력/출력핀 P0내지 P3에 연결된다. 이에반하여, 8비트 I/O 구성 메모리장치 모드에서는, 모든 데이타 입력/출력핀 P0내지 P7이 유효하게 된다. 따라서, 이경우에 있어서, I/O 선택회로(70 내지 73)는 비활성된다. 즉, I/O 선택회로(70 내지 73)는 관통 상태에 있게되어, 내부 데이타 라인 D0내지 D7이 데이타 입력/출력핀 P0및 P7각각에 연렬된다.
I/O 선택회로(70)는 판독모드(R=1)에서 동작되는 3상태 버퍼(701R, 702R, 및 703R), 판독 신호 R에 의해 동작되는 게이트회로(704R, 705R 및 706R), 기록모드(w=1)에서 동작되는 3 상태 버퍼(701w, 702w, 703w), 및 기록신호 w에 의해 동작되는 게이트회로(704w, 705w 및 706w)로 구성된다. I/O 선택회로(71, 72 및 73)는 I/O 선택회로(70)와 동일한 구성을 갖는다.
I/O 선택회로(70, 71, 72 및 73)는 판독신호 R 및 기록신호 w에 부가하여 내부 어드레스의 최상위 비트 A9' 및 모드 설정회로(8)의 모드신호 M에 의해 제어된다. 즉, 모드 신호 M은 게이트 회로(706R 및 706w)로 공급된다. 또한, 최상위 비트 A9' 는 OR 회로(9)를 통하여 게이트 회로(704R, 705, 704w 및 705w)로 공급된다.
4비트 I/O 구성 메모리 장치모드에서, 모드 설정회로(8)는 모드신호 M을 0으로 되게 한다. 결과적으로, I/O 선택회로(70 내지 73)의 게이트 회로(706R 및 706w)의 출력은 0이되어, 3 상태 버퍼(703R 및 703w)가 비활성되며, 내부 데이타 라인 D0내지 D3또는 내부 데이타 라인 D4내지 D7이 선택되어 P0내지 P3과 같은 데이타 입력/출력핀의 특정그룹에 연결된다. 이 경우에, 최상위 비트 A9' 는 OR 회로(9)를 통하여 게이트 회로(704R, 705, 704w 및 705w)에 공급된다. 실례로 A9'=1 이라면, 3 상태 버퍼(701R 또는 701w)는 활성되어, 내부 데이타 라인 D0및 D3이 데이타 입력/출력핀 P0및 P3각각에 연결된다. 이에반하여, A9'=0 이라면, 3 상태 버퍼(702R 또는 702w)는 활성되어, 내부 데이타 라인 D4및 D7이 데이타 입력/출력핀 P0및 P3각각에 연결된다. 이와같이, I/O 선택회로(70 내지 73)는 활성상태, 즉, 최상위 비트 A9' 에 의한 선택상태에 놓이게된다.
8 비트 I/O 구성 메모리 장치 모드에서, 모드 설정회로(8)는 모드 신호 M을 1이 되게한다. 결과적으로, OR 회로(9)의 출력은 최상위 비트 A9' 와 상관없이 1이 되어, I/O 선택회로(70 내지 73)의 게이트 회로(704R 또는 704w)가 활성화되고 내부 데이타 라인 D0및 D3을 데이타 입력/출력핀 P0및 P3각각에 연결한다. 유사하게, I/O 선택회로(70 내지 73)의 게이트회로(706R 및 706w)의 출력이 1이 되어, 3 상태 버퍼(703R 및 703w)가 활성화되고 내부 데이타 라인 D4및 D7로연결한다. 이와같이, I/O 선택회로(70 내지 71)는 비활성상태, 즉, 최상위 비트 A9' 에 의한 비선택 상태에 있게되어, 내부 데이타 라인 D0내지 D7이 데이타 입력/출력핀 P0및 P7각각에 연결된다.
하지만, 제1도의 장치에 있어서는, 큰 전이 주파수를 갖는 내부 어드레스의 최하위 비트 A0'가 메모리 블럭(60, 61, 62 및 63)에 의해 형성된 메모리 섹션으로 액세스하는데 이용되므로, 장치의 디코더, 증폭기등의 전력소비가 증가된다.
본 발명의 제1실시예를 설명하는 제3도에 있어서, 제1도의 버퍼(59)를 대신하여 버퍼(50)이 4비트 I/O 구성 메모리 장치모드의 I/O 선택회로(70 내지 73)에 최하위 비트 A0' 를 공급하기 위하여 OR 회로(9)에 연결된다. 또한, 4 비트 I/O 구성 메모리 장치모드의 메모리블럭(60 내지 63)에 최상위 비트 A9' 를 공급하기 위하여 3 상태 버퍼(59')는 제1도의 버퍼(59)를 대신하여 제공되어 메모리블럭(60 내지 63)의 최하위 비트측에 연결된다. 즉, 4 비트 I/O 구성 메모리 장치 모드에서, 최하위 비트 A0' 는 최상위 비트와 같이 작용하고, 최상위 비트 A9'는 최하위 비트와 같이 작용한다. 한편, 8 비트 I/O 구성 메모리 장치모드에서는, 3 상태 버퍼(50')가 최하위 비트 A0' 상에 제공된다.
4 비트 I/O 구성 메모리 장치 모드에서, 모드 설정회로(8)는 모드신호 M을 0이 되게한다. 결과적으로, 3 상태 버퍼(50')는 비활성화되고, 3 상태 버퍼(59')는 활성된다. 따라서, 최하위 비트 A0' 를 대신하여 최상위 비트 A9' 가 메모리 블럭(60 내지 63)으로 공급되어, 메모리 블럭(60 내지 63) 각각은 9비트 A9', A1', …, 및 A8' 으로 표시된 내부 어드레스에 의해 액세스된다. 그러한 내부 어드레스는 제2도에 도시된 바와같이 매 두 동기화 클럭신호 SC에 의존하는 전이 주파수를 갖는다. 따라서, 메모리 블럭(60 내지 63)의 전력 소비는 제1도에 비교하여 줄어들게한다.
또한, 동시에, I/O 선택회로(70 내지 73)의 게이트 회로(706R 및 706w) 출력이 0으로되어 3 상태 버퍼(703R 및 703w)가 비활성화되고, 내부 데이타 라인 D0및 D3또는 내부 데이타 라인 D4및 D7이 선택되어 P0및 P3과 같은 데이타 입력/출력 핀의 특정 그룹에 연결된다. 이 경우에 최하위 비트 A0' 는 OR 회로(9)를 통하여 게이트회로(704R, 705R, 704w 및 705w)에 공급된다. 실례로, A0'=1 이라면, 3 상태 버퍼(701R 또는 701w)가 활성되어, 내부 데이타 라인 D0내지 D3이 데이타 입력/출력핀 P0내지P3각각에 연결된다. 이에 반하여 A0'=0 이라면, 3 상태 버퍼(702R 또는 702w)가 활성되어, 내부 데이타 라인 D4내지 D7이 데이타 입력/출력 핀 P0내지P3각각에 연결된다. 이와같이, I/O 선택회로(70 내지 73)는 활성상태, 즉, 최하위 비트 A0' 에 의한 선택상태에 놓이게된다.
8 비트 I/O 구성 메모리장치 모드에서, 모드 설정회로(8)는 모드 신호를 1이 되게한다. 결과적으로, 3 상태 버퍼(50')는 활성화되고 3 상태 버퍼(59')는 비활성화된다. 따라서, 메모리 블럭(60 내지 63) 각각은 제1도의 장치와 동일한 방법으로 내부 어드레스의 하위 비트 A0', A1', …, 및 A8'에 의해 액세스된다. 또한, OR 회로(9)의 출력은 최하위 비트 A0' 와 상관없이 1이 되어, I/O 선택회로(70 내지 73)의 게이트 회로(704R 또는 704w)가 활성화되고 내부 데이타 라인 D0내지 D3을 데이타 입력/출력핀 P0내지 P3각각에 연결한다. 유사하게, I/O 선택회로(70 내지 73)의 게이트 회로(706R 및 706w) 출력이 1이 되어, 3 상태 버퍼(703R 및 703w)가 활성화되고 입력 데이타라인 D4내지 D7을 데이타 입력/출력핀 P4내지 P7에 연결한다. 이와같이, I/O 선택회로(70 및 71)는 비활성상태, 즉, 최하위 비트 A9' 에 의한 비선택 상태에 있게되어, 내부 데이타 라인 D0내지 D7은 데이타 입력/출력핀 P0내지 P7각각에 연결된다.
이렇게, 제1실시예에 따라, 4 비트 I/O 구성 메모리 장치 모드에서는 최하위 비트 A0' 가 최상위 비트 A9' 로 변경된다. 즉, 가장큰 전이 주파수를 갖는 최하위 비트 A0' 가 I/O 선택회로(70 내지 73)를 제어하는데 이용되며, 가장작은 전이 주파수를 갖는 최상위 비트 A9' 는 메모리 블럭(60 내지 63)을 액세스하는데 이용된다. 이렇게, 메모리 블럭(60 내지 63)의 디코더, 증폭기등의 전력 소비는 줄어들게 될 수 있다.
제3도 장치의 변형을 나타내는 제4도에 있어서, I/O 제어회로(10)를 구성하는 게이트 회로(704R, 705R, 706R, 704w, 705w 및 706w)가 I/O 선택회로(70 내지 73)에 대해 공통으로 제공되며, 그에따라 회로 소자를 감소하게된다.
본 발명의 제2실시예를 나타내는 제5도에 있어서, 4 비트 I/O 구성 메모리 장치 및 16 비트 I/O 구성 메모리 장치가 한 칩상에 제조되고, 그 장치중한 장치가 배선단계 또는 유사 단계에서 선택되어 고정된다. 이 경우에 있어서, 메모리 블럭(60')은 내부 데이타라인 D0, D4, D8, 및 D12을 가지며, 메모리 블럭(61')은 내부 데이타 라인 D1, D5, D9및 D13을 가지고, 메모리 블럭(62')는 내부 데이타 라인 D2, D6, D10및 D14를 가지며, 메모리블럭(63')은 내부 데이타라인 D3, D7, D11및 D15를 갖는다. 즉, 4 그룹의 내부 데이타 라인 D0내지 D3, D4내지 D7, D8내지 D11, 및 D12내지 D15가 제공된다. 유사하게, I/O 선택회로(70')는 데이타 입력/출력핀 P0, P4, P8및 P12를 가지며, I/O 선택회로(71')는 데이타 입력/출력핀 P1, P5, P9및 P13을 가지고, I/O 선택회로(72')는 데이타 입력/출력핀 P2, P6, P10및 P14을 가지며, I/O 선택회로(73')는 데이타 입력/출력핀 P3, P7, P11, P15를 갖는다. 즉, 4 그룹의 데이타 입력/출력핀 P0내지 P3, P4내지 P7, P8내지 P11, 및 P12내지 P15가 제공된다. 즉, 4 비트 I/O 구성 메모리 장치모드에서는, 단지 데이타 입력/출력핀 P0내지 P3만이 유효하게 된다. 따라서, 이경우에 있어서, I/O 선택회로(70' 내지 73')가 활성화되어, 내부 데이타 라인 D0내지 D3, 내부 데이타 라인 D4내지 D7, 내부 데이타 라인 D8내지 D11및 내부 데이타 라인 D12내지 D15중 한 그룹이 선택되어 데이타 입력/출력핀 P0내지 P3으로 연결된다. 이에반하여, 16 비트 I/O 구성 메모리 장치 모드에서는 모든 데이타 입력/출력핀 P0내지 P15가 유효하게 된다. 따라서, 이경우에 있어서, I/O 선택회로(70' 내지 73')는 비활성화되어, 즉, I/O 선택회로(70' 내지 73')가 관통상태에 있게되어, 내부 데이타 라인 D0내지 D15는 데이타 입력/출력핀 P0내지 P15각각에 연결된다. 그와같은 연결은 역시 I/O 제어회로(10')에 의해 제어되는 I/O 선택회로(70' 내지 73')에 의해 실행된다.
제5도에 있어서, 4 비트 I/O 구성 메모리 장치 모드에서의 I/O 제어회로(10')에 하위 비트 A0' 및 A1'를 공급하기 위하여, 버퍼(50' 및 51')는 I/O 제어회로(10')에 연결된다. 또한, 8 비트 I/O 구성 메모리 장치 모드에서의 메모리 블럭(60' 내지 63')에 상위 비트 A8' 및 A9'를 공급하기 위하여, 3 상태 버퍼(58' 및 59')가 제1도의 버퍼(58 및 59)를 대신하여 제공되고 메모리 블럭(60' 내지 63')의 하위 비트측에 연결된다. 즉, 4 비트 I/O 구성 메모리 장치 모드에서는, 하위 비트 A0' 및 A1'가 상위 비트로 작용하고, 상위 비트 A8' 및 A9'가 하위 비트로 작용한다. 이에반하여, 16 비트 I/O 구성 메모리 장치 모드에서는, 3 상태 버퍼(50' 및 51')가 하위 비트 A0' 및 A1'상에 제공된다.
제5도의 I/O 제어회로(10') 및 I/O 선택회로(70')의 세부회로인 제6도에 있어서, I/O 선택회로(70')는 판독 모드(R=1)에서 동작되는 3 상태 버퍼(701R 내지 703R 및 707R 내지 710R)와, 기록모드(w=1)에서 동작되는 3 상태 버퍼(701w 내지 703w 및 707w 내지 710w)로 구성된다. 또한, I/O 제어회로(10')는 하위 비트 A0' 및 A1'를 디코딩하는 게이트회로(1001 내지 1004), 모드신호 M에 의해 제어되는 게이트회로(1005 내지 1008), 판독신호 R에 의해 제어되는 게이트회로(1009 내지 1012), 및 기록신호 w에 의해 제어되는 게이트회로(1013 내지 1016)로 구성된다.
4 비트 I/O 구성 메모리 장치 모드에서, 모드 설정회로(8)는 모드신호 M을 0이 되게한다. 결과적으로, 3 상태버퍼(50' 및 51')는 비활성화되고, 3 상태 버퍼(58' 및 59')는 활성화된다. 따라서, 하위 비트 A0' 및 A1'를 대신하여 상위 비트 A9' 및 A9'가 메모리 블럭(60' 내지 63')에 공급되고, 각각의 메모리 블럭(60' 내지 63')은 8비트 A8', A9', A3'…로 표시된 내부 어드레스에 의해 액세스된다. 그러한 내부 어드레스는 제2도에 도시된 바와같은 매 4동기화 클럭신호 SC에 의존하는 전이 주파수를 갖는다. 따라서, 메모리 블럭(60' 내지 63')의 전력 소비는 줄어들게 된다.
또한, 동시에, I/O 선택회로(70' 내지 73')의 게이트회로(706R 및 706w) 출력이 0이 되어, 3상태 버퍼(703R, 708R, 710R, 703w, 708w 및 710w)는 비활성화되고, 내부 데이타 라인 D0내지 D3, 내부 데이타라인 D4내지 D7, 내부데이타라인 D8내지 D11, 및 내부 데이타 라인 D12내지 D15중 한 그룹이 선택되어 P0내지 P3과 같은 데이타 입력/출력핀의 특정 그룹에 연결된다. 이경우에, 하위 비트 A0' 및 A1'는 I/O 제어회로(10)의 디코더의 게이트회로(1001 내지 1004)로 공급된다.
A0'=1이고 A1'=1인 경우, 게이트회로(1001)의 축력은 1이 된다. 이 경우에, M=0이므로, 어떠한 게이트회로(1001 내지 1004)의 디코딩 출력도 게이트 회로(1005 내지 1008)를 통과할 수 있다. 따라서, 게이트회로(1001)의 출력은 게이트회로(1005)를 통과하여 게이트회로(1009 및 1013)에 도달한다. 따라서, 3상태 버퍼(710R 또는 701w)가 판독신호 R 또 기록신호 w에 의해 활성화되므로, 내부 데이타 라인 D0내지 D3은 데이타 입력/출력핀 P0내지 P3각각에 연결된다.
또한, A0'=0이고 A1'=1이면, 게이트회로(1002)의 츨력이 1이 된다. 따라서, 게이트 회로(1002)의 출력은 게이트 회로(1006)를 통과하고 게이트 회로(1010 및 1014)에 도달한다. 따라서, 3상태 버퍼(702R 또는 702w)는 판독신호 R 또는 기록신호 w에 의해 활성화되고, 내부 데이타 라인 D4내지 D7이 데이타 입력/출력핀 P0내지 P3각각에 연결된다.
또한, A0'=1이고 A1'=0이라면, 게이트회로(1003)의 츨력이 1이 된다. 따라서, 게이트 회로(1003)의 출력은 게이트 회로(1007)를 통과하여 게이트 회로(1011 및 1015)에 도달한다. 따라서, 3상태 버퍼(707R 또는 707w)는 판독신호 R 또는 기록신호 w에 의해 활성화되므로, 내부 데이타 라인 D8내지 D11이 데이타 입력/출력핀 P0내지 P3각각에 연결된다.
또한, A0'=0이고 A1'=1이라면, 게이트회로(1004)의 츨력이 1이 된다. 따라서, 게이트 회로(1004)의 출력이 게이트 회로(1008)를 통과하고 게이트 회로(1012 및 1016)에 도달한다. 따라서, 3상태 버퍼(709R 또는 709w)가 판독신호 R 또는 기록신호 w에 의해 활성화되므로, 내부 데이타 라인 D12내지 D15가 데이타 입력/출력핀 P0내지 P3각각에 연결된다.
16피트 I/O 구성 메모리 장치 모드에서, 모드설정회로(8)는 모드신호 M을 1이 되도록 한다. 결과적으로, 3상태 버퍼(50' 및 51')는 활성화되고, 3상태 버퍼(58' 및 59')는 비활성화된다. 따라서, 메모리 블럭(60' 내지 63') 각각은 내부 어드레스의 8 하위 비트 A0', A1', …, 및 A7'에 의해 액세스된다.
또한, 동시에 하위 비트 A0' 및 A1'와 상관없이 게이트 회로(1005)의 출력은 1이 되고 게이트회로(1006 내지 1008)의 출력은 0이 된다. 따라서 3상태버퍼(701R 또는 701w)는 게이트 회로(1009 또는 1013)의 출력에의해 활성화되고, 결과적으로, 내부 데이타 라인 D0내지 D3이 데이타 입력/출력핀 P0내지 P3각각에 연결된다. 또한, 동시에 게이트 회로(706R 또는 706w)의 출력이 1이 되므로, 3상태 버퍼(703R, 708R 및 710R) 또는 상태 버퍼(703w, 708w 및 710w)가 활성화된다. 따라서, 내부 데이타라인 D4내지 D7은 데이타 입력/출력핀 P4내지 P7각각에 연결되고, 내부 데이타 라인 D8내지 D11은 데이타 입력/출력된 P8내지 P11각각에 연결되며, 내부 데이타 라인 D12내지 D15는 데이타 입력/출력핀 P12내지 P15각각에 연결된다. 이와같이, I/O 선택회로(70' 내지 71')가 비활성화 상태, 즉, 하위 비트 A0' 및 A1'에 의해 비선택 상태에 놓이게되어, 내부 데이타 라인 D0내지 D15는 데이타 입력/출력핀 P0내지 P15각각에 연결된다.
이와같이, 제2실시예에 따라서, 4비트 I/O 구성 메모리 장치 모드에서는, 하위 비트 A0' 및 A1'가 상위비트 A8' 및 A9'로 변경된다. 즉, 보다큰 전이 주파수를 갖는 하위 비트 A0' 및 A1'가 I/O 선택회로(70' 내지 73')를 제어하는데 이용되며, 보다작은 전이 주파수를 갖는 상위비트 A8' 및 A9'는 메모리 블럭(60' 내지 63')을 액세스하는데 이용된다. 이와같이, 메모리 블럭(60' 내지 63')의 디코더, 증폭기등의 전력 소비가 줄어들 수 있게된다.
제1, 3 및 5도의 모드 설정회로의 예를 나타내는 제7A 및 7B도에 있어서, 직렬의 두 인버터 I1및 I2가 미리 한 반도체 칩상에 설치된다. 그때, 배선 형성 단계에서, 제7A에서 도시된 바와같이 배선 패턴이 인버터 I1의 입력과 그라운드 전원공급 단자(패드) GND 사이에 형성된다면, 모드 신호 M은 0(저레벨)에 고정된다. 또한, 배선 패턴이 제7B도에 도시된 바와같이 인버터 I1의 입력과 전원공급단자(패드) Vcc사이에 형성된다면 모드신호 M은 1(고레벨)에 고정된다.
제1, 3 및 5도의 모드 설정회로의 또다른 예를 나타내는 제8A 및 8B도에 있어서, 직렬의 두 인버터 I3및 I4와 MOS 트랜지스터 Q는 미리 한 반도체 칩상에 설치된다. 이때, 본딩 단계에서, 제8A도에 도시된 바와같이 본딩 배선이 실행되지 않게되어 모드신호 M은 0(저레벨)에 고정된다. 또한, 제8B도에 도시된 바와같이 본딩 배선 BW가 실행되어, 모드 신호 M이 1(고레벨)에 고정된다.
제1, 3 및 5도의 402와같은 3상태 버퍼의 예를 나타내는 제9도에 있어서, P채널 MOS 트랜지스터(901 및 902)와 N채널 MOS 트랜지스터(903 및 904)는 Vcc전원공급라인 및 GND 라인사이에 직렬로 연결된다. 이경우에, P채널 트랜지스터(901)의 게이트는 제어신호 C에의해 인버터(905)를 통해 제어되고, N채널 트랜지스터(904)의 게이트는 제어신호 C에 의해 직접 제어된다. 따라서, C=0일때, 3상태 버퍼는 높은 임피던스 상태에 있고, C=1일때는, 출력신호 OUT는 입력 신호 IN의 반전 신호가 된다.
제3 및 5도의 59'와 같은 3상태 버퍼의 예를 나타내는 제10도에 있어서, 제9도의 인버터(905)는 N채널 트랜지스터(904)의 게이트에 연결된다. 따라서, C=1일때, 3상태 버퍼는 높은 임피던스 상태가 되고, C=0일때는, 출력신호 OUT는 입력 신호 IN의 반전 신호가 된다.
제3 및 5도의 버스트 카운트(4)의 변형인 제11도에 있어서, 버스트 카운터(4-A)는 제3 및 4도의 버스트 카운터(4)의 요소에 부가하여 인버터(404, 414, …, 485)를 포함한다. 이경우에서, 동기화 클럭신호 SC가 버스트 카운터(4-A)에의해 수신될때, 버스트 카운터(4-A)의 내용은 제12도에 도시된 바와같이 1만큼 감소된다. 따라서, 최하위비트 A0' 역시 제3 및 5도의 버스트 카운터(4)에서와 동일한 방법으로 가장큰 전이 주파수를 가지며, 제3 및 5도의 버스트 카운터(4)는 제11도의 버스트 카운터(4-A)로 대체될 수 있게된다.
본 발명의 제3실시예를 나타내는 제13도에 있어서, 2의 버스트 길이를 갖는 버스트 카운터(4-B)가 1의 버스트 길이를 갖는 제3도의 버스트 카운터(4)를 대신하여 제공된다. 제14도에 도시된 바와같이 버스트 카운터(4-B)의 내용을 보여주는 이 경우에 있어서, 제2최하위 비트 A1'가 가장큰 전이 주파수를 갖게된다. 따라서, 제1도의 버퍼(59)를 대신하여 버퍼(51)이 OR 회로(9)에 연결되어, 4비트 I/O 구성 메모리 장치 모드의 I/O 선택회로(70 내지 73)에 제2최하위 비트 A1'를 공급한다. 또한, 4비트 I/O 구성 메모리 장치 모드의 메모리 블럭(60 내지 63)에 최상위 비트 A9'를 공급하기위하여, 3상태 버퍼(59')는 메모리블럭(60 내지 63)의 제2최하위 비트측에 연결된다. 즉, 4비트 I/O 구성 메모리 장치 모드에서, 제2최하위 비트 A1'는 최상위 비트로 작용하고, 최상위 비트 A9'는 제2최하위 비트로 작용한다. 한편, 8비트 I/O 구성 메모리 장치 모드에서는, 3상태 버퍼(51')가 제2최하위 비트 A1'상에 제공된다.
일반적으로, 제3도에서 버스트 카운터가 2N(N=1, 2, …)의 버스트 길이를 갖는다면, N번째 최하위 비트 AN-1'가 가장큰 전이 주파수를 갖는다. 따라서, 4비트 I/O 구성 메모리 장치 모드에서, N번째 최하위 비트 AN-1'가 I/O 선택회로(70 내지 73)에 공급된다. 또한, 4비트 I/O 구성 메모리 장치 모드에서, 최상위 비트 A9'는 메모리블럭(60 내지 63)에 공급된다. 즉, 4비트 I/O 구성 메모리 장치 모드에서, N번째 최하위 비트 AN-1'는 최상위 비트로 작용하고, 최상위 A9'는 N번째 최하위 비트로 작용한다.
본 발명의 제4실시예를 나타내는 제15도에 있어서, 버스트 카운트(4-C)는 외부 어드레스 A0를 위한 플립플롭(401'), 3상태 버퍼(402'), 배타적 OR 회로(403') 및 AND 회로(404')와; 외부 어드레스 A1을 위한 플립플롭(411'), 3상태 버퍼(412'), 배타적 OR 회로(413') 및 AND 회로(414')와; …; 외부 어드레스 A8을 위한 플립플롭(481'), 3상태 버퍼(482') 및 배타적 OR 회로(483'); 및 외부 어드레스 A9를 위한 플립플롭(491'), 3상태 버퍼(492') 및 배타적 OR 회로(493')로 구성된다. 결과적으로, 버스트 카운터(4-C)가 동기화 클럭신호 SC를 수신하는 매시간, 버스트 카운터(4-C)의 내용은 1만큼 카운트 다운되어, 제16도에 도시된 바와같이, A0', A1',… A8' 및 A9'로 표시된 9비트 내부 어드레스를 발생한다. 제16도에서, 외부 어드레스(A0', A1',…, A8', A9')=(A0', A1',…, A8', A9')는 0000000000이다.
제16도에 도시된 바와같이, 최상위 비트 A9'는 가장큰 전이 주파수를 갖는다. 따라서, 8비트 I/O 구성 메모리 장치 모드의 메모리 블럭(60 내지 63)에 최상위 비트 A9'를 제공하기위하여 3상태 버퍼(50)를 대신하여 제공되고, 3상태 버퍼(59)가 부가된다. 즉, 4비트 I/O 구성 메모리 장치 모드에서, 하위비트 A0', A1',… A8'는 메모리 블럭(60 내지 63)을 액세스하는데 이용되며, 최상위 비트 A9'는 I/O선택 회로를 제어하는데 이용된다. 이에반하여, 8비트 I/O 구성 메모리 장치 모드에서는, 상위 비트 A1', A2',… A9'가 메모리 블럭(60 내지 63)을 액세스하는데 이용된다.
본 발명은 일반적으로 동기형 반도체 메모리 장치에 적용될 수 있으며, 여기에서 M(M=1, 2, …) 비트 I/O 구성 메모리 장치 및 M×2k(k=1, 2, …) 비트 I/O 구성 메모리 장치가 한 칩상에 설치되고, 배선 형성단계 또는 본딩 단계에서 이들 장치중 하나가 선택되어 고정된다. 또한, 본 발명은 삽입 모드에 적용될 수 있다. 실례로, 삽입 모드에서, 버스트 길이가 4라면, 두 하위 비트(A0', A1')는 (0, 0)으로부터 (0, 1) 및 (1, 0)을 통하여 (1, 1)로 변경되거나, (0, 1)로부터 (0, 0) 및 (1, 1)을 통하여 (1, 0)으로 변경되거나, (1, 0)으로부터 (0, 0) 및 (1, 1)을 통하여 (0, 1)로 변경되거나 또는, (1, 1)로부터 (1, 0) 및 (0, 1)을 통하여 (0, 0)으로 변경된다.
설명된 바와같이, 본 발명에 따라, 메모리 섹션이 보다작은 전이 주파수를 갖는 내부 어드레스의 일부 비트에 액세스되므로, 메모리 섹션의 전력 소비가 줄이들수 있게되어 장치의 전력소비를 줄이게된다.

Claims (13)

  1. 동기형 반도체 장치에 있어서, 연속하여 변화되는 m(m=2, 3,…) 비트 내부 어드레스를 발생하는 내부 어드레스 발생수단(3, 4, 4-A, 4-B)과; 2m-n그룹의 내부 데이타 라인(D0내지 D3, D4내지 D7; D0내지 D3, D4내지 D7, D8내지 D11, D12내지 D15)을 가지며, n(nm) 비트에 의해 액세스되는 메모리 섹션(60 내지 63, 60' 내지 63')과; 2m-n그룹의 데이타 입력/출력핀(P0내지 P3, P4내지 P7; P0내지 P3, P4내지 P7, P8내지 P11, P12내지 P15)과; 보다 작은 전이 주파수를 갖는 상기 m 비트 내부 어드레스의 n 비트로 상기 메모리 섹션을 액세스하고, 보다큰 전이 주파수를 갖는 상기 m 비트 내부 어드레스의(m-n) 비트로 상기 2m-n그룹의 내부 데이타 라인중 한 그룹을 선택하여, 상기 선택된 그룹의 내부 데이타 라인을 상기 2m-n그룹의 데이타 입력/출력핀 중 한 그룹(P0내지 P3)에 연결하는 M(M=1, 2, …) 비트 입력/출력 구성 메모리 장치의 모드설정수단(8, 70, …, 70'); 및 보다큰 전이 주파수를 갖는 상기 m 비트 내부 어드레스의 n 비트로 상기 메모리 섹션을 액세스하고, 상기 2m-n그룹의 내부 데이타 라인을 상기 2m-n그룹의 데이타 입력/출력핀에 연결하는 M×2m-n비트 입력/출력 구성 메모리 장치의 모드설정수단(8, 70, …, 70')을구비하는 것을 특징으로 하는 동기 반도체 장치.
  2. 제1항에 있어서, 상기 내부 어드레스 발생 수단은 상기 m 비트 내부 어드레스를 1만큼 증가시키도록 동기화 클럭신호(SC)를 수신하고; 보다작은 전이 주파수를 갖는 상기 m 비트 내부 어드레스의 상기 n 비트는 상기 m 비트 내부 어드레스의 상위 n 비트이며; 보다큰 전이 주파수를 갖는 상기 m 비트 내부 어드레스의 상기(m-n) 비트는 상기 m 비트 내부 어드레스의 하위(m-n) 비트이고; 보다큰 전이 주파수를 갖는 상기 m 비트 내부 어드레스의 상기 n 비트는 상기 m 비트 내부 어드레스의 하위 n 비트인 것을 특징으로 하는 동기형 반도체 장치.
  3. 제1항에 있어서, 상기 내부 어드레스 발생 수단은 상기 m 비트 내부 어드레스를 1만큼 감소시키도록 동기화 클럭신호(SC)를 수신하고; 보다작은 전이 주파수를 갖는 상기 m 비트 내부 어드레스의 상기 n 비트는 상기 m 비트 내부 어드레스의 상위 n 비트이며; 보다큰 전이 주파수를 갖는 상기 m 비트 내부 어드레스의 상기(m-n) 비트는 상기 m 비트 내부 어드레스의 하위(m-n) 비트이고; 보다큰 전이 주파수를 갖는 상기 m 비트 내부 어드레스의 상기 n 비트는 상기 m 비트 내부 어드레스의 하위 n 비트인 것을 특징으로 하는 동기형 반도체 장치.
  4. 제1항에 있어서, 상기 내부 어드레스 발생 수단은 상기 m 비트 내부 어드레스를 2만큼 증가시키도록 동기화 클럭신호(SC)를 수신하고; 보다작은 전이 주파수를 갖는 상기 m 비트 내부 어드레스의 상기 n 비트는 상기 m 비트 내부 어드레스의 상위 n 비트 및 그 최하위 비트이며; 보다큰 전이 주파수를 갖는 상기 m 비트 내부 어드레스의 상기(m-n) 비트는 그 최하위 비트를 제외한 상기 m 비트 내부 어드레스의 하위(m-n) 비트이고; 보다큰 전이 주파수를 갖는 상기 m 비트 내부 어드레스의 상기 n 비트는 상기 m 비트 내부 어드레스의 하위 n 비트인 것을 특징으로 하는 동기형 반도체 장치.
  5. 제1항에 있어서, 상기 내부 어드레스 발생 수단은 상기 m 비트 내부 어드레스를 2만큼 감소시키도록 동기화 클럭신호(SC)를 수신하고; 보다작은 전이 주파수를 갖는 상기 m 비트 내부 어드레스의 상기 n 비트는 상기 m 비트 내부 어드레스의 상위 n 비트 및 그 최하위 비트이며; 보다큰 전이 주파수를 갖는 상기 m 비트 내부 어드레스의 상기(m-n) 비트는 그 최하위 비트를 제외한 상기 m 비트 내부 어드레스의 하위(m-n) 비트이고; 보다큰 전이 주파수를 갖는 상기 m 비트 내부 어드레스의 상기 n 비트는 상기 m 비트 내부 어드레스의 하위 n 비트인 것을 특징으로 하는 동기형 반도체 장치.
  6. 제1항에 있어서, 상기 내부 어드레스 발생 수단은 상기 m 비트 내부 어드레스를 2N-1(N=3, 4, …)만큼 증가시키도록 동기화 클럭신호(SC)를 수신하고; 보다작은 전이 주파수를 갖는 상기 m 비트 내부 어드레스의 상기 n 비트는 상기 m 비트 내부 어드레스의 상위 n 비트 및 그 최하위 비트 내지 N번째 최하위비트이며; 보다큰 전이 주파수를 갖는 상기 m 비트 내부 어드레스의 상기(m-n) 비트는 그 최하위 비트 내지 N번째 최하위비트를 제외한 상기 m 비트 내부 어드레스의 하위(m-n) 비트이고; 보다큰 전이 주파수를 갖는 상기 m 비트 내부 어드레스의 상기 n 비트는 상기 m 비트 내부 어드레스의 하위 n 비트인 것을 특징으로 하는 동기형 반도체 장치.
  7. 제1항에 있어서, 상기 내부 어드레스 발생 수단은 상기 m 비트 내부 어드레스를 2N-1(N=3, 4, …)만큼 감소시키도록 동기화 클럭신호(SC)를 수신하고; 보다작은 전이 주파수를 갖는 상기 m 비트 내부 어드레스의 상기 n 비트는 상기 m 비트 내부 어드레스의 상위 n 비트 및 그 최하위 비트 내지 N번째 최하위비트이며; 보다큰 전이 주파수를 갖는 상기 m 비트 내부 어드레스의 상기(m-n) 비트는 그 최하위 비트 내지 N번째 최하위비트를 제외한 상기 m 비트 내부 어드레스의 하위(m-n) 비트이고; 보다큰 전이 주파수를 갖는 상기 m 비트 내부 어드레스의 상기 n 비트는 상기 m 비트 내부 어드레스의 하위 n 비트인 것을 특징으로 하는 동기형 반도체 장치.
  8. 제1항에 있어서, 상기 내부 어드레스 발생 수단은 상기 m 비트 내부 어드레스를 변경하도록 동기화 클럭신호(SC)를 수신하여, 상기 m 비트 내부 어드레스의 상위 비트가 상기 m 비트 내부 어드레스의 하위 비트보다 큰 전이주파수를 같게하고; 보다작은 전이 주파수를 갖는 상기 m 비트 내부 어드레스의 상기 n 비트는 상기 m 비트 내부 어드레스의 하위 n 비트이며; 보다큰 전이 주파수를 갖는 상기 m 비트 내부 어드레스의 상기(m-n) 비트는 상기 m 비트 내부 어드레스의 상위(m-n) 비트이고; 보다큰 전이 주파수를 갖는 상기 m 비트 내부 어드레스의 상기 n 비트는 상기 m 비트 내부 어드레스의 하위 n 비트인 것을 특징으로 하는 동기형 반도체 장치.
  9. 동기형 반도체 장치에 있어서, 연속하여 변화되는 m(m=2, 3,…) 비트 내부 어드레스를 발생하는 내부 어드레스 발생수단(3, 4, 4-A, 4-B)과; 2m-n그룹의 내부 데이타 라인(D0내지 D3, D4내지 D7; D0내지 D3, D4내지 D7, D8내지 D11, D12내지 D15)을 가지며, n(nm) 비트에 의해 액세스되는 메모리 섹션(60 내지 63, 60' 내지 63')과; 2m-n그룹의 데이타 입력/출력핀(P0내지 P3, P4내지 P7; P0내지 P3, P4내지 P7, P8내지 P11, P12내지 P15)과; 상기 m 비트 내부 어드레스의 상위 n 비트로 상기 메모리 섹션을 액세스하고, 상기 m 비트 내부 어드레스의 하위(m-n) 비트로 상기 2m-n그룹의 내부 데이타 라인중 한 그룹을 선택하여, 상기 선택된 그룹의 내부 데이타 라인을 상기 2m-n그룹의 데이타 입력/출력 핀중의 한 그룹(P0내지 P3)에 연결하는 M(M=1, 2, …) 비트 입력/출력 구성 메모리 장치의 모드설정 수단(8, 70, …, 70'); 및 상기 m 비트 내부 어드레스의 하위 n 비트로 상기 메모리 섹션을 액세스하고, 상기 2m-n그룹의 내부 데이타 라인을 상기 2m-n그룹의 데이타 입력/출력핀에 연결하는 M×2m-n비트 입력/출력 구성 메모리 장치의 모드 설정수단(8, 70, …, 70')을 구비하는 것을 특징으로 하는 동기형 반도체 장치.
  10. 동기형 반도체 장치에 있어서, 연속하여 변화되는 m(m=2, 3,…) 비트 내부 어드레스를 발생하는 내부 어드레스 발생수단(3, 4, 4-A, 4-B)과; 2m-n그룹의 내부 데이타 라인(D0내지 D3, D4내지 D7; D0내지 D3, D4내지 D7, D8내지 D11, D12내지 D15)을 가지며, n(nm) 비트로 액세스되는 메모리 섹션(60 내지 63, 60' 내지 63')과; 2m-n그룹의 데이타 입력/출력핀(P0내지 P3, P4내지 P7; P0내지 P3, P4내지 P7, P8내지 P11, P12내지 P15)과; 상기 m 비트 내부 어드레스의 하위 n 비트로 상기 메모리 섹션을 액세스하고, 상기 m 비트 내부 어드레스의 상위(m-n) 비트로 상기 2m-n그룹의 내부 데이타 라인중 한 그룹을 선택하여, 상기 선택된 그룹의 내부 데이타 라인을 상기 2m-n그룹의 데이타 입력/출력 핀중의 한 그룹(P0내지 P3)에 연결하는 M(M=1, 2, …) 비트 입력/출력 구성 메모리 장치의 모드설정 수단(8, 70, …, 70'); 및 상기 m 비트 내부 어드레스의 상위 n 비트로 상기 메모리 섹션을 액세스하고, 상기 2m-n그룹의 내부 데이타 라인을 상기 2m-n그룹의 데이타 입력/출력핀에 연결하는 M×2m-n비트 입력/출력 구성 메모리 장치의 모드 설정수단(8, 70, …, 70')을 구비하는 것을 특징으로 하는 동기형 반도체 장치.
  11. 동기형 반도체 장치에 있어서, m 비트 외부 어드레스(A0', A1',… A9')를 래치하도록 래치 신호(LC)를 수신하는 외부 어드레스 래치회로(3)와; 상기 외부 어드레스 래치 회로에 연결되어, 상기 외부 어드레스에 기초하여 m 비트 내부 어드레스(A0', A1',… A9')를 발생하도록 동기화 클럭신호(SC)를 수신하는 버스트 카운터(4, 4-A, 4-B, 4-C)와; 2m-n그룹의 내부 데이타라인(D0내지 D3, D4내지 D7; D0내지 D3, D4내지 D7, D8내지 D11, D12내지 D15)을 가지며, n(nm) 비트에 의해 액세스되는 메모리 섹션(60 내지 63, 60' 내지 63')과; 2m-n그룹의 데이타 입력/출력핀(P0내지 P3, P4내지 P7; P0내지 P3, P4내지 P7, P8내지 P11, P12내지 P15)과; 상기 2m-n그룹의 내부 데이타 라인과 상기 2m-n그룹의 데이타 입력/출력핀 사이에 연결되어, M(M=1, 2, …) 비트 입력/출력 구성 메모리 장치의 모드에서 상기 2m-n그룹의 데이타 입력/출력핀중 한 그룹에 대한 상기 2m-n그룹의 내부 데이타 라인중 한 그룹을 선택하고, M×2m-n비트 입력/출력 구성 메모리 장치 모드에서 상기 2m-n그룹의 데이타 입력/출력핀에 상기 2m-n그룹의 내부 데이타 라인을 연결하는 입력/출력 선택수단(70 내지 73, 70' 내지 73')과; 보다작은 전이 주파수를 갖는 상기 m 비트 내부 어드레스의 n 비트로 상기 메모리 섹션을 액세스하고, 보다큰 전이 주파수를 갖는 상기 m 비트 내부 어드레스의(m-n) 비트를 갖는 상기 m 비트 내부 어드레스의 (m-n) 비트를 공급함으로써 상기 입력/출력 선택 수단을 활성화하는 M(M=1, 2, …) 비트 입력/출력 구성 메모리 장치의 모드 설정수단(8, 70, …, 70'); 및 보다큰 전이 주파수를 갖는 상기 m 비트 내부 어드레스의 n 비트로 상기 메모리 섹션을 액세스하고, 상기 입력/출력 선택 수단을 비활성화하여 상기 2m-n그룹의 내부 데이타 라인을 상기 2m-n그룹의 데이타 입력/출력핀에 연결하는 M×2m-n비트 입력/출력 구성 메모리 장치의 모드 설정수단(80, 70, …, 70')을 구비하는 것을 특징으로 하는 동기형 반도체 메모리 장치.
  12. 제10항에 있어서, 상기 버스트 카운터는 상기 m 비트 내부 어드레스를 2N-1(N=2, 3, …)만큼 변경시키도록 동기화 클럭신호(SC)를 수신하고; 보다작은 전이 주파수를 갖는 상기 m 비트 내부 어드레스의 상기 n 비트는 상기 m 비트 내부 어드레스의 상위 n 비트 및 그 최하위 비트 내지 N번째 최하위 비트이며; 보다큰 전이 주파수를 갖는 상기 m 비트 내부 어드레스의 상기(m-n) 비트는 그 최하위 비트 내지 N번째 최하위 비트를 제외한 상기 m 비트 내부 어드레스의 하위(m-n) 비트이고; 보다큰 전이 주파수를 갖는 상기 m 비트 내부 어드레스의 상기 n 비트는 상기 m 비트 내부 어드레스의 하위 n 비트인 것을 특징으로 하는 동기형 반도체 장치.
  13. 동기형 반도체 메모리 장치에 있어서, 동기화 클럭신호(SC)에 응답하여 m 비트 내부 어드레스를 발생하는 내부 어드레스 발생수단(4, 4-A, 4-B, 4-C); 및 2k그룹의 내부 데이타 라인(D0내지 D3, D4내지 D7)을 갖는 메모리 섹션으로서, M 비트 입력/출력 구성 메모리 장치 모드와 M×2k(k=1, 2,…) 비트 입력/출력 구성 메모리 장치 모드에서 동작할 수 있는 상기 메모리 섹션(60 내지 63, 60' 내지 63')을 구비하며, 상기 M 비트 입력/출력 구성 메모리 모드하에서 상기 동기화 클럭신호에 응답하여 고주파수에서 변경되는 상기 m 비트 내부 어드레스의 k비트에 의해 선택된 상기 2k그룹의 내부 데이타 라인은 상기 M×2k비트 입력/출력 구성 메모리 모드하에서의 상기 2k그룹의 내부 데이타 라인과 동일한 것을 특징으로 하는 동기형 반도체 메로리 장치.
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