JPH05324463A - メモリ装置及びそれを使用したデータ処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 簡易な構成により小規模なハードウェアで且
つ消費電力の増大を抑制して、入力されたアドレスに隣
接するワードのアクセスを可能としたメモリ装置及びそ
れを使用したデータ処理装置の提供を目的とする。 【構成】 アドレスデコーダ11が発生したワード選択信
号を外部から所定の信号が与えられた場合に所定ビット
数シフトしてメモリに与えるシフト回路12を備え、シフ
ト回路12に所定の信号が与えられていない場合には外部
から入力されるアドレス信号をデコードしたワード選択
信号がそのままメモリに与えられ、シフト回路12に所定
の信号が与えられている場合には外部から入力されるア
ドレス信号をデコードしたワード選択信号がシフトされ
てメモリに与えられ、同一のアドレス信号を与えること
により異なるワードアドレスがアクセスされる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はメモリ装置及びそれを使
用したデータ処理装置に関し、更に詳述すれば、ワード
境界を越えてメモリアクセスする場合に、本来アクセス
すべきワードアドレスから隣接ワードアドレスを自動的
に発生することを可能としたメモリ装置及びそれを使用
したデータ処理装置に関する。

【０００２】

【従来の技術】メモリ装置は、メモリ本体（以下、単に
メモリという）と、アクセスされるべきアドレスを指示
するためにメモリ装置外部から入力されるアドレス信号
をデコードするデコーダと、メモリから読出されたデー
タの信号を増幅してメモリ装置外部へ出力するためのセ
ンスアンプと、メモリへデータを書込む際に外部から与
えられたデータの信号をドライブするドライバ等にて構
成されている。

【０００３】ところで、メモリは１ビット単位のアドレ
ス、即ちビットアドレスが付与されている場合と、１ワ
ード単位のアドレス、即ちワードアドレスが付与されて
いる場合と、両者が付与されている場合とがある。この
ような、ワードアドレスが付与されているメモリに対す
るアクセスに際しては、命令，データによっては本来の
アドレスとそれに隣接するワードとの２ワードを一度に
アクセスする場合があり、更に１ワード長のデータをワ
ード境界をまたがって記憶することが可能なメモリに対
するアクセスに際しては隣接する２ワードを共にアクセ
スする必要がある。

【０００４】従来、１ワード長データのメモリ上での配
置がワード境界にまたがることが可能なメモリ装置は図
９のブロック図に示されているように構成されている。

【０００５】メモリとしての主記憶装置1001はアドレス
バス1003とデータバス1004とを介して主記憶アクセス装
置1002と接続されており、アドレスバス1003を介して与
えられるアドレス信号で指定された主記憶装置1001上の
ワードデータがデータバス1004へ出力される。主記憶装
置1001における１ワード内がワード内アドレス０〜ｎに
割り付けられており、主記憶アクセス装置1002から出力
されるメモリアクセス要求はワード単位でのみ可能であ
る。そして、ワードアドレスがｗ₁ , ワード内アドレス
がｗ₀ から始まる１ワード長データをアクセスする場合
には、サブメモリアドレスバス８，９，10により全ての
サブメモリ1005, 1006, 1007のアドレスｗ₁ がアクセス
され、サブメモリデータバス1011, 1012, 1013を介して
データｍ₀ , ｍ₁ , ｍ₂ の読み書きが行われる。

【０００６】この際、ワード内アドレスｗ₀ が０以外で
あれば主記憶アクセス装置1002がそれを判断して次のワ
ードアドレスｗ₁ ＋１に対しても同様にアクセスが行わ
れる。そして、以上のようにしてアクセスされた２個の
１ワードデータを主記憶アクセス装置1002内で合成して
所望の１ワードデータが得られる。

【０００７】しかし、上述のような従来の構成では任意
のアドレスの１ワード長データの読み書きのみが必要な
場合にそのデータが主記憶装置1001上の２ワードにまた
がっていれば必ず２回のメモリアクセスが行われるの
で、メモリアクセスに長時間を要するという問題があ
る。

【０００８】このような事情から、たとえば特開平2-24
4350号公報に開示されている発明が提案されている。こ
の特開平2-244350号公報の発明は、図10のブロック図に
その構成が示されている。

【０００９】図10において、参照符号1014は１ワード長
データをワード境界にまたがって記憶することが可能な
主記憶装置であり、アドレスバス1016及びデータバス10
17を介して主記憶アクセス装置1015及びワード内配置変
換回路1019に接続されている。主記憶装置1014は、ｎ＋
１個のサブメモリ(M0, M1 … Mn)1020, 1021, 1022と、
ワード選択アドレス生成回路1018とで構成されている。

【００１０】サブメモリ1020, 1021, 1022に対するアク
セスはそれぞれサブメモリアドレスバス1023, 1024, 10
25とサブメモリデータバス1026, 1027, 1028とに対して
独立に行われ、それぞれのアクセスデータ値をｍ₀ , ｍ
₁ , …ｍ_n とする。ワード選択アドレス生成回路1018は
アドレスバス1016中のワードアドレスを示すワード選択
アドレスバス1029とワード内アドレスを示すワード内選
択アドレスバス1030とを入力として、ワードアドレス及
びワード内アドレスのそれぞれの値ｗ₁ 及びｗ₀ から図
11に示されている動作表に従ってアクセスすべきサブメ
モリとそのワード選択アドレスとを生成してサブメモリ
アドレスバス1023, 1024, 1025上へ出力する。

【００１１】一方、ワード内配置変換回路1019は、ワー
ド内アドレスを示すワード内選択アドレスバス1031を入
力として、ワード内アドレスの値ｗ₀ から図12に示され
ている動作表に従って、データバス1017のサブメモリデ
ータバス1026, 1027, 1028に対応するデータｍ₀ ,
ｍ₁ , ｍ₂ の順序を組み替えて整列する。

【００１２】以上のような構成により、主記憶装置1014
はアドレスバス1016で接続されている主記憶アクセス装
置1015からのアクセス要求に応じて、ワード選択アドレ
スバス1029で示されるワードアドレスｗ₁ 内のワード内
選択アドレスバス1030で示されるアドレスｗ₀ からの１
ワード長データを読み出す場合は、ワードアドレスｗ₁
のワード内アドレスがｗ₀ 番目からｎ番目までのサブメ
モリのデータと、ワードアドレスｗ₁ ＋１のワード内ア
ドレスが０番目からｗ₀ −１番目までのサブメモリのデ
ータとを１度のアクセスで読み出す。

【００１３】一方、このようにして読み出されたデータ
ｍ₀ , ｍ₁ , …ｍ_n はワード内配置変換回路1019に１回
のバスサイクルで転送され、ｍ_w0, …, ｍ_n , ｍ₀ , …
ｍ_w0-1の順で１ワード長データに並び換えられ、主記憶
アクセス装置1015に送られる。

【００１４】このような１ワード長データの書込み動作
は上述の読出しの際の動作と同様である。

【００１５】また、類似の技術として特開平2-255929号
公報の発明も知られている。この特開平2-255929号公報
の発明は端的には、アクセス対象データ長とデータ位置
とによりワード境界をまたぐアクセスであることが示さ
れている場合、アクセス対象のデータの先頭位置のワー
ドアドレスの次のワードアドレスをCPU から供給するた
めに加算器を備える構成を採っている。

【００１６】

【発明が解決しようとする課題】このように、上述の特
開平2-255929号公報の発明ではワード境界を越えてアク
セスすべきアドレスをメモリ装置に与えるための加算器
を備えている。

【００１７】一方、前述の特開平2-244350号公報の発明
では、隣接ワードのアドレスの発生手段 (上述の加算器
に対応する) については明示されていないが、ほぼ同一
の構成を前提にしていると考えられる。その根拠は、ワ
ード選択アドレス生成回路（図10の参照符号1018) の出
力をそれぞれのサブメモリに与えるワード線が、それぞ
れのサブメモリについて独立して存在しているからであ
る。従って、アクセス対象のワードの先頭部分のアドレ
スと、隣接ワードのアドレスとの双方を予めワード選択
アドレス生成回路で準備し、各サブメモリに与えるよう
に構成されていることは明らかである。

【００１８】ところで、ワード境界を越えてメモリをア
クセスすることを許容するために、従来例に示されてい
るような構成を採る場合、以下のような問題が生じる。

【００１９】隣接ワードのアドレスを発生するために、
加算器 (あるいはインクリメンタ)及び加算器の入力ま
たは加算結果のいずれか一方を選択するための選択回路
を備える必要がある。このため、ハードウェア量が増大
し、更にアクセスすべき先頭アドレスが確定した後に実
際にメモリに与えられるワード選択線の出力値を確定す
る過程において加算処理を実行する必要があるため、メ
モリアクセス時間が大幅に増大する。

【００２０】各サブメモリそれぞれに独立して、あるい
は異なるアドレスまたはワード選択線を設ける必要があ
るため、ハードウェア規模が増大する

【００２１】上述の両方の理由に起因して消費電力が増
加するため、特にバッテリ駆動タイプのデータ処理装置
では頻繁に充電を反復する必要が生じる。

【００２２】本発明はこのような事情に鑑みてなされた
ものであり、簡易な構成により小規模なハードウェアで
且つ消費電力の増大を抑制して、入力されたアドレスに
隣接するワードのアクセスを可能としたメモリ装置及び
それを使用したデータ処理装置の提供を目的とする。

【００２３】

【課題を解決するための手段】本発明の第１の発明に係
るメモリ装置は、アドレスデコーダが発生したワード選
択信号を外部から所定の信号が与えられた場合に所定ビ
ット数シフトしてメモリに与えるシフト回路を備えてい
る。

【００２４】そして、本発明の第１の発明に係るデータ
処理装置は上述のメモリ装置を複数と、これらにアドレ
ス信号を与えてアクセスすると共に、各メモリ装置に対
して入出力されるデータの順序を変換するローテータを
有するマイクロプロセッサを備えている。

【００２５】また、本発明の第２の発明に係るメモリ装
置は、１ワードのデータをそれぞれワード単位でアドレ
スが割り付けられているサブメモリに分割して格納する
ように構成されたメモリ装置において、入力されたワー
ド選択信号を外部から所定の信号が与えられた場合に所
定ビット数シフトして出力するシフト回路をサブメモリ
よりも１個少なく備え、アドレスデコーダから出力され
たワード選択信号を１個のサブメモリには直接、他の各
サブメモリにはそれぞれシフト回路を介して与えるよう
に構成されている。

【００２６】そして、本発明の第２の発明に係るデータ
処理装置は上述のメモリ装置と、これらにアドレス信号
を与えてアクセスすると共に、メモリ装置の各シフト回
路に所定の信号を与える手段を有するマイクロプロセッ
サと、メモリ装置に対して入出力されるデータの順序を
変換するローテータとを備えている。

【００２７】更に、本発明の第３の発明に係るメモリ装
置は、１ワードのデータをそれぞれワード単位でアドレ
スが割り付けられているサブメモリに分割して格納する
ように構成されたメモリ装置において、入力されたワー
ド選択信号を外部から所定の信号が与えられた場合に所
定ビット数シフトして出力するシフト回路をサブメモリ
と同数備え、アドレスデコーダから出力されたワード選
択信号をサブメモリにそれぞれシフト回路を介して与え
るべくように構成されている。

【００２８】そして、本発明の第３の発明に係るデータ
処理装置は上述のメモリ装置と、これらにアドレス信号
を与えてアクセスすると共に、メモリ装置の各シフト回
路に所定の信号を与える手段を有するマイクロプロセッ
サと、メモリ装置に対して入出力されるデータの順序を
変換するローテータとを備えている。

【００２９】

【作用】本発明の第１の発明に係るメモリ装置では、シ
フト回路に所定の信号が与えられていない場合には外部
から入力されるアドレス信号をデコードしたワード選択
信号がそのままメモリに与えられ、シフト回路に所定の
信号が与えられている場合には外部から入力されるアド
レス信号をデコードしたワード選択信号がシフトされて
メモリに与えられ、同一のアドレス信号を与えることに
より異なるワードアドレスがアクセスされる。

【００３０】そして、本発明の第１の発明に係るデータ
処理装置では、一つのアドレス信号を与えることによ
り、必要に応じて複数のメモリ装置の異なるワードアド
レスがそれぞれアクセスされて１ワードのデータの読出
し，書込みが行われる。

【００３１】本発明の第２，第３の発明に係るメモリ装
置では、外部から入力されるアドレス信号をデコードし
たワード選択信号がシフト回路に与えられている所定の
信号に応じてシフトされ、あるいはシフトされずにサブ
メモリに与えられ、同一のアドレス信号を与えることに
より各サブメモリの異なるワードアドレスがアクセスさ
れる。

【００３２】そして、本発明の第２，第３の発明に係る
データ処理装置では、一つのアドレス信号を与えること
により、必要に応じて複数のサブメモリ装置の異なるワ
ードアドレスがそれぞれアクセスされ、異なるワードア
ドレスにまたがった１ワードのデータが読出され、また
異なるワードアドレスにまたがって１ワードのデータが
書込まれる。。

【００３３】

【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。

【００３４】図１は本発明の第１の発明に係るメモリ装
置一実施例の構成を示すブロック図である。図１におい
て、参照符号１にて示されている一点鎖線の範囲が本発
明のメモリ装置である。本発明のメモリ装置１は、8Kワ
ード×８ビット、即ち64Ｋビット構成のメモリ本体（以
下、メモリセルという）13と、メモリ装置１に外部から
13ビットのアドレス信号線L1を介して与えられるアドレ
ス信号入力をデコードするアドレスデコーダ11と、この
アドレスデコーダ11によりデコードされた２¹³ビットの
ワード選択信号を１ビットだけシフトしてメモリセル13
に与える１ビットシフタ12と、メモリセル13から読み出
されたデータを外部へ出力するための、またメモリセル
13にデータを書込むためにドライブするためのセンスア
ンプ及び書込みデータドライバ14等にて構成されてい
る。

【００３５】なお、１ビットシフタ12からメモリセル13
へのワード選択信号の伝播はそれぞれインバータを介装
したワード線L2にて行われる。また１ビットシフタ12に
は外部からシフト制御信号線L3を介してシフト制御信号
が与えられており、このシフト制御信号がローレベルで
ある場合には１ビットシフタ12はアドレスデコーダ11か
ら入力される２¹³ビットのワード選択信号をそのままワ
ード線L2へ出力し、シフト制御信号がハイレベルである
場合には１ビットシフタ12はアドレスデコーダ11から入
力される２¹³ビットのワード選択信号を１ビットずらせ
てワード線L2へ出力する。

【００３６】更に、メモリセル13とセンスアンプ及び書
込みデータドライバ14との間はビット線L4にて接続され
ている。メモリセル13からデータが読み出される場合に
は、メモリセル13からセンスアンプ及び書込みデータド
ライバ14へビット線L4を介してデータ信号が出力され、
データがメモリセル13に書き込まれる場合には、センス
アンプ及び書込みデータドライバ14からメモリセル13へ
データ信号が入力される。本実施例のメモリセル13は8K
ワード×８ビットの構成を採っているので、８ビット分
のビット線L4がデータ入出力に用いられる。

【００３７】なお、参照符号L5はセンスアンプ及び書込
みデータドライバ14と外部との間でデータ信号を送受す
るデータ入出力線である。

【００３８】このような構成の本発明の第１の発明に係
るメモリ装置の動作は以下の如くである。

【００３９】アドレス信号線L1を介して外部から入力さ
れた13ビットのアドレス信号はアドレスデコーダ11でデ
コードされ、２¹³ (＝8K) ビットのワード選択信号とし
て出力され、１ビットシフタ12に入力される。

【００４０】１ビットシフタ12にはシフト制御信号線L3
を介してシフト制御信号が入力されている。このシフト
制御信号がハイレベル (アクティブ) である場合には、
１ビットシフタ12はワード選択信号を１ビットだけシフ
トして出力する。即ち、シフト制御信号がハイレベルで
ある場合には、アドレスデコーダ11のデコード結果が１
ビットだけシフトされることになり、隣接するアドレス
が選択される。

【００４１】この結果、外部からアドレス信号線L1を介
して与えられたアドレスに対して１アドレスだけ隣のア
ドレスがアクセスされる。たとえば、外部からアドレ
ス”ｋ”が与えられた場合、通常は第ｋ番目のワードが
アクセスされるが、１ビットシフタ12にシフト制御信号
線L3を介して与えられているシフト制御信号がハイレベ
ルであれば第ｋ＋１番目のワードがアクセスされる。

【００４２】図２は本発明の第１の発明に係る上述のメ
モリ装置を用いたデータ処理装置の構成を示すブロック
図である。

【００４３】図２において、参照符号２はマイクロプロ
セッサを示しており、内部データバス21, ローテータ22
等が内蔵されている。そして、上述の図１に参照符号13
にて示されているメモリ装置はこのマイクロプロセッサ
２の外部メモリとして本実施例では４個がそれぞれサブ
メモリ0 100,サブメモリ1 101,サブメモリ2 102,サブメ
モリ3 103 として、アドレス信号線L1及びデータ入出力
線L5にて接続されている。

【００４４】更に、マイクロプロセッサ２と各サブメモ
リ0 100,サブメモリ1 101,サブメモリ2 102,サブメモリ
3 103 との間には個別のシフト制御信号線L3が接続され
ている。より具体的には、マイクロプロセッサ２からサ
ブメモリ0 100 へはシフト制御信号S0が、サブメモリ1
101 からは同S1が、サブメモリ2 102 からは同S2が、サ
ブメモリ3 103 からは同S3がそれぞれシフト制御信号線
L3を介して与えられる。

【００４５】ローテータ22は各サブメモリ0 100,サブメ
モリ1 101,サブメモリ2 102,サブメモリ3 103 から読出
されたデータをデータ入出力線L5を介して入力し、８ビ
ット単位で並べ換えるために備えられている。

【００４６】このようなデータ処理装置では、マイクロ
プロセッサ２による外部メモリアクセス時には、マイク
ロプロセッサ２からは13ビット幅のアドレス信号がアド
レス信号線L1へ出力されると共に４ビットのシフト制御
信号S0〜S3がシフト制御信号線L3へ出力される。たとえ
ば、ワードアドレス”ｋ”の３バイト目から32ビットを
アクセスするには、シフト制御信号の内のS0とS1とをロ
ーレベル (ノンアクティブ) として、同S2とS3とをハイ
レベル (アクティブ) としてそれぞれサブメモリ0 100,
サブメモリ1 101,サブメモリ2 102,サブメモリ3 103 に
与えるように、各シフト制御信号S0, S1, S2, S3をマイ
クロプロセッサ２で制御する。

【００４７】この際、各サブメモリ0 100,サブメモリ1
101,サブメモリ2 102,サブメモリ3103 には共通にアド
レス”ｋ”がマイクロプロセッサ２からアドレス信号線
23を介して与えられる。しかし、サブメモリ3 103 とサ
ブメモリ2 102 に与えられているシフト制御信号S3及び
S2はハイレベルであるため、これらのサブメモリ3103
とサブメモリ2 102 では実際にはアドレス”ｋ＋１”に
対応するデータがアクセスされる。

【００４８】このようにして各サブメモリ0 100,サブメ
モリ1 101,サブメモリ2 102,サブメモリ3 103 がアクセ
スされてそれぞれからデータが読出された場合、それら
のデータはデータ入出力線L5を介してマイクロプロセッ
サ２のローテータ22に入力される。そして、ローテータ
22はマイクロプロセッサ２の内部データバス21の上位ビ
ット側にサブメモリ1 101 のデータが出力されるよう
に、バイト単位での回転処理を行う。

【００４９】逆に、上述のように各サブメモリ0 100,サ
ブメモリ1 101,サブメモリ2 102,サブメモリ3 103 をア
クセスしてそれぞれかにデータを書込む場合、ローテー
タ22はマイクロプロセッサ２の内部データバス21の上位
ビット側のデータがサブメモリ1 101 に書き込まれるよ
うに、バイト単位での回転処理を行った上でデータ入出
力線L5へデータを出力する。

【００５０】このようにして、ワード境界を越えるよう
なメモリアクセスも、通常のメモリアクセスと全く同一
のタイミング及びアクセスサイクルで処理可能になる。
なお、上述の説明ではデータの書込み, 読出しの双方に
共通であるため、読出し／書込みの制御そのものについ
ては省略した。

【００５１】図３は本発明の第１の発明に係るメモリ装
置の他の実施例の構成を示すブロック図である。

【００５２】一般的に、半導体メモリ装置はメモリセル
配列の縦横比を１になるべく近くし、またアドレスデコ
ード処理の負荷を小さくするために複数カラム構成を採
る場合が多い。このため図３に示されている実施例で
は、８カラム構成を採ることにより、8Kワード×８ビッ
トのメモリのワード方向を1/８に圧縮して1Kワードと
し、ビット線を64本に増加させている。１ビット当り８
本のビット線から１本を選択するためにカラム選択回路
18が設けられている。本実施例では、13ビットの入力ア
ドレス信号の内の下位３ビットがカラムデコーダ16に入
力されてカラム選択用に用いられている。なお、13ビッ
トの入力アドレス信号の内の上位10ビットはロウデコー
ダ15に入力されてロウ選択用に用いられている。

【００５３】従って、隣接アドレスをアクセスするため
に、図１に示されている構成ではワード線L2の信号を１
ビットずつシフトするための１ビットシフタ12を設けて
いるが、本実施例の場合には、カラムデコーダ16のから
カラム選択線へ出力される信号を１ビットづつシフトす
るための参照符号17にて示されている１ビットシフタが
設けられている。

【００５４】更に、入力アドレス信号の下位３ビット
が”111 ”である場合には、シフト制御信号がハイレベ
ルであれば”000 ”が入力された場合と同一のカラムが
選択される。この場合には、上位10ビットのデコード結
果を１ビットシフトする必要がある。このためには、下
位３ビットが”111 ”であることを検知するための３入
力NANDゲート31, 及びシフト制御信号線L3を介して与え
られるシフト制御信号がハイレベルである場合にのみロ
ウデコーダ15のデコーダ結果を１ビットだけシフタする
ために信号をアクティブにする２入力 NORゲート32が備
えられている。

【００５５】図４は１ビットシフタ12(17)の構成例を示
す回路図である。

【００５６】１ビットシフタ12(17)は、１ワード当り２
個のｎチャネルトランジスタT10(T11, T12…T1n),T20(T
21, T22 …T2n)で構成されており、極めて小規模のハー
ドウェア量で構成されている。そして、各トランジスタ
はシフト制御信号線L3を介して与えられるシフト制御信
号によりオン／オフ制御される。たとえば、アドレスラ
イン”１”とワードライン”１”との間は、シフト制御
信号が通常のローレベルであればトランジスタT11 がオ
フ,T21がオン状態となるので、アドレスライン”１”の
信号がそのままワードライン”１”へ出力される。一
方、シフト制御信号がハイレベルであればトランジスタ
T11 がオン,T21がオフ状態となるので、アドレスライ
ン”０”の信号が１ビットシフトされてワードライン”
１”へ出力される。

【００５７】なお、シフト制御信号がハイレベルである
場合、ワードライン”０”には信号”０”が出力され
る。

【００５８】従って、シフト制御信号線L3を介して与え
られるシフト制御信号がローレベルである場合には、ア
ドレスデコーダ11から入力されるアドレスデコード結果
がそのままワード線L2へ出力されるが、シフト制御信号
がハイレベルである場合には、全入力が１ビットづつシ
フトされ、たとえばアドレス”ｎ−１”の値がワードラ
イン”ｎ”へ出力される。

【００５９】図５はアドレスデコーダ11, ロウデコーダ
15, カラムデコーダ16の具体的構成例を示す回路図であ
る。なお、ここでは説明の簡略化のため、アドレス信号
線L1が４ビット入力であり、出力される信号が16ビット
である場合を示している。

【００６０】このような構成のアドレスデコーダでは、
４ビット幅のアドレス信号がアドレス信号線L1を介して
入力されると、16本の制御信号の内の１本がアクティブ
（ローレベル）になる。たとえば、入力アドレス信号と
して10進数の”15”を表す２値信号”1111”が入力され
ると、図５の最下段の４入力NANDゲートの入力のみが全
て”１”になってアドレス15のみがローレベルになる。

【００６１】図６は本発明の第２の発明に係るメモリ装
置の一実施例の構成を示すブロック図である。

【００６２】図６において、参照符号11はアドレスデコ
ーダであり、外部からアドレス信号線L1を介してアドレ
ス信号が入力されることは前述の第１の発明と同様であ
る。また、参照符号100, 101, 102, 104はそれぞれ８ビ
ット幅のサブメモリ０, サブメモリ１, サブメモリ２,
サブメモリ３を示している。そして、各サブメモリ010
0,サブメモリ1 101,サブメモリ2 102,サブメモリ3 103
間にはそれぞれ１ビットシフタ120, 121, 122 が配置さ
れている。これらの１ビットシフタ120, 121, 122 に
はシフト制御信号線L3を介してシフト制御信号S0, S1,
S2がそれぞれ与えられている。

【００６３】なお、参照符号140, 141, 142, 143はいず
れもセンスアンプ及び書込みデータドライバであり、そ
れぞれサブメモリ0 100,サブメモリ1 101,サブメモリ2
102,サブメモリ3 103 とバイト単位ローテータ220 との
間を接続している。

【００６４】このような本発明の第２の発明のメモリ装
置の動作は以下の如くである。図６には示されていない
マイクロプロセッサ内のアドレスバスからｎビットのア
ドレス信号がこのメモリ装置に与えられると、アドレス
デコーダ11により２ⁿ本のワード選択信号にデコードさ
れてワード線L2を介してまずサブメモリ0 100に与えら
れ、以下順次１ビットシフタ120,サブメモリ1 101,１ビ
ットシフタ121,サブメモリ3 103,１ビットシフタ122,サ
ブメモリ3 103 に伝播される。

【００６５】このような構成の本発明の第２の発明に係
るメモリ装置の動作は以下の如くである。

【００６６】ワード単位のアクセスに際して、先頭のバ
イトがサブメモリ3 103 である場合は全サブメモリ0 10
0,サブメモリ1 101,サブメモリ2 102,サブメモリ3 103
に対して同一のワードを選択すればよいため、シフト制
御信号S2, S1, S0はローレベルにされる。また、バイト
単位ローテータ220 もローテートせずにそのままのバイ
ト順位でデータを転送する。

【００６７】このような動作により、データの読出しの
場合は各サブメモリ0 100,サブメモリ1 101,サブメモリ
2 102,サブメモリ3 103 から読出されたデータがバイト
単位ローテータ220 でそのまま１ワード長データとして
データバスへ出力される。一方、データの書込みの場合
は１ワード長データがデータバスからそのままバイト単
位ローテータ220 を介して各サブメモリ0 100,サブメモ
リ1 101,サブメモリ2102,サブメモリ3 103 に書き込ま
れる。

【００６８】一方、たとえばワード単位のアクセス時に
先頭アドレスがサブメモリ1 101 である場合には、サブ
メモリ3 103 及びサブメモリ2 102 については次のワー
ドを読み出す必要がある。このような場合には、シフト
制御信号の内のS1のみをハイレベルにすればよい。これ
により、たとえばアドレスとして”ｋ”が与えられた場
合、１ビットシフタ120 はサブメモリ0 100 からのアド
レス信号をサブメモリ1 101 にそのまま出力するので、
サブメモリ1 101 とサブメモリ0 100 についてはアドレ
ス”ｋ”がアクセスされる。また、１ビットシフタ121
はサブメモリ1101 からのアドレス信号を１ビットシフ
タしてサブメモリ2 102 に出力するので、サブメモリ2
102 はアドレス”ｋ＋１”がアクセスされる。更に、１
ビットシフタ122 はサブメモリ2 102 からのアドレス信
号をそのままサブメモリ3 103に出力するので、サブメ
モリ3 103 はアドレス”ｋ＋１”がアクセスされる。

【００６９】この場合には、バイト単位ローテータ220
により２バイトのローテートを行うことにより、サブメ
モリ1 101 から読み出した先頭バイトが上位に位置する
ように並べ換えを行うことが出来る。

【００７０】アクセス対象のワードの先頭バイト位置、
即ち先頭バイトが格納されているサブメモリと、シフト
制御信号と、ローテート制御信号との間の関係を表１に
示す。

【００７１】

【表１】

【００７２】図７は本発明の第３の発明に係るメモリ装
置の構成例を示すブロック図である。

【００７３】スキュー、即ちビット間のメモリアクセス
時間のバラツキを最小にするためには、デコードされた
アドレスが全てのサブメモリ0 100,サブメモリ1 101,サ
ブメモリ2 102,サブメモリ3 103 に可及的に同時に伝達
されるように構成することが望ましい。このためハード
ウェアのレイアウト面での観点から、アドレスデコーダ
11をサブメモリ100, 101, 102, 103群の中央に配置する
ことが望ましい。図７に示されている構成例はそのよう
な配慮を加えた例である。

【００７４】このようなレイアウトを採用した場合の動
作は、先頭バイト位置とシフト制御信号とローテート制
御信号との関係を調整することにより、上述の図６に示
されている構成と基本的に同一になる。図７に示されて
いる構成例の先頭バイト位置とシフト制御信号とローテ
ート制御信号との関係を表２に示す。

【００７５】

【表２】

【００７６】図８は本発明の第２及び第３の発明に係る
上述の各メモリ装置を用いたデータ処理装置の構成を示
すブロック図である。

【００７７】図８において、参照符号２はマイクロプロ
セッサを示している。そして、参照符号110 にて示され
ている上述の図６または図７に示されている本発明の第
２の発明のメモリ装置がマイクロプロセッサ２にアドレ
ス信号線L1及びシフト制御信号線L3にて接続されてい
る。更にバイト単位ローテータ220 がメモリ装置110 と
データ入出力線L5にて接続されており、またマイクロプ
ロセッサ２のデータバスとも接続されている。

【００７８】このようなデータ処理装置では、上述の表
１または表２に示されているようにシフト制御信号をマ
イクロプロセッサ２が制御する。

【００７９】なお、上記実施例では、１ワードが32ビッ
トで４個のサブメモリから構成されるメモリ装置を例と
して説明したが、本発明はそのような条件に限定される
ものではない。スーパースカラ型のマイクロプロセッサ
のように、複数ワードを同時にメモリから読み出す必要
があるプログラムに対しても適用可能である。

【００８０】また上記各実施例では、アドレスデコーダ
から出力された信号を１ビットシフトする構成について
のみ説明したが、これに限らず、複数ビットシフトする
ような構成を採ることも勿論可能である。

【００８１】また上記各実施例では、アドレスバスとデ
ータバスとが独立して存在する場合について説明されて
いるが、一つのバスを共用する構成に対しても適用可能
であることは言うまでもない。

【００８２】更に上記各実施例では、ワード単位でアク
セスする場合についてのみ説明されているが、２バイト
アクセス，３バイトアクセスあるいは更に多数の複数ア
クセス等の種々のワード境界を越えるメモリアクセスに
ついて本発明は広く効果を奏する。但し、２バイトアク
セス，３バイトアクセス等についてはサブメモリそれぞ
れに書込み制御が必要であることは従来と同様である。

【００８３】更にまた上記各実施例では、バイト単位で
のローテータをハードウェアとして備える構成が示され
ているが、同等の処理はCPU によっても可能であり、こ
のローテータ自体はCPU にその処理を代行させることも
可能である。

【００８４】また更に上記各実施例では、たとえば図１
及び図３に示されているように、シフタ回路とワード選
択線との間にレベル保持用のインバータを装入した例
と、インバータが装入されていない例とが示されている
が、いずれの構成を採る場合にも本発明の本質には全く
影響はない。

【００８５】

【発明の効果】以上に詳述したように本発明によれば、
メモリに与えられるワード選択信号をシフトする回路を
付加することにより、従来の加算回路及びアドレス選択
用のセレクタ回路を不要とし、簡単且つ少量のハードウ
ェア量にて、ワード境界を越えるメモリアクセスを１回
のアクセスで行えるようになる。特に、従来例において
加算器のレイアウトがメモリとは全く別に行われている
のに対して、シフト回路を使用する本発明の場合にはメ
モリ, サブメモリに隣接して配置することが可能である
ため、レイアウト効率が各段に向上する。

【００８６】また、メモリに与えられるワード選択信号
をシフトする回路を付加することにより、加算器を必要
としている従来例に比して、ワード境界を越えるメモリ
アクセスが高速化される。

【００８７】更に、一つのアドレスを与えるのみでワー
ド境界をまたぐメモリアクセスが可能になるため、アド
レスを２回にわけて与える従来例、たとえば特開平2-24
4350号公報の発明に比して、バス及びメモリの利用効率
を向上させることが可能になり、ひいてはシステム全体
の性能を向上させることが出来る。

【００８８】また更に、少量のハードウェアでしかも少
ないサイクル数でメモリアクセスが可能になるので、同
一の処理を行う場合には従来の装置に比して消費電力が
低減する。

【図面の簡単な説明】

【図１】本発明の第１の発明に係るメモリ装置一実施例
の構成を示すブロック図である。

【図２】本発明の第１の発明に係る上述のメモリ装置を
用いたデータ処理装置の構成を示すブロック図である。

【図３】本発明の第１の発明に係るメモリ装置の他の実
施例の構成を示すブロック図である。

【図４】本発明の第１の発明に係るメモリ装置の１ビッ
トシフタの構成例を示す回路図である。

【図５】本発明の第１の発明に係るメモリ装置のアドレ
スデコーダ, ロウデコーダ, カラムデコーダ等の各デコ
ーダの具体的構成例を示す回路図である。

【図６】本発明の第２の発明に係るメモリ装置の一実施
例の構成を示すブロック図である。

【図７】本発明の第３の発明に係るメモリ装置の構成例
を示すブロック図である。

【図８】本発明の第２及び第３の発明に係る上述の各メ
モリ装置を用いたデータ処理装置の構成を示すブロック
図である。

【図９】従来の１ワード長データのメモリ上での配置が
ワード境界にまたがることが可能なメモリ装置の構成を
示すブロック図である。

【図１０】従来の１ワード長データのメモリ上での配置
がワード境界にまたがることが可能なメモリ装置の他の
構成を示すブロック図である。

【図１１】図10に示されているメモリ装置の動作状態を
示す表である。

【図１２】図10に示されているメモリ装置の動作状態を
示す表である。

【符号の説明】

１ メモリ装置 11 アドレスデコーダ 12 １ビットシフタ 13 メモリセル ２ マイクロプロセッサ 100 〜103 サブメモリ 22 ローテータ 220 バイト単位ローテータ 120 〜123 １ビットシフタ

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成４年１１月２４日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】請求項４

【補正方法】変更

【補正内容】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】請求項５

【補正方法】変更

【補正内容】

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】請求項６

【補正方法】変更

【補正内容】

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００８０

【補正方法】変更

【補正内容】

【００８０】また上記各実施例では、アドレスデコーダ
から出力された信号を１ビットシフトする構成について
のみ説明したが、これに限らず、論理的な１ワードが物
理的な複数ワードに相当するような構成を採るデータ処
理装置等においては複数ビットシフトするような構成を
採ることも勿論可能である。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 外部から入力されるアドレス信号をデコ
   ードしてワード選択信号を発生するアドレスデコーダ
   と、ワード単位でアドレスが割り付けられており、前記
   アドレスデコーダが発生したワード選択信号に対応する
   ワードアドレスがアクセスされるメモリとを備えたメモ
   リ装置において、 前記アドレスデコーダが発生したワード選択信号を外部
   から所定の信号が与えられた場合に所定ビット数シフト
   して前記メモリに与えるシフト回路を備えたことを特徴
   とするメモリ装置。
2. 【請求項２】 外部から入力されるアドレス信号をデコ
   ードしてワード選択信号を発生するアドレスデコーダ
   と、１ワードのデータをそれぞれワード単位で割り付け
   られているアドレスに分割して格納し、前記アドレスデ
   コーダが発生したワード選択信号に対応するワードアド
   レスがアクセスされる複数のサブメモリとを備えたメモ
   リ装置において、 入力されたワード選択信号を外部から所定の信号が与え
   られた場合に所定ビット数シフトして出力するシフト回
   路を前記サブメモリよりも１個少なく備え、 前記アドレスデコーダから出力されたワード選択信号を
   １個のサブメモリには直接、他の各サブメモリにはそれ
   ぞれ前記シフト回路を介して与えるべくなしてあること
   を特徴とするメモリ装置。
3. 【請求項３】 外部から入力されるアドレス信号をデコ
   ードしてワード選択信号を発生するアドレスデコーダ
   と、１ワードのデータをそれぞれワード単位で割り付け
   られているアドレスに分割して格納し、前記アドレスデ
   コーダが発生したワード選択信号に対応するワードアド
   レスがアクセスされる複数のサブメモリとを備えたメモ
   リ装置において、 入力されたワード選択信号を外部から所定の信号が与え
   られた場合に所定ビット数シフトして出力するシフト回
   路を前記サブメモリと同数備え、 前記アドレスデコーダから出力されたワード選択信号を
   前記サブメモリにそれぞれ前記シフト回路を介して与え
   るべくなしてあることを特徴とするメモリ装置。
4. 【請求項４】 外部から入力されるアドレス信号をデコ
   ードしてワード選択信号を発生するアドレスデコーダ
   と、ワード単位でアドレスが割り付けられており、前記
   アドレスデコーダが発生したワード選択信号に対応する
   ワードアドレスがアクセスされるメモリとを有する複数
   のメモリ装置と、 前記各メモリ装置にアドレス信号を与えることにより前
   記各メモリ装置をアクセスするマイクロプロセッサとを
   備えたデータ処理装置において、 前記各メモリ装置は、前記アドレスデコーダが発生した
   ワード選択信号を外部から所定の信号が与えられた場合
   に所定ビット数シフトして前記メモリに与えるシフト回
   路を備え、 前記マイクロプロセッサは、前記各シフト回路に与えら
   れる前記所定の信号を発生する手段と、前記シフト回路
   それぞれに与えられる所定の信号に対応して前記各メモ
   リ装置へのデータの入出力の順序を変換するローテータ
   とを備えたことを特徴とするデータ処理装置。
5. 【請求項５】 外部から入力されるアドレス信号をデコ
   ードしてワード選択信号を発生するアドレスデコーダ
   と、１ワードのデータをそれぞれワード単位で割り付け
   られているアドレスに分割して格納し、前記アドレスデ
   コーダが発生したワード選択信号に対応するワードアド
   レスがアクセスされる複数のサブメモリとを有するメモ
   リ装置と、 前記メモリ装置にアドレス信号を与えることにより前記
   メモリ装置をアクセスするマイクロプロセッサとを備え
   たデータ処理装置において、 前記メモリ装置は、入力されたワード選択信号を外部か
   ら所定の信号が与えられた場合に所定ビット数シフトし
   て出力するシフト回路を前記サブメモリよりも１個少な
   く備え、前記アドレスデコーダから出力されたワード選
   択信号を１個のサブメモリには直接、他の各サブメモリ
   にはそれぞれ前記シフト回路を介して与えるべくなして
   あり、 前記マイクロプロセッサは、前記各シフト回路に与えら
   れる所定の信号を発生する手段を有し、 更に、前記シフト回路それぞれに与えられる所定の信号
   に対応して前記各メモリ装置へのデータの入出力の順序
   を変換するローテータを備えたことを特徴とするデータ
   処理装置。
6. 【請求項６】 外部から入力されるアドレス信号をデコ
   ードしてワード選択信号を発生するアドレスデコーダ
   と、１ワードのデータをそれぞれワード単位で割り付け
   られているアドレスに分割して格納し、前記アドレスデ
   コーダが発生したワード選択信号に対応するワードアド
   レスがアクセスされる複数のサブメモリとを有するメモ
   リ装置と、 前記メモリ装置にアドレス信号を与えることにより前記
   メモリ装置をアクセスするマイクロプロセッサとを備え
   たデータ処理装置において、 前記メモリ装置は、入力されたワード選択信号を外部か
   ら所定の信号が与えられた場合に所定ビット数シフトし
   て出力するシフト回路を前記サブメモリと同数備え、前
   記アドレスデコーダから出力されたワード選択信号を前
   記サブメモリにそれぞれ前記シフト回路を介して与える
   べくなしてあり、 前記マイクロプロセッサは、前記各シフト回路に与えら
   れる所定の信号を発生する手段を有し、 更に、前記シフト回路それぞれに与えられる所定の信号
   に対応して前記各メモリ装置へのデータの入出力の順序
   を変換するローテータを備えたことを特徴とするデータ
   処理装置。。