JPH02255929A - データ境界調整装置 - Google Patents
データ境界調整装置Info
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- JPH02255929A JPH02255929A JP2105189A JP2105189A JPH02255929A JP H02255929 A JPH02255929 A JP H02255929A JP 2105189 A JP2105189 A JP 2105189A JP 2105189 A JP2105189 A JP 2105189A JP H02255929 A JPH02255929 A JP H02255929A
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- 230000015654 memory Effects 0.000 claims abstract description 160
- 238000010586 diagram Methods 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、ワード境界（全語境界）をまたがったメモ
リアクセスを可能とするデータ境界調整装置に関する。
リアクセスを可能とするデータ境界調整装置に関する。
（従来の技術）
第３図に示すように、主記憶１１とＣＰＵ１２のレジス
タ１３との間でデータバス１４を介して直接データ転送
を行うマイクロコンピュータ等のマシンでは、ＣＰＵ１
２が全語（または半語）としてアクセスする主記憶１１
上のデータは、図中のデータａ。
タ１３との間でデータバス１４を介して直接データ転送
を行うマイクロコンピュータ等のマシンでは、ＣＰＵ１
２が全語（または半語）としてアクセスする主記憶１１
上のデータは、図中のデータａ。
ｂ、ｃのようにデータ領域の全語境界または半語境界（
全語の場合を除く）に置かれるのが一般的であった。こ
の規則により、主記憶１１．レジスタ１３間の全語長以
下のデータの転送を、１回のリードまたはライトサイク
ルで行うことができ、システム全体のスルーブツトの向
上が図られている。
全語の場合を除く）に置かれるのが一般的であった。こ
の規則により、主記憶１１．レジスタ１３間の全語長以
下のデータの転送を、１回のリードまたはライトサイク
ルで行うことができ、システム全体のスルーブツトの向
上が図られている。
なお、第３図はバイト（８ビツト）単位でのアドレス指
定（バイトアドレス指定）を適用する（データ語長が３
２ビツトの）３２ビツトマシンの例であり、図中の記号
ムは全語境界の位置を示す。
定（バイトアドレス指定）を適用する（データ語長が３
２ビツトの）３２ビツトマシンの例であり、図中の記号
ムは全語境界の位置を示す。
このマシンでは、アドレスの下位２ビツトＡＤ。
Ａ１によっ、て該当データの３２ビツト（４バイト）デ
ータバス１４上での位置が示される。
ータバス１４上での位置が示される。
（発明が解決しようとする課題）
上述したように従来は、主記憶、レジスタ間の全語長以
下のデータの転送を、１回のリードまたはライトサイク
ルで行うためには、主記憶上のデータを、第３図のデー
タａ、ｂ、ｃのようにデータ領域の全語境界または半語
境界に置かなければならず、第３図のデータｄ、ｆ、ｅ
のようにこの規則に従わない場合には、該当データのア
クセスに２回以上のリードまたはライトサイクル（とＣ
ＰＵ内のレジスタのシフト操作）が必要であった。そこ
で従来は、主記憶上のデータを第３図のデータａ、ｂ、
ｃのようにデータ領域の全語境界または半語境界に置く
ようにしていたが、この方式では主記憶上に語長の異な
るデータが並べられた場合には空き領域を生じ、Ｃ言語
の共用体やポインタの使用時にミスを犯し易くなり、ま
たメモリ領域が効率的に利用されないことから不経済で
ある（特に大きな構造体の配列の使用時）という問題が
あった。
下のデータの転送を、１回のリードまたはライトサイク
ルで行うためには、主記憶上のデータを、第３図のデー
タａ、ｂ、ｃのようにデータ領域の全語境界または半語
境界に置かなければならず、第３図のデータｄ、ｆ、ｅ
のようにこの規則に従わない場合には、該当データのア
クセスに２回以上のリードまたはライトサイクル（とＣ
ＰＵ内のレジスタのシフト操作）が必要であった。そこ
で従来は、主記憶上のデータを第３図のデータａ、ｂ、
ｃのようにデータ領域の全語境界または半語境界に置く
ようにしていたが、この方式では主記憶上に語長の異な
るデータが並べられた場合には空き領域を生じ、Ｃ言語
の共用体やポインタの使用時にミスを犯し易くなり、ま
たメモリ領域が効率的に利用されないことから不経済で
ある（特に大きな構造体の配列の使用時）という問題が
あった。
したがってこの発明の解決すべき課題は、主記憶などの
メモリ上のデータの記憶位置を全語境界や半語境界に制
限しなくても、全語データや半語データなどのメモリア
クセスが従来と同じサイクル数で行えるようにすること
である。
メモリ上のデータの記憶位置を全語境界や半語境界に制
限しなくても、全語データや半語データなどのメモリア
クセスが従来と同じサイクル数で行えるようにすること
である。
［発明の構成］
（課題を解決するための手段）
この発明は、Ｎビット単位にメモリアドレスが割付けら
れる１ワードがＭビット（但しＭ／Ｎ−２”）のメモリ
を構成する２１１個のメモリブロック（即ち、メモリア
ドレスの下位ｍビットの示す値に固有の２ｍ個のメモリ
ブロック）とＭビットＣＰＵのＭビットデータバスとを
Ｎビット単位で切換え接続してデータの位置合せを行う
ためのバス切換えスイッチ手段と、上記ＣＰＵからのメ
モリアクセスに際して出力されるメモリアドレスの下位
ｍビットを除く残りアドレス、即ちメモリのワード領域
を指定するワードアドレスまたは同ワードアドレスの次
のワードアドレスを上記２ｍ個のメモリブロックに独立
に与えるアドレス調節手段と、ＣＰＵのアクセス対象と
なるデータの長さとＣＰＵからの上記メモリアドレスの
下位ｍビットで示されるデータ位置をもとに上記バス切
換えスイッチ手段および上記アドレス調節手段を制御す
る制御手段とを設けたことを特徴とするものである。
れる１ワードがＭビット（但しＭ／Ｎ−２”）のメモリ
を構成する２１１個のメモリブロック（即ち、メモリア
ドレスの下位ｍビットの示す値に固有の２ｍ個のメモリ
ブロック）とＭビットＣＰＵのＭビットデータバスとを
Ｎビット単位で切換え接続してデータの位置合せを行う
ためのバス切換えスイッチ手段と、上記ＣＰＵからのメ
モリアクセスに際して出力されるメモリアドレスの下位
ｍビットを除く残りアドレス、即ちメモリのワード領域
を指定するワードアドレスまたは同ワードアドレスの次
のワードアドレスを上記２ｍ個のメモリブロックに独立
に与えるアドレス調節手段と、ＣＰＵのアクセス対象と
なるデータの長さとＣＰＵからの上記メモリアドレスの
下位ｍビットで示されるデータ位置をもとに上記バス切
換えスイッチ手段および上記アドレス調節手段を制御す
る制御手段とを設けたことを特徴とするものである。
（作用）
上記の構成によれば、上記アクセス対象データ長とデー
タ位置とによりワード境界をまたぐアクセスであること
が示されている場合、制御手段は上記データ位置と異な
るワード領域内のデータに対応するメモリブロックには
、ＣＰＵからのメモリアドレス中のワードアドレスでな
く、その次のワードアドレスが供給されるように、上記
アドレス調節手段を制御することで、ワード境界をまた
ぐ全語データや半語データのアクセスを従来と同じく１
回のリードまたはライトサイクル（マシンサイクル）で
実現することが可能となる。この際、データバスと２１
＋１個のメモリブロックとがバス切換えスイッチ手段に
よってＮビット単位で接続され、全語境界をまたぐアク
セスを伴うＣＰＵ。
タ位置とによりワード境界をまたぐアクセスであること
が示されている場合、制御手段は上記データ位置と異な
るワード領域内のデータに対応するメモリブロックには
、ＣＰＵからのメモリアドレス中のワードアドレスでな
く、その次のワードアドレスが供給されるように、上記
アドレス調節手段を制御することで、ワード境界をまた
ぐ全語データや半語データのアクセスを従来と同じく１
回のリードまたはライトサイクル（マシンサイクル）で
実現することが可能となる。この際、データバスと２１
＋１個のメモリブロックとがバス切換えスイッチ手段に
よってＮビット単位で接続され、全語境界をまたぐアク
セスを伴うＣＰＵ。
メモリ間のデータ転送が正しく行われるようにデータバ
ス上で位置合せが行われる。
ス上で位置合せが行われる。
（実施例）
第１図はこの発明のデータ境界調整装置を適用するマイ
クロコンピュータ等のマシンの一実施例を示すブロック
構成図である。第１図のマシンは３２ビツトマシンであ
り、バイトアドレス指定方式を適用する。第１図におい
て、２１は３２ビットＣＰＵ、２２は後述する主記憶２
３との間のデータ転送に供されるＣＰＵ２１の３２ビツ
トレジスタである。２３は１語が３２ビツトの主記憶、
２４−Ｏ〜２４−３は主記憶２３を構成する例えばＲＡ
Ｍ構成のメモリブロックである。
クロコンピュータ等のマシンの一実施例を示すブロック
構成図である。第１図のマシンは３２ビツトマシンであ
り、バイトアドレス指定方式を適用する。第１図におい
て、２１は３２ビットＣＰＵ、２２は後述する主記憶２
３との間のデータ転送に供されるＣＰＵ２１の３２ビツ
トレジスタである。２３は１語が３２ビツトの主記憶、
２４−Ｏ〜２４−３は主記憶２３を構成する例えばＲＡ
Ｍ構成のメモリブロックである。
メモリブロック２４−０．２４−１．２４−２．２４−
３は、Ａｎ （ＭＳＢ） 〜ＡＯ（ＬＳＢ）のｎ＋１
ビットから成るメモリアドレスＡ（−ＡｎＡｎ−１・−
・Ａ２Ａｌ ＡＯ）の下位２ビツトＡＩ ＡＯが、それ
ぞれ“００“０１１ １０” “１１１のバイトデ
ータを格納するのに用いられる。即ちメモリブロック２
４−０．２４−１．２４−２．２４−３の各領域には、
ＡＩ ＡＯがそれぞれ“００″ “０１＃“１０″、
“１１”のメモリアドレスＡが割付けられる。したがっ
て、例えば第３図に示す全語データｄは、その先頭バイ
トのメモリアドレスＡの下位２ビツトが“１１″である
ことから、先頭バイトはメモリアドレスＡの下位２ビツ
トを除く残りアドレス（ワードアドレス）Ａ′（−Ａｎ
Ａｎ−１・・・Ａ２）の指定するメモリブロック２４−
３の位置に格納され、後続の３バイトは、Ａ′ ＋１で
指定されるメモリブロック２４−０〜２４−２の位置に
格納される。また第３図に示す半語データｆは、その先
頭バイトのメモリアドレスＡの下位２ビツトが（全語デ
ータｄと同様に）“１１”であることから、先頭バイト
はメモリアドレスＡの下位２ビツトを除く残りアドレス
Ａ′の指定するメモリブロック２４−３の位置に格納さ
れ、残りの１バイトは、Ａ’ ＋１で指定されるメモリ
ブロック２４−０の位置に格納される。
３は、Ａｎ （ＭＳＢ） 〜ＡＯ（ＬＳＢ）のｎ＋１
ビットから成るメモリアドレスＡ（−ＡｎＡｎ−１・−
・Ａ２Ａｌ ＡＯ）の下位２ビツトＡＩ ＡＯが、それ
ぞれ“００“０１１ １０” “１１１のバイトデ
ータを格納するのに用いられる。即ちメモリブロック２
４−０．２４−１．２４−２．２４−３の各領域には、
ＡＩ ＡＯがそれぞれ“００″ “０１＃“１０″、
“１１”のメモリアドレスＡが割付けられる。したがっ
て、例えば第３図に示す全語データｄは、その先頭バイ
トのメモリアドレスＡの下位２ビツトが“１１″である
ことから、先頭バイトはメモリアドレスＡの下位２ビツ
トを除く残りアドレス（ワードアドレス）Ａ′（−Ａｎ
Ａｎ−１・・・Ａ２）の指定するメモリブロック２４−
３の位置に格納され、後続の３バイトは、Ａ′ ＋１で
指定されるメモリブロック２４−０〜２４−２の位置に
格納される。また第３図に示す半語データｆは、その先
頭バイトのメモリアドレスＡの下位２ビツトが（全語デ
ータｄと同様に）“１１”であることから、先頭バイト
はメモリアドレスＡの下位２ビツトを除く残りアドレス
Ａ′の指定するメモリブロック２４−３の位置に格納さ
れ、残りの１バイトは、Ａ’ ＋１で指定されるメモリ
ブロック２４−０の位置に格納される。
２５はＣＰＵ２０（のレジスタ２１）と主記憶２３との
間のデータ伝送に供される３２ビツトのデータバスであ
る。このデータバス２５は、Ｄｏ （ＬＳＢ）〜Ｄ７
の８ビツト （１バイト）、Ｄ８〜Ｄ１５の８ビツト、
Ｄ１６〜Ｄ２３の８ビツト、およびＤ２４〜Ｄ３１（Ｍ
ＳＢ）の８ビツトを単位に管理され、全語アクセスの場
合にはＤＯ〜Ｄ３１が、半語アクセスの場合にはＤＯ〜
Ｄ１５またはＤ１６〜Ｄ３１が、そしてバイトアクセス
の場合にはｐＯ〜Ｄ７．Ｄ８〜Ｄ１５．Ｄ１６〜Ｄ２３
．またはＤ２４〜Ｄ３１のいずれかが、それぞれ使用さ
れるようになっている。
間のデータ伝送に供される３２ビツトのデータバスであ
る。このデータバス２５は、Ｄｏ （ＬＳＢ）〜Ｄ７
の８ビツト （１バイト）、Ｄ８〜Ｄ１５の８ビツト、
Ｄ１６〜Ｄ２３の８ビツト、およびＤ２４〜Ｄ３１（Ｍ
ＳＢ）の８ビツトを単位に管理され、全語アクセスの場
合にはＤＯ〜Ｄ３１が、半語アクセスの場合にはＤＯ〜
Ｄ１５またはＤ１６〜Ｄ３１が、そしてバイトアクセス
の場合にはｐＯ〜Ｄ７．Ｄ８〜Ｄ１５．Ｄ１６〜Ｄ２３
．またはＤ２４〜Ｄ３１のいずれかが、それぞれ使用さ
れるようになっている。
３０はデータ境界調整装置である。このデータ境界調整
装置３０は、データバス２５のＤＯ〜Ｄ７゜Ｄ８〜Ｄ１
５． Ｄ１８〜Ｄ２３． Ｄ２４〜Ｄ３１と主記憶２３
のメモリブロック２４−０．２４−１．２４−２．２４
−３ （のデータ入力ボートＤＡＴＡ）との接続を後述
する制御機構３５からのデータバス切換え情報ＤＢＳに
応じて切換えるためのバス切換えスイッチ機構３１、Ｃ
ＰＵ２１からのメモリアドレスＡの下位２ビツトを除く
残りアドレス（ワードアドレス）Ａ′をもとに主記憶２
３のメモリブロック２４−０〜２４−３を指定するため
のｎ−１ビツトのアドレス（メモリブロックアドレス）
を決定するアドレス調節機構３２を存している。
装置３０は、データバス２５のＤＯ〜Ｄ７゜Ｄ８〜Ｄ１
５． Ｄ１８〜Ｄ２３． Ｄ２４〜Ｄ３１と主記憶２３
のメモリブロック２４−０．２４−１．２４−２．２４
−３ （のデータ入力ボートＤＡＴＡ）との接続を後述
する制御機構３５からのデータバス切換え情報ＤＢＳに
応じて切換えるためのバス切換えスイッチ機構３１、Ｃ
ＰＵ２１からのメモリアドレスＡの下位２ビツトを除く
残りアドレス（ワードアドレス）Ａ′をもとに主記憶２
３のメモリブロック２４−０〜２４−３を指定するため
のｎ−１ビツトのアドレス（メモリブロックアドレス）
を決定するアドレス調節機構３２を存している。
バス切換えスイッチ機構３１は例えばマルチプレクサで
実現され、ＤＢＳ−０の場合にメモリブロック２４−０
．２４−１．２４−２．２４−３をデータバス２５のＤ
Ｏ〜Ｄ７．Ｄ８〜Ｄ１５．Ｄｌ［Ｓ〜Ｄ２３． Ｄ２４
〜Ｄ３１に接続し、ＤＢＳ−１の場合にメモリブロック
２４−１．２４−２．２４−３．２４−０をデータバス
２５のＤＯ〜Ｄ７．Ｄ８〜Ｄ １５． Ｄ １８〜Ｄ
２３． Ｄ２４〜［１に接続するようになっている。
実現され、ＤＢＳ−０の場合にメモリブロック２４−０
．２４−１．２４−２．２４−３をデータバス２５のＤ
Ｏ〜Ｄ７．Ｄ８〜Ｄ１５．Ｄｌ［Ｓ〜Ｄ２３． Ｄ２４
〜Ｄ３１に接続し、ＤＢＳ−１の場合にメモリブロック
２４−１．２４−２．２４−３．２４−０をデータバス
２５のＤＯ〜Ｄ７．Ｄ８〜Ｄ １５． Ｄ １８〜Ｄ
２３． Ｄ２４〜［１に接続するようになっている。
またバス切換えスイッチ機ｔ＋Ｈ１は、ＤＢＳ−２の場
合にメモリブロック２４−２．２４−３．２４−０．２
４−１をデータバス２５のＤＯ〜Ｄ７．Ｄ８〜ＤＬ５．
Ｄ１８〜Ｄ２Ｂ、 Ｄ２４〜Ｄ３１に接続し、ＤＢＳ
−３の場合にメモリブロック２４−３゜２４−０．２４
−１．２４−２をデータバス２５のＤＯ−Ｄ７ 。
合にメモリブロック２４−２．２４−３．２４−０．２
４−１をデータバス２５のＤＯ〜Ｄ７．Ｄ８〜ＤＬ５．
Ｄ１８〜Ｄ２Ｂ、 Ｄ２４〜Ｄ３１に接続し、ＤＢＳ
−３の場合にメモリブロック２４−３゜２４−０．２４
−１．２４−２をデータバス２５のＤＯ−Ｄ７ 。
Ｄ８〜Ｄ１５． Ｄ１８〜Ｄ ２３． Ｄ ２４〜Ｄ３
１に接続するようになっている。一方、アドレス調節機
構３２は、ＣＰＵ２１からのワードアドレスＡ′に１を
加算する加算器（ＡＤＤ）３３と、ＣＰＵ２１からのワ
ードアドレスＡ′または加算器３３の出力（Ａ’ ＋１
）のいずれか一方を制御機構３５からのアドレスインク
リメント指定信号ＡＳＯ〜ＡＳ２に応じてメモリブロッ
ク２４−０〜２４−２のアドレス（メモリブロックアド
レス）として選択出力するデータセレクタ３４−０〜８
４−２から成る。なお、メモリブロック２４−３のアド
レスには、ＣＰＵ２１からのワードアドレスＡ′がその
まま用いられる。
１に接続するようになっている。一方、アドレス調節機
構３２は、ＣＰＵ２１からのワードアドレスＡ′に１を
加算する加算器（ＡＤＤ）３３と、ＣＰＵ２１からのワ
ードアドレスＡ′または加算器３３の出力（Ａ’ ＋１
）のいずれか一方を制御機構３５からのアドレスインク
リメント指定信号ＡＳＯ〜ＡＳ２に応じてメモリブロッ
ク２４−０〜２４−２のアドレス（メモリブロックアド
レス）として選択出力するデータセレクタ３４−０〜８
４−２から成る。なお、メモリブロック２４−３のアド
レスには、ＣＰＵ２１からのワードアドレスＡ′がその
まま用いられる。
データ境界調整装置３０は更に、主記憶２３のメモリブ
ロック２４−０〜２４−３の選択制御、バス切換えスイ
ッチ機構３１の切換え制御、およびアドレス調節機構３
２のデータセレクタ３４−Ｏ〜３４−３の制御を司る制
御機構３５を備えている。この制御機構３５は、ＣＰＵ
２１の実行対象命令のオペレーションコード（以下、Ｏ
Ｐコードと称する）およびＣＰＵ２Ｌからのメモリアド
レスＡの下位２ビツトＡＩ ＡＯをもとに、メモリブロ
ック２４−０〜２４−３を選択するためのイネーブル（
メモリブロックイネーブル）信号ＥＮＯ〜ＥＮ３、バス
切換えスイッチ機構３１を切換え制御するためのデータ
バス切換え情報ＤＢＳ、およびデータセレクタ３４−０
〜３４−２を制御するためのアドレスインクリメント指
定信号（選択信号）ＡＳＯ〜ＡＳ２を出力するようにな
っている。この制御機構３５の入出力論理を真理値表に
整理して第２図に示す。なお、第２図において記号×は
、０．１いずれでもよいことを示す。
ロック２４−０〜２４−３の選択制御、バス切換えスイ
ッチ機構３１の切換え制御、およびアドレス調節機構３
２のデータセレクタ３４−Ｏ〜３４−３の制御を司る制
御機構３５を備えている。この制御機構３５は、ＣＰＵ
２１の実行対象命令のオペレーションコード（以下、Ｏ
Ｐコードと称する）およびＣＰＵ２Ｌからのメモリアド
レスＡの下位２ビツトＡＩ ＡＯをもとに、メモリブロ
ック２４−０〜２４−３を選択するためのイネーブル（
メモリブロックイネーブル）信号ＥＮＯ〜ＥＮ３、バス
切換えスイッチ機構３１を切換え制御するためのデータ
バス切換え情報ＤＢＳ、およびデータセレクタ３４−０
〜３４−２を制御するためのアドレスインクリメント指
定信号（選択信号）ＡＳＯ〜ＡＳ２を出力するようにな
っている。この制御機構３５の入出力論理を真理値表に
整理して第２図に示す。なお、第２図において記号×は
、０．１いずれでもよいことを示す。
次に、第１図の構成の動作を説明する。
データ境界調整装置３０の制御機構３５は、ＣＰＵ２１
の実行対象となる命令のＯＰコードを入力し、同コード
をデコードすることにより対応命令がメモリアクセスを
伴う命令であるか否かを検出し、メモリアクセスを伴う
場合にはそのアクセスが、全語アクセス、半語アクセス
またはバイトアクセスのいずれであるか（即ちアクセス
データ単位）を判別する。ＣＰＵ２１からのメモリアク
セスの場合、ＣＰＵ２１からメモリアドレスＡが出力さ
れ、その下位２ビツトＡＩ ＡＯが制御機構３５に入力
される。制御機構３５は、上記アクセスデータ長（全語
／半語／バイト）の判別結果とＡＩ ＡＯとをもとに、
データバス切換え情報ＤＢＳ、イネーブル信号ＥＮＯ〜
ＥＮ３およびアドレスインクリメント指定信号ＡＳＯ−
ＡＳ２を第２図に示すように生成出力する。
の実行対象となる命令のＯＰコードを入力し、同コード
をデコードすることにより対応命令がメモリアクセスを
伴う命令であるか否かを検出し、メモリアクセスを伴う
場合にはそのアクセスが、全語アクセス、半語アクセス
またはバイトアクセスのいずれであるか（即ちアクセス
データ単位）を判別する。ＣＰＵ２１からのメモリアク
セスの場合、ＣＰＵ２１からメモリアドレスＡが出力さ
れ、その下位２ビツトＡＩ ＡＯが制御機構３５に入力
される。制御機構３５は、上記アクセスデータ長（全語
／半語／バイト）の判別結果とＡＩ ＡＯとをもとに、
データバス切換え情報ＤＢＳ、イネーブル信号ＥＮＯ〜
ＥＮ３およびアドレスインクリメント指定信号ＡＳＯ−
ＡＳ２を第２図に示すように生成出力する。
上記の制御機構３５の動作と、レジスタ２２．主記憶２
３間のデータ転送の詳細を、（ａ）全語アクセス、（ｂ
）半語アクセス、（Ｃ）バイトアクセスのそれぞれにつ
いて以下に説明する。
３間のデータ転送の詳細を、（ａ）全語アクセス、（ｂ
）半語アクセス、（Ｃ）バイトアクセスのそれぞれにつ
いて以下に説明する。
（ａ）全語アクセス
制御機構３５は、ＣＰＵ２１から与えられるＯＰコード
によって全語アクセスが示されている場合、ＣＰＵ２１
からのメモリアドレスＡが割付けられるメモリブロック
のリード／ライトデータがデータバス２５のＤＯ〜Ｄ７
となるように、バス切換えスイッチ機構３１を切換え制
御する。そのため制御機構３５は、メモリアドレスＡの
下位２ビツトＡＩ ＡＯが００″であれば値０の、“０
１“であれば値１の、１０”であれば値２の、“１１”
であれば値３のデータバス切換え情報ＤＢＳをバス切換
えスイッチ機構３１に出力する。
によって全語アクセスが示されている場合、ＣＰＵ２１
からのメモリアドレスＡが割付けられるメモリブロック
のリード／ライトデータがデータバス２５のＤＯ〜Ｄ７
となるように、バス切換えスイッチ機構３１を切換え制
御する。そのため制御機構３５は、メモリアドレスＡの
下位２ビツトＡＩ ＡＯが００″であれば値０の、“０
１“であれば値１の、１０”であれば値２の、“１１”
であれば値３のデータバス切換え情報ＤＢＳをバス切換
えスイッチ機構３１に出力する。
さて、全語アクセス時における４バイトデータの割付は
先メモリブロックとそのアドレスは、メモリアドレスＡ
のＡＩ ＡＯによって次のように異なる。
先メモリブロックとそのアドレスは、メモリアドレスＡ
のＡＩ ＡＯによって次のように異なる。
（ａ−１） Ａｔ ＡＯ−“００２
対応する４バイトを先頭バイトから順に、第１バイト、
第２バイト、第３バイト、および第４バイトとすると、
第１バイト乃至第４バイトはメモリブロック２４−０〜
２４−３の同一アドレスＡ’ （メモリアドレスＡの
下位２ビツトを除く残りアドレスで示される）に割付け
られる。
第２バイト、第３バイト、および第４バイトとすると、
第１バイト乃至第４バイトはメモリブロック２４−０〜
２４−３の同一アドレスＡ’ （メモリアドレスＡの
下位２ビツトを除く残りアドレスで示される）に割付け
られる。
（ａ−２） Ａｔ ＡＯ−”０１”
第１バイト乃至第３バイトはメモリブロック２４−１〜
２４−３のアドレスＡ′に、残りの第４バイトはメモリ
ブロック２４−０のアドレスＡ′ ＋１に、それぞれ割
付けられる。
２４−３のアドレスＡ′に、残りの第４バイトはメモリ
ブロック２４−０のアドレスＡ′ ＋１に、それぞれ割
付けられる。
（ａ−３） ＡＩ ＡＯ＝ ”１０’
第１バイト、第２バイトはメモリブロック２４−２．２
４−３のアドレスＡ′に、残りの第３バイト。
４−３のアドレスＡ′に、残りの第３バイト。
第４バイトはメモリブロック２４−０．２４−１のアド
レスＡ′＋１に、それぞれ割付けられる。
レスＡ′＋１に、それぞれ割付けられる。
（ａ−４）ＡＩ ＡＯ−”１ １”
第１バイトはメモリブロック２４−３のアドレスＡ′に
、残りの第２バイト乃至第４バイトはメモリブロック２
４−０〜２４−２のアドレスＡ′ ＋１に、それぞれ割
付けられる。
、残りの第２バイト乃至第４バイトはメモリブロック２
４−０〜２４−２のアドレスＡ′ ＋１に、それぞれ割
付けられる。
上記のように本実施例では、
ＡＩ ＡＯ−“００″以外の全語アクセス、即ち全語境
界をまたがる全語アクセスの場合には、アクセス対象と
なるメモリブロックによってアドレスがＡ′ではなく、
その次のアドレスＡ′＋１となり得る。そこで本実施例
出は、前記したように加算器３３を設け、ＣＰＵ２１か
らのメモリアドレスＡの下位２ビツトを除くアドレス（
ワードアドレス）Ａ′に１を加算することにより、Ａ′
＋１を生成するようになっている。加算器３３の加算結
果であるＡ′＋１はデータセレクタ３４−０〜３４−２
の一方の入力にそれぞれ供給され、他方の入力にはＣＰ
Ｕ２１からのメモリアドレスＡ中のＡ′が供給される。
界をまたがる全語アクセスの場合には、アクセス対象と
なるメモリブロックによってアドレスがＡ′ではなく、
その次のアドレスＡ′＋１となり得る。そこで本実施例
出は、前記したように加算器３３を設け、ＣＰＵ２１か
らのメモリアドレスＡの下位２ビツトを除くアドレス（
ワードアドレス）Ａ′に１を加算することにより、Ａ′
＋１を生成するようになっている。加算器３３の加算結
果であるＡ′＋１はデータセレクタ３４−０〜３４−２
の一方の入力にそれぞれ供給され、他方の入力にはＣＰ
Ｕ２１からのメモリアドレスＡ中のＡ′が供給される。
このデータセレクタ３４−０〜３４−２は、制御機構３
５からの信号ＡＳＯ〜ＡＳ２によって制御され、ＡＳＯ
〜ＡＳ２が“０′の場合にはＡ′を、“１″の場合Ａ′
＋１を、メモリブロック２４−０〜２４−２のアドレス
として選択出力する。なお、メモリブロック２４−３の
アドレスは上記（ａ−１）〜（ａ−４）から明らかなよ
うにＡＩ ＡＯに無関係に常にＡ′となるので、メモリ
ブロック２４−３にはＣＰＵ２１からのＡ′がそのまま
供給される。
５からの信号ＡＳＯ〜ＡＳ２によって制御され、ＡＳＯ
〜ＡＳ２が“０′の場合にはＡ′を、“１″の場合Ａ′
＋１を、メモリブロック２４−０〜２４−２のアドレス
として選択出力する。なお、メモリブロック２４−３の
アドレスは上記（ａ−１）〜（ａ−４）から明らかなよ
うにＡＩ ＡＯに無関係に常にＡ′となるので、メモリ
ブロック２４−３にはＣＰＵ２１からのＡ′がそのまま
供給される。
全語アクセスの場合、制御機構３５は、ＡＩ ＡＯ−’
００”であればＡＳＯ〜ＡＳ２をいずれも０とし、ＡＩ
ＡＯ−’０１″であればＡＳＯだけを１とし、ＡＩ
ＡＯ−“１０°であればＡＳ２だけを０とし、Ａｔ Ａ
Ｑ−“１１−であればＡＳＯ〜ＡＳ２をいずれも１とす
る（第２図参照）。これにより、メモリブロック２４−
０〜２４−２には、Ａｔ ＡＯに応じた正しいアドレス
（Ａ’ またはＡ’ ＋１）が供給される。一方、メモ
リブロック２４−３には、上記したように常にＡ′が供
給される。また制御機構３５は、全語アクセスの場合、
イネーブル信号ＥＮＯ〜ＥＮ３を第２図に示すように全
てアクティブにし、メモリブロック２４−Ｏ〜２４−３
を動作イネーブル状態に設定する。以上の制御機構３５
の制御動作の結果、主記憶２３のメモリブロック２４−
０〜２４−３がアクセスされ、ＣＰＵ２１のレジスタ２
２と主記憶２３との間の全語データの転送がデータバス
２５を介して行われる。この際、ＣＰＵ２１からのメモ
リアドレスＡが割付けられるメモリブロックの領域のバ
イトデータ（リード／ライトデータ）はデータバス２５
のＤＯ〜Ｄ７となり、Ａ＋１．Ａ＋２．Ａ＋３が割付け
られる後続メモリブロック（メモリブロック２４−３の
次はメモリブロック２４−０とする）の領域のバイトデ
ータは、それぞれＤ８〜Ｄ １５． Ｄ １６〜Ｄ２３
． Ｄ２４〜Ｄ３１となる。
００”であればＡＳＯ〜ＡＳ２をいずれも０とし、ＡＩ
ＡＯ−’０１″であればＡＳＯだけを１とし、ＡＩ
ＡＯ−“１０°であればＡＳ２だけを０とし、Ａｔ Ａ
Ｑ−“１１−であればＡＳＯ〜ＡＳ２をいずれも１とす
る（第２図参照）。これにより、メモリブロック２４−
０〜２４−２には、Ａｔ ＡＯに応じた正しいアドレス
（Ａ’ またはＡ’ ＋１）が供給される。一方、メモ
リブロック２４−３には、上記したように常にＡ′が供
給される。また制御機構３５は、全語アクセスの場合、
イネーブル信号ＥＮＯ〜ＥＮ３を第２図に示すように全
てアクティブにし、メモリブロック２４−Ｏ〜２４−３
を動作イネーブル状態に設定する。以上の制御機構３５
の制御動作の結果、主記憶２３のメモリブロック２４−
０〜２４−３がアクセスされ、ＣＰＵ２１のレジスタ２
２と主記憶２３との間の全語データの転送がデータバス
２５を介して行われる。この際、ＣＰＵ２１からのメモ
リアドレスＡが割付けられるメモリブロックの領域のバ
イトデータ（リード／ライトデータ）はデータバス２５
のＤＯ〜Ｄ７となり、Ａ＋１．Ａ＋２．Ａ＋３が割付け
られる後続メモリブロック（メモリブロック２４−３の
次はメモリブロック２４−０とする）の領域のバイトデ
ータは、それぞれＤ８〜Ｄ １５． Ｄ １６〜Ｄ２３
． Ｄ２４〜Ｄ３１となる。
（ｂ）半語アクセス
制御機構３５は、ＣＰＵ２１から与えられるＯＰコード
によって半語アクセスが示されている場合、ＣＰＵ２１
からのメモリアドレスＡが割付けられるメモリブロック
のリード／ライトデータがデータバス２５のＤＯ〜Ｄ１
５、またはＤｌ［ｉ〜Ｄ３１となるように、バス切換え
スイッチ機構３１を切換え制御する。そのため制御機構
３５は、メモリアドレスＡの下位２ビツトＡＩ ＡＯが
ｍ００″または１０”であれば（即ちＡＯ−０であれば
）値０の、“０１”または“１１”であれば（即ちＡＯ
−１であれば）値１のデータバス切換え情報ＤＢＳをバ
ス切換えスイッチ機構３１に出力する。さて、半語アク
セス時における半語データ（２バイトデータ）の割付は
先メモリブロックとそのアドレスは、メモリアドレスＡ
のＡＩ ＡＤによって次のように異なる。
によって半語アクセスが示されている場合、ＣＰＵ２１
からのメモリアドレスＡが割付けられるメモリブロック
のリード／ライトデータがデータバス２５のＤＯ〜Ｄ１
５、またはＤｌ［ｉ〜Ｄ３１となるように、バス切換え
スイッチ機構３１を切換え制御する。そのため制御機構
３５は、メモリアドレスＡの下位２ビツトＡＩ ＡＯが
ｍ００″または１０”であれば（即ちＡＯ−０であれば
）値０の、“０１”または“１１”であれば（即ちＡＯ
−１であれば）値１のデータバス切換え情報ＤＢＳをバ
ス切換えスイッチ機構３１に出力する。さて、半語アク
セス時における半語データ（２バイトデータ）の割付は
先メモリブロックとそのアドレスは、メモリアドレスＡ
のＡＩ ＡＤによって次のように異なる。
（ｂ−１） ＡＩ ＡＯ−“００”
対応する２バイトを先頭バイトから順に、第１バイト、
第２バイトとすると、第１バイト、第２バイトはそれぞ
れメモリブロック２４−０．２４−１のアドレスＡ′に
割付けられる。
第２バイトとすると、第１バイト、第２バイトはそれぞ
れメモリブロック２４−０．２４−１のアドレスＡ′に
割付けられる。
（ｂ−２） ＡＩ ＡＯ−１０１”
第１バイト、第２バイトはそれぞれメモリブロック２４
−１．２４−２のアドレスＡ′に割付けられる。
−１．２４−２のアドレスＡ′に割付けられる。
（ｂ−３） ＡＩ ＡＯ−“１０”
第１バイト、第２バイトはそれぞれメモリブロック２４
−２．２４−３のアドレスＡ′に割付けられる。
−２．２４−３のアドレスＡ′に割付けられる。
（ｂ−４）Ａ Ｉ Ａ Ｏ、−“１１＃第１バイトは
メモリブロック２４−３のアドレスＡ′に、第２バイト
はメモリブロック２４−ＯのアドレスＡ′＋１に、それ
ぞれ割付けられる。
メモリブロック２４−３のアドレスＡ′に、第２バイト
はメモリブロック２４−ＯのアドレスＡ′＋１に、それ
ぞれ割付けられる。
半語アクセスの場合、制御機構３５は、ＡＩ ＡＯ−”
００” であｔＬ４ｆＡｓｏ、ＡＳＩをいずれも０とし
、ＡＩ ＡＯ−“０１°であればＡＳＩ ＡＳ２をい
ずれも０とし、Ａｔ ＡＯ−“１０＃であればＡＳ２を
０とし、ＡＩ ＡＯ−“１１”であればＡＳＯを１とす
る（第２図参照）。ここで、他は（ＡＩ ＡＯ−“００
２であればＡＳ２ 、ＡＩ ＡＯ−“１１”であればＡ
ＳＩ、ＡＳ２など）０，１いずれでもよい。ＡＳＯ〜Ａ
Ｓ２のうち、半語アクセスの場合に必要となる信号の状
態は、前記した全語アクセスにおける同−ＤＢＳ値に対
応するＡＳＯ〜ＡＳ３の該当信号の状態と一致する。そ
こで本実施例では、半語アクセスの場合にも、ＤＢＳ値
に対応する全語アクセス時のＡＳＯ〜ＡＳ２を用いるよ
うにしている。
００” であｔＬ４ｆＡｓｏ、ＡＳＩをいずれも０とし
、ＡＩ ＡＯ−“０１°であればＡＳＩ ＡＳ２をい
ずれも０とし、Ａｔ ＡＯ−“１０＃であればＡＳ２を
０とし、ＡＩ ＡＯ−“１１”であればＡＳＯを１とす
る（第２図参照）。ここで、他は（ＡＩ ＡＯ−“００
２であればＡＳ２ 、ＡＩ ＡＯ−“１１”であればＡ
ＳＩ、ＡＳ２など）０，１いずれでもよい。ＡＳＯ〜Ａ
Ｓ２のうち、半語アクセスの場合に必要となる信号の状
態は、前記した全語アクセスにおける同−ＤＢＳ値に対
応するＡＳＯ〜ＡＳ３の該当信号の状態と一致する。そ
こで本実施例では、半語アクセスの場合にも、ＤＢＳ値
に対応する全語アクセス時のＡＳＯ〜ＡＳ２を用いるよ
うにしている。
また制御機構３５は、半語アクセスの場合には、ＡＩ
ＡＯ−“００”であればイネーブル信号ＥＮＯ，ＥＮＩ
だけを、ＡＩ ＡＯ−“０１”であればイネーブル信号
ＥＮＩ、ＥＮ２だけを、ＡＩ ＡＯ−“１０°であれば
イネーブル信号ＥＮ２．ＥＮ３だけを、そしてＡｔ Ａ
Ｏ−１１”であればイネーブル信号ＥＮ３．ＥＮＯだけ
を、それぞれアクティブにする（第２図参照）。これに
より、ＡＩ ＡＯ−“００”であればメモリブロック２
４−０．２４−１のアドレスＡ′が、ＡＩ ＡＯ〜“０
１′であればメモリブロック２４−１．２４−２のアド
レスＡ′が、Ａｔ ＡＯ−“１０”であればメモリブロ
ック２４−２．２４−３のアドレスＡ′が、そしてＡｔ
ＡＯ−１１”であればメモリブロック２４−３゜２４
−０のアドレスＡ’ Ａ’＋１がアクセスされ、Ｃ
ＰＵ２１のレジスタ２２と主記憶２３との間の半語デー
タの転送がデータバス２５を介して行われる。この際、
ＣＰＵ２１からのメモリアドレスＡが割付けられるメモ
リブロックの領域のバイトデータ（リード／ライトデー
タ）はデータバス２５のＤＯ−Ｄ７ （Ａｔ−０の場
合）またはＤｉｅ−Ｄ２３（ＡＩ−１の場合）となり、
Ａ＋１が割付けられる後続メモリブロック（メモリブロ
ック２４−３の次をメモリブロック２４−Ｏとする）の
領域のバイトデータは、Ｄ８〜Ｄ１５（Ａｌ−０の場合
）またはＤ２４〜Ｄ３１（Ａｌ−１の場合）となる。な
お、ＡＩ ＡＯの内容に対応するＤＢＳの値を全語アク
セスの場合と同様に決定することにより、半語データを
その先頭バイトのメモリアドレスＡ（のＡｔ）に無関係
に常にＤＯ〜Ｄ１５とすることも可能である。
ＡＯ−“００”であればイネーブル信号ＥＮＯ，ＥＮＩ
だけを、ＡＩ ＡＯ−“０１”であればイネーブル信号
ＥＮＩ、ＥＮ２だけを、ＡＩ ＡＯ−“１０°であれば
イネーブル信号ＥＮ２．ＥＮ３だけを、そしてＡｔ Ａ
Ｏ−１１”であればイネーブル信号ＥＮ３．ＥＮＯだけ
を、それぞれアクティブにする（第２図参照）。これに
より、ＡＩ ＡＯ−“００”であればメモリブロック２
４−０．２４−１のアドレスＡ′が、ＡＩ ＡＯ〜“０
１′であればメモリブロック２４−１．２４−２のアド
レスＡ′が、Ａｔ ＡＯ−“１０”であればメモリブロ
ック２４−２．２４−３のアドレスＡ′が、そしてＡｔ
ＡＯ−１１”であればメモリブロック２４−３゜２４
−０のアドレスＡ’ Ａ’＋１がアクセスされ、Ｃ
ＰＵ２１のレジスタ２２と主記憶２３との間の半語デー
タの転送がデータバス２５を介して行われる。この際、
ＣＰＵ２１からのメモリアドレスＡが割付けられるメモ
リブロックの領域のバイトデータ（リード／ライトデー
タ）はデータバス２５のＤＯ−Ｄ７ （Ａｔ−０の場
合）またはＤｉｅ−Ｄ２３（ＡＩ−１の場合）となり、
Ａ＋１が割付けられる後続メモリブロック（メモリブロ
ック２４−３の次をメモリブロック２４−Ｏとする）の
領域のバイトデータは、Ｄ８〜Ｄ１５（Ａｌ−０の場合
）またはＤ２４〜Ｄ３１（Ａｌ−１の場合）となる。な
お、ＡＩ ＡＯの内容に対応するＤＢＳの値を全語アク
セスの場合と同様に決定することにより、半語データを
その先頭バイトのメモリアドレスＡ（のＡｔ）に無関係
に常にＤＯ〜Ｄ１５とすることも可能である。
（ｃ）バイトアクセス
制御機構３５は、ＣＰＵ２１から与えられるＯＰコード
によってバイトアクセスが示されている場合、ＣＰＵ２
１からのメモリアドレスＡが割付けられるメモリブロッ
クのリード／ライトデータがデータバス２５の対応バイ
ト位置となるように、バス切換えスイッチ機構３１を切
換え制御する。即ち制御機構３５は、メモリアドレスＡ
の下位２ビツトＡＩ ＡＯの状態に無関係に値０のデー
タバス切換え情報ＤＢＳをバス切換えスイッチ機構３１
に出力する。
によってバイトアクセスが示されている場合、ＣＰＵ２
１からのメモリアドレスＡが割付けられるメモリブロッ
クのリード／ライトデータがデータバス２５の対応バイ
ト位置となるように、バス切換えスイッチ機構３１を切
換え制御する。即ち制御機構３５は、メモリアドレスＡ
の下位２ビツトＡＩ ＡＯの状態に無関係に値０のデー
タバス切換え情報ＤＢＳをバス切換えスイッチ機構３１
に出力する。
さて、バイトアクセス時におけるバイトデータの割付は
先メモリブロックは、メモリアドレスＡの下位２ビツト
ＡＩ ＡＯによって決まる。即ち、ＡＩ ＡＯ＝ ”０
０”Ｔ！アｔＬハＪモ’）フｃｒツク２４−０、ＡＩ
ＡＯ−０１″であればメモリブロック２４−１ 。
先メモリブロックは、メモリアドレスＡの下位２ビツト
ＡＩ ＡＯによって決まる。即ち、ＡＩ ＡＯ＝ ”０
０”Ｔ！アｔＬハＪモ’）フｃｒツク２４−０、ＡＩ
ＡＯ−０１″であればメモリブロック２４−１ 。
ＡＩ ＡＯ−“１０“であればメモリブロック２４−２
、そしてＡＩ Ａｎ−“１１”であればメモリブロック
２４−３となり、そのアドレスはいずれもＡ′となる。
、そしてＡＩ Ａｎ−“１１”であればメモリブロック
２４−３となり、そのアドレスはいずれもＡ′となる。
バイトアクセスの場合、制御機構３５は、ＡＩ ＡＯ−
“００″であればＡＳＯを０とし、ＡＩ ＡＯ−”０１
’ であれｌ１ＡＳＬ をＯとし、ＡＩ ＡＯ−“１０
″であればＡＳ２を０とする（第２図参照） ここで、
他は（ＡＩ ＡＯ−“００”であればＡＳＩ 、ＡＳ２
、ＡＩ ＡＯ−“１１″であればＡＳＯ−Ａ３２など
）０．１いずれでもよい。そこで本実施例では、バイト
アクセスの場合には、ＡＳＯ〜ＡＳ２としてＡｔ ＡＯ
に無関係にいずれも０（全語アクセス時のＤＢＳ値がＯ
の場合のＡＳＯ〜ＡＳ２）を用いるようにしている。
“００″であればＡＳＯを０とし、ＡＩ ＡＯ−”０１
’ であれｌ１ＡＳＬ をＯとし、ＡＩ ＡＯ−“１０
″であればＡＳ２を０とする（第２図参照） ここで、
他は（ＡＩ ＡＯ−“００”であればＡＳＩ 、ＡＳ２
、ＡＩ ＡＯ−“１１″であればＡＳＯ−Ａ３２など
）０．１いずれでもよい。そこで本実施例では、バイト
アクセスの場合には、ＡＳＯ〜ＡＳ２としてＡｔ ＡＯ
に無関係にいずれも０（全語アクセス時のＤＢＳ値がＯ
の場合のＡＳＯ〜ＡＳ２）を用いるようにしている。
また制御機構３５は、バイトアクセスの場合には、ＡＩ
ＡＯ−“００”であればイネーブル信号ＥＮＯだけを
、ＡＩ ＡＯ−“０１”であればイネーブル信号ＥＮＩ
だけを、ＡＩ ＡＯ■＃１０”であればイネーブル信号
ＥＮ２だけを、そしてＡＩ ＡＯ−“１１＃であればイ
ネーブル信号ＥＮ３だけを、それぞれアクティブにする
（第２図参照）。これにより、ＡＩ ＡＯ−“００″で
あればメモリブロック２４−０のアドレスＡ′が、ＡＩ
ＡＯ−”０１″であればメモリブロック２４−１のア
ドレスＡ′が、ＡＩ ＡＯ−“１０″であればメモリブ
ロック２４−２のアドレスＡ′が、そしてＡＩ ＡＯ−
“１１”であればメモリブロック２４−３のアドレスＡ
′がアクセスされ、ＣＰＵ２１のレジスタ２２と主記憶
２３との間のバイトデータの転送がデータバス２５を介
して行われる。この際、ＣＰＵ２１からのメモリアドレ
スＡが割付けられるメモリブロックの領域のバイトデー
タ（リード／ライトデータ）は、ＡＩ ＡＯ−“００″
であればデータバス２５のＤＯ〜Ｄ７となり、Ａｔ Ａ
Ｏ−“Ｑ１＃であればデータバス２５のＤ８〜Ｄ１５と
なり、ＡＩ ＡＯ−“１０”であればデータバス２５の
Ｄ１６〜Ｄ２３となり、そしてＡＩ ＡＯ−１１′であ
ればデータバス２５のＤ２４〜Ｄ３１となる。なお、Ａ
ｔ ＡＯの内容に対応するＤＢＳの値を全語アクセスの
場合と同様に決定することにより、バイトデータをその
メモリアドレスＡ（のＡＩ ＡＯ）に無関係に常にＤＯ
〜Ｄ７とすることも可能である。
ＡＯ−“００”であればイネーブル信号ＥＮＯだけを
、ＡＩ ＡＯ−“０１”であればイネーブル信号ＥＮＩ
だけを、ＡＩ ＡＯ■＃１０”であればイネーブル信号
ＥＮ２だけを、そしてＡＩ ＡＯ−“１１＃であればイ
ネーブル信号ＥＮ３だけを、それぞれアクティブにする
（第２図参照）。これにより、ＡＩ ＡＯ−“００″で
あればメモリブロック２４−０のアドレスＡ′が、ＡＩ
ＡＯ−”０１″であればメモリブロック２４−１のア
ドレスＡ′が、ＡＩ ＡＯ−“１０″であればメモリブ
ロック２４−２のアドレスＡ′が、そしてＡＩ ＡＯ−
“１１”であればメモリブロック２４−３のアドレスＡ
′がアクセスされ、ＣＰＵ２１のレジスタ２２と主記憶
２３との間のバイトデータの転送がデータバス２５を介
して行われる。この際、ＣＰＵ２１からのメモリアドレ
スＡが割付けられるメモリブロックの領域のバイトデー
タ（リード／ライトデータ）は、ＡＩ ＡＯ−“００″
であればデータバス２５のＤＯ〜Ｄ７となり、Ａｔ Ａ
Ｏ−“Ｑ１＃であればデータバス２５のＤ８〜Ｄ１５と
なり、ＡＩ ＡＯ−“１０”であればデータバス２５の
Ｄ１６〜Ｄ２３となり、そしてＡＩ ＡＯ−１１′であ
ればデータバス２５のＤ２４〜Ｄ３１となる。なお、Ａ
ｔ ＡＯの内容に対応するＤＢＳの値を全語アクセスの
場合と同様に決定することにより、バイトデータをその
メモリアドレスＡ（のＡＩ ＡＯ）に無関係に常にＤＯ
〜Ｄ７とすることも可能である。
以上は、バイト（８ビツト）単位にメモリアドレスが割
付けられる１ワードが３２ビツトのメモリと、このメモ
リとの間で３２ビツトのデータバスを介してデータ転送
を行う３２ビツトＣＰＵ（データ語長が３２ビツトのＣ
ＰＵ）を備えたシステムに実施した場合について説明し
たが、本発明はＮビット単位にメモリアドレスが割付け
られる１ワードがＭビット（但しＭ／Ｎｓｗ２Ｉ１１１
ｍは１以上の整数）のメモリとの間でＭビットのデータ
バスを介してデータ転送を行うＭビットＣＰＵを備えた
システムに、第１図の構成を縮小または拡張することに
より適用可能である。この場合、Ｍビットメモリを構成
するメモリブロック数は２ｍとなり、各メモリブロック
はメモリアドレスの下位ｍビットの示す値に対応する。
付けられる１ワードが３２ビツトのメモリと、このメモ
リとの間で３２ビツトのデータバスを介してデータ転送
を行う３２ビツトＣＰＵ（データ語長が３２ビツトのＣ
ＰＵ）を備えたシステムに実施した場合について説明し
たが、本発明はＮビット単位にメモリアドレスが割付け
られる１ワードがＭビット（但しＭ／Ｎｓｗ２Ｉ１１１
ｍは１以上の整数）のメモリとの間でＭビットのデータ
バスを介してデータ転送を行うＭビットＣＰＵを備えた
システムに、第１図の構成を縮小または拡張することに
より適用可能である。この場合、Ｍビットメモリを構成
するメモリブロック数は２ｍとなり、各メモリブロック
はメモリアドレスの下位ｍビットの示す値に対応する。
明らかなように、前記実施例は、Ｎ−８、Ｍ−３２、ｍ
−３の場合である。
−３の場合である。
［発明の効果］
以上詳述したようにこの発明によれば、メモリ上のデー
タの記憶位置を全語境界や半語境界に制限しなくても、
全語データや半語データのアクセスが１回のリードまた
はライトサイクルで行えるので、メモリのデータ領域に
データを隙間なく配置することができ、実メモリ空間を
有効に使うことができる。このため、ＣＰＵのレジスタ
長を配慮することなくソフトウェア設計が可能となる。
タの記憶位置を全語境界や半語境界に制限しなくても、
全語データや半語データのアクセスが１回のリードまた
はライトサイクルで行えるので、メモリのデータ領域に
データを隙間なく配置することができ、実メモリ空間を
有効に使うことができる。このため、ＣＰＵのレジスタ
長を配慮することなくソフトウェア設計が可能となる。
即ち、ＣＰＵの語長に拘らずデータが密に配置できるの
で、Ｃ言語のポインタ変数や共用体を使ったプログラム
の移植も容易になる。
で、Ｃ言語のポインタ変数や共用体を使ったプログラム
の移植も容易になる。
第１図はこの発明を適用するシステムの一実施例を示す
ブロック構成図、第２図は第１図に示す制御機構３５の
入出力論理を真理値表の形で示す図、第３図は従来例を
示すブロック構成図である。 ２１・・・ＣＰＵ、２２・・・レジスタ、２３・・・主
記憶、２４−０〜２４−３・・・メモリブロック、２５
・・・データバス、３０・・・データ境界調整装置、３
１・・・バス切換えスイッチ機構、３２・・・アドレス
調節機構、３３・・・加算器（Ａ Ｄ Ｄ ） ８
４−０〜３４−２・・・データセレクタ、３５・・・制
御機構。 出願人代理人 弁理士 鈴江武彦 Ｘｔｚｏ、１＋＋’ｌ°成も可 井２図
ブロック構成図、第２図は第１図に示す制御機構３５の
入出力論理を真理値表の形で示す図、第３図は従来例を
示すブロック構成図である。 ２１・・・ＣＰＵ、２２・・・レジスタ、２３・・・主
記憶、２４−０〜２４−３・・・メモリブロック、２５
・・・データバス、３０・・・データ境界調整装置、３
１・・・バス切換えスイッチ機構、３２・・・アドレス
調節機構、３３・・・加算器（Ａ Ｄ Ｄ ） ８
４−０〜３４−２・・・データセレクタ、３５・・・制
御機構。 出願人代理人 弁理士 鈴江武彦 Ｘｔｚｏ、１＋＋’ｌ°成も可 井２図
Claims (1)
- 【特許請求の範囲】 Ｎビット単位にメモリアドレスが割付けられる１ワード
がＭビット（但しＭ／Ｎ＝２＾ｍ、ｍは１以上の整数）
のメモリであって、上記メモリアドレスの下位ｍビット
の示す値に固有の２＾ｍ個のメモリブロックによって、
上記メモリアドレスの下位ｍビットを除く残りアドレス
であるワードアドレスで指定されるワード領域が構成さ
れるメモリと、このメモリとの間でＭビットのデータバ
スを介してデータ転送を行うＭビットＣＰＵとを備えた
システムに設けられたデータ境界調整装置であり、 （上記メモリの上記２＾ｍ個のメモリブロックと上記デ
ータバスとをＮビット単位で切換え接続してデータの位
置合せを行うためのバス切換えスイッチ手段と、上記Ｃ
ＰＵから上記メモリをアクセスするために出力される上
記メモリアドレス中の上記ワードアドレスまたは同ワー
ドアドレスの次のワードアドレスを上記２ｍ個のメモリ
ブロックに独立に与えるアドレス調節手段と、上記ＣＰ
Ｕのアクセス対象データの長さと上記ＣＰＵから出力さ
れる上記メモリアドレスの下位ｍビットで示されるデー
タ位置をもとに上記バス切換えスイッチ手段および上記
アドレス調節手段を制御する制御手段とを具備し、 上記制御手段は上記アクセス対象データ長と上記データ
位置とによりワード境界をまたぐアクセスであることが
示されている場合、上記データ位置と異なるワード領域
内のデータに対応するメモリブロックに上記次のワード
アドレスが供給されるように上記アドレス調節手段を制
御するように構成されていることを特徴とするデータ境
界調整装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2105189A JPH02255929A (ja) | 1989-01-31 | 1989-01-31 | データ境界調整装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2105189A JPH02255929A (ja) | 1989-01-31 | 1989-01-31 | データ境界調整装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02255929A true JPH02255929A (ja) | 1990-10-16 |
Family
ID=12044118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2105189A Pending JPH02255929A (ja) | 1989-01-31 | 1989-01-31 | データ境界調整装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02255929A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5506978A (en) * | 1992-05-18 | 1996-04-09 | Mitsubishi Denki Kabushiki Kaisha | Memory apparatus including a shift circuit for shifting a word select signal by a predetermined number of words |
| JP2006302161A (ja) * | 2005-04-25 | 2006-11-02 | Fujitsu Ltd | メモリ装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62112292A (ja) * | 1985-11-11 | 1987-05-23 | Nec Corp | メモリ回路 |
-
1989
- 1989-01-31 JP JP2105189A patent/JPH02255929A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62112292A (ja) * | 1985-11-11 | 1987-05-23 | Nec Corp | メモリ回路 |
Cited By (2)
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