JPS60554A

JPS60554A - メモリ制御装置

Info

Publication number: JPS60554A
Application number: JP10811783A
Authority: JP
Inventors: Masaaki Nishiura; 正昭西浦
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1983-06-16
Filing date: 1983-06-16
Publication date: 1985-01-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明はメモリに記憶されたデータとメモリ外部よシ
与えられるデータとの論理和あるいは論理積をとシ、そ
の結果をメモリに書き込む処理を行なうメモリ制御装置
に関する。

〔発明の技術的背景〕

メモリや中央処理装置（以下、ＣＰＵと称する）ヲ有ス
るマイクロコンピュータシステムに於いては、メモリ外
部より与えられるデータ（以下、メモリ外データと称す
る）を単にメモリに記憶するだけでなく、メモリ外デー
タとメモリに記憶されているデータ（以下、メモリ内デ
ータと称する）との論理演算を行ない、その結果をメモ
リに書き込む処理を必要とする場合がしばしばある。従
来のメモリ制御装置では、後者の処理はいわゆる読み出
し・修正・書き込み動作（以下、リード・モディファイ
ド・ライト動作と称する）に従って実行されていた。以
下、この動作を第１図のマイクロコンビーータシステム
を用いて説明する。なお、以下の説明では、メモリ内デ
ータ及びメモリ外データとしてそれぞれ４ピツトのデー
タ”　ｐ３＋ｐ２　ｒ　ｐｉ　＋ｐＱ”。

・ｑ３１（ＩＩＩＩＱ０２．。′を考える。図眞於いて
、１）はＣＰＵであシ、このＣＰＵ　Ｉ　Ｊには４個の
メモリ（例えばスタティックＲＡＭ　）　Ｊ　、？〜１
５が接続されている。各メモリ１２〜１５はデータ入力
端子Ｄｌｎ、データ出力端子り。ｕｔをそれぞれ１個有
する。また、各メモリ１２〜１５にハ前記４ビットのデ
ータ　ｐｓ　＋ｐ２　ｒ　ＰＩ　＋ｐＯ”が１ピツト分
ずつ記憶されている。さらに、各メモリ１２〜１５のア
ドレスは共通とされ、これによシメモリ１２〜１５に対
するデータの書き込み及びメモリ１２〜１５からのデー
タの読み出しは４ビット並列に行なわれる。

ＣＰＵ　Ｊ　１に接続される信号転送ラインとじてはア
ドレスバス１６、データバス１７、コントＣＩ　−ルハ
ス１８がｈ：ｂ。コントロールバス１８にはメモリリク
エスト信号Ｓｒ、ライト信号ＳＷ％リード信号ＳＲがメ
モリのアクセス時間を考慮したタイミングでＣＰＵ　Ｉ
　Ｊよ）出力される。ＣＰＵ１１によるメモリ１２〜１
５のアクセス動作としては読み出しと書き込みの２種類
がある。読み出し動作時には、アドレスデータＳＡの上
位ビットのデータとメモリリクエスト信号Ｓｒからチッ
プセレクト回路１９によってチップセレクト信号Ｓｌｌ
がつくられ、この信号Ｓ８によってメモリ１２〜１５が
選択される。まだ、チップセレクト回路１９からのメモ
リリード信号ＳＲｏによってバッファ２０が開かれる。

これによシ、アドレスデータＳＡによって指定されるア
ドレスのメモリ内データがデータバス１７を介してＣＰ
ＵＩＩに取シ込まれる。なお、２１はプルアップ抵抗、
ｖｃｏは電源である。基き込み動作時は、チップセレク
ト信号Ｓ、とライト信号Ｓｗがメモリ１２〜１５に供給
される。これにより、ＣＰＵ　Ｊ　１からデータバス１
７上に出力されたデータがアドレスデータＳＡによって
指定されたアドレスに書き込まれる。

上記リード・モディファイド・ライト動作時のＣＰＵ　
Ｊ　１の内部処理を第２図に示す。すなわち、ステップ
ｓ１でメモリ１２〜１５のアドレスがセットされ、ステ
ラｆｓ２でメモリ内デー１−ｆｉｃＰＵ１１に取シ込ま
れる。ステップｓ３で演算処理用データ（メモリ外デー
タ）がセットされ、ステップＳ４でメモリ内データと演
算処理用のデータとの演算が行なわれる。そして最後に
、ステップｓｓで演算結果がメモリ１２〜１５に書き込
まれる。

〔背景技術の問題点〕

しかしながら上記リード・モディファイド・ライト動作
方式によるメモリ制御装置では、メモリ内データとメモ
リ外データとの演算結果をメモリ１２〜１５に書き込む
のに５個のステップが必要である。したがって、メモリ
１２〜１５のアドレス空間全体のデータを書き換えるの
に多くの時間を必要とし、処理効率が悪い。

〔発明の目的〕

この発明は上記の事情に対処すべくなされたもので、メ
モリ内データとメモリ外データとの論理演算の中で特に
論理積演算及び論理和演算を考え、これらの論理演算を
実行してその結果をメモＩＪ　Ｋ書き込む為の処理時間
を大幅に短縮することができるメモリ制御装置を提供す
ることを目的とする。

〔発明の概要〕

この発明は論理積をとる場合は、メモリ外データに於い
てデータ値が“０”となっているビットに対応したメモ
リにだけライト信号を・１１、給することによシ、この
メモリ内のデータだけがメモリ外データの対応するビッ
トのデータによって書き換えられるようにし、論理和を
とる場合は、′ｌ＃となっているビットに対応したメモ
リにだけライト信号を供給することにより、このメモリ
内のデータをメモリ外データの対応するビットで書き換
えるように構成したものであるＯ〔発明の実施例〕以下、図面を参照してこの発明の一実施例を詳細に説明
する。第３図は一実施例の回路図である。なお、第３図
に於いて、先の第１図と同一部には同一符号を付す。図
に於いて、２５はＣＰＵでこのＣＰＵ　２５から出力さ
れるメモリ外データ″’ｑａ　Ｑ２　ｑｔ　ｑｏ　”は
メモリ１２〜１５のデータ入力端子に供給される。この
ＣＰＵ　２５は先のＣＰＵ　１１と同じ機能を有する他
、メモリ１２〜１５の書き込みモードを示すモードデー
タを出力する。なお、メモリ１２〜１５の書き込みモー
ドとしては、メモリ内データとメモリ外データとの論理
和をとシ、その結果をメモリ１２〜１５に書き込む処理
を行なうときの論理積モードや論理和をとシ、その結果
をメモリ１２〜１５に書き込む処理を行なう論理和モー
ド、さらにメモリ外データを単にメモリ１２〜１５に書
き込む為の非演算モード等がある。

論理積モードや論理和モード、非演算モードを示すモー
ドデータはｒ−メバス１７を介してＤフリッゾフロップ
回路２６の入力端子ＤＫ供給される。２７はチップセレ
クト回路で先のチップセレクト回路１９と同じ機能を有
する他、Ｄフリップフロップ回路２６駆動用のクロック
パルスＳａを生成し、Ｄフリップフロン１回路２７のク
ロ、り端子ＣＫに供給する。Ｄフリップフロラグ回路２
６はＣＰＵ　２５から出力されるモードデータを２ビツ
トのデジタル信号＠Ｉ、Ｊ″に変換する。

２８はライト信号発生回路である。このライト信号発生
回路２８はＤフリツブフロ２ノ回路２７から出力される
モードデータＩ、ＪやＣＰＵ２５から出力されるメモリ
外データに従ってＣＰＵ２６から出力されるライト信号
ＳＷをメモリ１２〜１５に対して選択的に供給する。こ
のライト信号発生回路２８は具体的には、４つのエクス
クル−ジグオア回路２９〜３２．４つのアンド回路３３
〜３６．４つのナンド回路３７〜４ｏから成る。エクス
クルーシゾオア回路２９〜３２の一方の入力端子には４
ビツトのメモリ外データがそれぞれ１ビツトずつ供給さ
れ、他方の入力端子に２ピツトのモードデータ“工。

−Ｊ　”のうちデータ゛Ｊ″が供給される。アンド回路
３４〜３７の一方の入力端子には、モードデータ’Ｉ、
Ｊ’の中のデータＩＩＩｊｌが供給され、他方の入力端
子にはエクスクル−ジグオア回路２９〜３０の出力が供
給される。ナンド回路３８〜４１の一方の入力端子には
アンド回路３３〜３７の出力がそれぞれ反転されて供給
され、他方の入力端子にはライト信号ＳｖＩが反転され
て供給される。ナンド回路３８〜４ノの出力はメモリ１
２〜１５のライト端子歪に供給される。

上記構成に於いて動作を説明する。論理演算を論理積演
算や論理和演算に限定した場合、次のことがいえる。ま
ず、メモリ外データとあるアドレスのメモリ内データの
論理積をとる場合は、メモリ外データに於いて６０”で
あるビットに対応するメモリ内データのビットのデータ
を０″にすればよい。また、論理和をとる場合は、メモ
リ外データに於いて１＃であるビットに対応するメモリ
内データのビットのデータを１＃にすればよい。

以上のことから、論理演算を論理積演算や論理和演算に
限定した場合、論理積モードの場合には、メモリ外デー
タでデータ値が０＃であるビットに対応したメモリのデ
ータを該ビットデータで書き換えればよいし、論理和モ
ードの場合は、データ値が“０″であるビットに対応し
たメモリのデータ該ビットデータで１・き換えればよい
。

次の表１は各書き込みモードに於けるモードデータ“１
．Ｊ−の内容を示すものである。また、表２は各書き込
みモードに於けるライト信号の発生状態を示すものであ
る。

表　１表１によれば、モードデータ“Ｉ、Ｊ”は非演算モード
のとき”ｏ、ｏ’あるいは”ｏ、ｔ’であシ、論理積モ
ードのとき”１．０’、論理和モードのとき’０．１”
となる。表２に於いて、メモリ外データとしては１ビッ
ト分だけを示している。また、表２は１つのモードデー
タに於いて、メモリ外データが０”の場合と１１＃の場
合のそれぞれについてライト信号の発生状態を示す。な
お、ライト信号は論理゛０”の信号である。

ここで、表２を参照しながらライト信号発生回路２８の
動作を説明する。まず、非演算モードでは、モードデー
タ”１．Ｊ”の中のデータ“工”が０″なので、アンド
回路３３〜３６の出力が′０＃となる。その結果、ライ
ト信号Ｓｗがナンド回路３７〜４０を通過し、メモリ１
２〜１５に供給される。したがって、メモリ外データは
その内容に関係なく、メモリ１２〜１５に書き込まれる
。

論理積モードの場合は、モードデータ”　Ｉ　、　Ｊ”
の中のデータ６エ”がｅ′１＃なので、アンド回路３３
〜３６の出力はエクスクル−シブオア回路２９〜３２の
出力によって決まる。エクスクル−シブオア回路２９〜
３２の出力はデータ“Ｊ”が′０″なので、メモリ外デ
ータがそのまま出力される。したがって、メモリ外デー
タが１”であればアンド回路３３〜３６の出力は“１ｎ
であシ、°′０”であれば０”である。

その結果、ナンド回路３７〜４０はメモリ外データが０
″のときだけダートを開き、ライト信号Ｓｗをメモｙ１
２〜１５に供給する。したがって、このときは、ｕＯ＃
なるメモリ外データがメモリ１２〜１５に書き込まれる
ことになる。

逆に、メモリ外データが６１″であれば、ライト信号Ｓ
ｗがナンド回路３７〜４０を通過しないので、メモリ１
２〜１５に対する書き込みはなされない。

論理和モードの場合は、データ”Ｉ”、Ｊ”トモに”１
＃なので、アンド回路３３〜３６の出力は論理和モード
の場合とは逆にメモリ外データが１１″のとき′０″と
なシ、′０”のとき′１″となる。その結果、ナンド回
路３７〜４０はメモリ外データが′１”のときだけダー
トを開き、ライト信号Ｓｗをメモリ１２〜１５に供給す
る。したがって、このときは、１＃なるメモリ外データ
がメモリ１２〜１５に曹き込まれる。逆に、メモリ外デ
ータが′０＃であれば、ライト信号Ｓｗがナンド回路３
７〜４０を通過しないので、メモリ１２〜２５に対する
書き込みはなされない。

今、第４図（、Ｌ）に示す如く、メモリ外データを’０
，１．Ｏｆ’、メモリ内データ第４図（ｂ）Ｋ示す如く
、“１，０，１．０”とすると、非演算モード、論理積
モード、論理和モードの各場合に於けるデータ書き込み
後のメモリ内データはそれぞれ第４図（ｃ）〜（、）に
示すようになる。すなわち、非演算モードでは全てのビ
ットのデータが書き換えられ、論理積モードでは、メモ
リ外データで′０″となっているビット、つまり、１ビ
ツト目と３ビツト目のデータが書き換えられる。論理和
モードでは、メモリ外データでｌ”となっているビット
、っまシ２ビット目と４ビツト目のデータが書き換えら
れる。

第５図はＣＰＵ　２５の内部処理を示すフローチャート
である。すなわち、ステラ７’Ｓ１でモードデータ”Ｉ
、Ｊ’が出力され、ステップｓ２でメモリ１２〜１５に
アドレスデータが供給される。そして、ステップｓ３で
メモリ外データが出力され、ステップｓ４でライト信号
ＳＷが出力されてデータの書き込みがなされる。このよ
うに、第３図の回路では、ＣＰＵ　２５の内部処理は従
来の５ステツプから４ステツプに減らされる。

以上詳述したようにこの実施例によれば、メモリ内デー
タとメモリ外ｆ−夕との論理和や論理積をとシ、その結
果を再度メモリ１２〜１５に格納する処理を行ないたい
場合、読み出し動作と演算動作を省略することができる
。但し、書き込みモードを設定する動作が必要であるが
、同−書き込みモードでメモリ内データを連続して書き
換える場合には、このモード設定を処理開始時に一度だ
け設定すればよいので、従来のリード・モディファイド
・ライト動作に比べ、処理時間を大幅に短縮することが
できる。

なお、先の実施例では、非演算モードも設定できる場合
について説明したが、この発明は必ずしもこの機能を必
要とするものではない。

〔発明の効果〕

このようにこの発明によれば、メモリ内データとメモリ
外データとの論理和や論理積をとシ、その結果をメモリ
に格納するという処理を行なうのに、大幅に処理時間を
短縮することができるメモリ制御装置を提供することが
できる。

【図面の簡単な説明】

第１図は従来のメモリ制御装置を示す回路図、第２図は
第１図に示す装置の動作を説明する為のフローチャート
、第３図はこの発明に係るメモリ制御装置の一実施例を
示す回路図、第４図は第３図に示す装置の動作を説明す
る為の図、第５図は同じくフローチャートである。１２〜１５・・・メモリ、１６・・・アドレスバス、１
７・・・データバス、１８・・・コントロールパス、２
５・・ＣＰＵ、２６・・・Ｄフリップフロッゾ回路、２
７・・・チップセレクト回路、２８・・・ライト信号発
生回路、２９〜３２・・・エクスクルーシゾオア回路、
３３〜３６・・・アンド回路、３７〜４ｏ・・・ナンド
回路。出願代理人　弁理士　鈴　江　武　彦第４図第５図１

Claims

【特許請求の範囲】

ｎビットのデータの１ビット分を記憶するメモリｎ個か
ら成るメモリ手段と、このメモリ手段のアドレスをセッ
トするアドレスセット手段と、前記メモリ手段に記憶さ
れたｎビットのデータと論理積あるいは論理和がとられ
るｎビットのデータを前記メモリ手段に供給するデータ
出力手段と、前記２つのｎビットのデータの論理積をと
るモードなのか論理和をとるモードなのかを示すモード
データを出力するモードデータ出力手段と、このモード
データ出力手段から論理積をとるモードを示すモードデ
ータが出力されている場合は、前記メモリ手段のｎ個の
メモリのうち、前記データ出力手段から出力されるｎビ
ットのデータに於いてデータ値が０”となっているビッ
トに対応したメモリにだけライト信号を供給し、論理和
をとるモードを示すモードデータが出力されている場合
はデータ値が０”となっているビットに対応したメモリ
にだけライト信号を供給するライト信号出力手段とを具
備したメモリ制御装置。