JPH05216741A - 記憶回路及びその動作モード設定方法 - Google Patents
記憶回路及びその動作モード設定方法Info
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- JPH05216741A JPH05216741A JP4127132A JP12713292A JPH05216741A JP H05216741 A JPH05216741 A JP H05216741A JP 4127132 A JP4127132 A JP 4127132A JP 12713292 A JP12713292 A JP 12713292A JP H05216741 A JPH05216741 A JP H05216741A
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Abstract
(57)【要約】 （修正有）
【目的】メモリ内部に通常のアクセスと異なる動作モ−
ドを１つ以上のアクセスサイクルにまたがって有効に
し、メモリのビット構成に影響しない記憶回路及びその
動作モード設定方法を提供する。 【構成】データの読み出し、書き込み及び保存が任意に
行える記憶素子と、通常のアクセスと異なる動作モ−ド
を格納するレジスタからなる記憶回路において、レジス
タの設定デ−タ入力信号として、ビット構成に依存しな
いデ−タ信号と異なるアドレス信号等を用い、設定サイ
クルは通常のメモリアクセスサイクルと異なるサイクル
として識別できるよう、メモリの既存の制御信号を、通
常のメモリアクセスと異なるＲＡＳ信号の立下がりとＷ
Ｅ信号の組合せのタイミングを用いて指定する。
ドを１つ以上のアクセスサイクルにまたがって有効に
し、メモリのビット構成に影響しない記憶回路及びその
動作モード設定方法を提供する。 【構成】データの読み出し、書き込み及び保存が任意に
行える記憶素子と、通常のアクセスと異なる動作モ−ド
を格納するレジスタからなる記憶回路において、レジス
タの設定デ−タ入力信号として、ビット構成に依存しな
いデ−タ信号と異なるアドレス信号等を用い、設定サイ
クルは通常のメモリアクセスサイクルと異なるサイクル
として識別できるよう、メモリの既存の制御信号を、通
常のメモリアクセスと異なるＲＡＳ信号の立下がりとＷ
Ｅ信号の組合せのタイミングを用いて指定する。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は記憶素子を用いた記憶回
路に係り、特に高速動作に好適な記憶回路及びその動作
モード設定方法に関する。 【０００２】 【従来の技術】近年、半導体技術の進歩により、メモリ
の高速化や大容量化が行なわれている。大容量化を実現
する手法としてはダイナミックＲＡＭがよく用いられて
いるが、アドレス信号を時分割で与えるため、アクセス
時間が多くかかり、高速化が困難となっていた。この問
題を解決するため、ニブルモ−ドアクセスが考案されて
いる。ニブルモ−ドは、１回のアドレス指定で４回のデ
−タアクセスを行なう方法で、アドレス指定時間の減少
で高速化が図るものである。この方法を用いた例として
は、特開昭５９−７５４９０号公報（「半導体記憶装
置」）が挙げられる。 【０００３】 【発明が解決しようとする課題】上述したニブルモ−ド
アクセスの設定は、ダイナミックＲＡＭの高速アクセス
を実現する上では有効であるが、図２に示すグラフィッ
クディスプレイ装置のフレ−ムバッファのラスタ演算機
能をメモリ内部に取り込む等の用途には必ずしも有効で
はない。すなわち、ニブルアクセスモ−ドの設定は、現
在のアクセスサイクル（１回のアドレス指定で４回のデ
−タアクセス）にのみ有効である。それに対し、ラスタ
演算では、演算指定を１回行なうとしばらく同じ演算モ
−ドで動作することで指定のオ−バ−ヘッドを少なくし
ており、設定したモ−ドがその後のアクセスサイクルで
も有効になっている必要がある。従って、メモリに演算
器を内蔵し、外部から演算モ−ド等の指定を行なう方法
としては、このニブルモ−ドの設定方法には問題があ
る。 【０００４】本発明の目的は、この問題を解決するため
に、メモリ内部に通常のアクセスと異なる動作モ−ドを
１つ以上のアクセスサイクルにまたがって有効にし、メ
モリのビット構成に影響しない記憶回路及びその動作モ
ード設定方法を提供することにある。 【０００５】 【課題を解決するための手段】上記課題を達成するた
め、本願発明は、データの読み出し、書き込み及び保存
が任意に行える記憶素子と、通常のアクセスと異なる動
作モ−ドを格納するレジスタからなる記憶回路におい
て、レジスタの設定デ−タ入力信号として、ビット構成
に依存しないデ−タ信号と異なるアドレス信号等を用
い、設定サイクルは通常のメモリアクセスサイクルと異
なるサイクルとして識別できるよう、メモリの既存の制
御信号を、通常のメモリアクセスと異なる組合せのタイ
ミングを用いて指定するものである。 【０００６】 【作用】前記のタイミングの組合せ等で通常の動作と異
なる動作であることの識別が行われ、アドレス信号によ
り動作モ−ドが動作モ−ド格納レジスタに設定され、そ
の設定された内容によりその後のメモリアクセス実行時
に通常のアクセス動作又は異なる動作が行われる。 【０００７】 【実施例】以下、本発明の一実施例を図面を用いて詳細
に説明する。 【０００８】まず、本発明の概念を説明する。 【０００９】図２で示すフレームバッファ用メモリの周
辺回路を減らすためには、メモリ，演算器，演算機能指
定レジスタ，書き込みマクス回路を一体化したＩＣ（Ｉ
ｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）を作ることが考
えられる。現状のグラフィックディスプレイでは、演算
機能として要求されるものは論理演算が主体であるた
め、演算器は演算データのビット単位に分割することが
可能である。算術演算を使う場合も桁上げ信号を扱う回
路を付加することで、原則的にはビット単位の分割は可
能である。書き込みマスク回路４はビット単位の書き込
み制御を行う回路であるから、ビット単位に分割できる
ことは明らかである。しかしながら演算機能指定レジス
タ３は、演算器１の演算機能の数で決まるビット長であ
り、演算データのビット長（ここでは１６）とは無関係
であるため、演算データのビット単位に分割することは
できない。したがって演算機能指定レジスタ３は、分割
した単位毎に持つ必要がある。このように、分割した単
位毎に同一の機能のものを持つことは無駄であるがＩＣ
の集積度は年毎に高くなり、一体化した場合のメモリ素
子の数に対する周辺回路として使われる素子の数の比率
は１％にもならないわずかのものであるため問題とはな
らない。一体化をした場合に、演算機能指定レジスタ３
を分割単位毎に持つことは、以上に示したようにそれほ
ど問題ではないが、図２に示したフレームバッファをデ
ータのビット単位に分割することには問題がある。図２
のフレームバッファを使うためには、実際のメモリアク
セスを行う前に、演算機能指定レジスタ３に演算機能デ
ータを書き込みマスク回路４に書き込みマスクデータを
設定する必要がある。図２のフレームバッファでは、ど
ちらのデータもデータ処理装置からのデータ信号Ｄ15〜
Ｄ0を入力信号としているため、ビット単位に分割する
と１ビットの信号となってしまうので、書き込みマスク
回路４では問題がないが、演算機能指定レジスタ３では
２種類の演算しか指定できなくなってしまう。このよう
に、メモリのビット構成の違いで演算機能の数が変わる
ことは問題である。本発明は、演算機能指定をデータバ
スで行うため、データのビット分割に依存することにな
り発生しているのに着目し、データバスと違いビット分
割に依存しないアドレス信号を用いて指定するものであ
る。 【００１０】次に、本発明の一実施例を説明する。 【００１１】図１は、実施例のフレームバッファ用メモ
リ回路の構成である。１は演算器、２はメモリ素子、３
は演算機能指定レジスタ、４は書き込みマスク回路Ｄｊ
はグラフィック描画用データ処理装置のデータ信号１６
ビットの中の１ビット信号、Ａ23〜Ａ1はデータ処理装
置のアドレス信号、ＷＥはデータ処理装置のライト制御
信号、ＦＳは演算機能指定レジスタ３及び書き込みマス
ク回路４に対するデータセット制御信号、ＤＯｊはメモ
リ素子２の読み出しデータ、ＤＩｊは演算器１の演算結
果データ、Ｗｊはメモリ素子２に対する書き込み制御信
号である。 【００１２】図３は書き込みマスク回路の構成である。
４１は書き込みマスクデータ格納レジスタ、４２はライ
ト制御信号ＷＥを抑止するためのゲートである。 【００１３】図４は図１のメモリ回路によるフレームバ
ッファの構成例である。図４では接続関係を明確にする
ため、４ビットの構成を示してある。 【００１４】図５はグラフィックディスプレイシステム
に実施例のメモリ回路を適用した例である。６はデータ
処理装置、７はセット信号ＦＳを発生するデコード回路
である。 【００１５】以下、実施例のメモリ回路の動作を説明す
る。 【００１６】実施例では、メモリ回路５は８０００００
Ｈ〜８ＦＦＦＦＦＨ番地に割当てられている。ここでＨ
は１６進数であることを示しバイトを単位とする番地で
ある。デコード回路７は９０００００Ｈ〜９０００１Ｆ
Ｈ番地でセット信号ＦＳを出力する。演算器１の演算機
能は図６に示す１６種である。データ処理装置６が例え
ば９０００１４Ｈ番地にＦＯＦＦＨを書き込むと、デコ
ード回路７はセット信号ＦＳを出力し、演算機能指定レ
ジスタ３にアドレス信号Ａ4〜Ａ1すなわち１０１０（Ｂ
はビットデータ）をセットする。この結果、演算器１は
図６の演算機能表に示すように、論理和を演算機能とし
て選択する。また書き込みマスク回路４では、書き込み
マスクデータ格納レジスタ４１にデータ処理装置６から
のデータ０Ｆ０ＦＦの１６ビットのデータの中の１ビッ
トをセットする。セットされる１ビットは、メモリ素子
のビット位置と同一の位置である。この結果、書き込み
マスクデータとしてＦ０ＦＦＨがセットされたことにな
る。 【００１７】次にデータ処理装置６が８０００００Ｈ番
地にＦ３ＦＦＨを書く場合について説明する。８０００
００Ｈ番地には、０５１２Ｈが格納してあるとする。デ
ータ処理装置６のメモリアクセスタイミングを図７に示
す。データ処理装置６のメモリ回路５に対するライトア
クセスは、図７に示すようにリード・モディファイ・ラ
イト動作となる。リード・モディファイ・ライトのリー
ドのタイミングでＤＯバスには０５１２Ｈが読み出さ
れ、ＤバスにはＦ３ＦＦＨが入力されている。次のモデ
ィファイのタイミングで、演算器１はＤバスとＤＯバス
のデータを演算し、ＤＩバスに演算結果を出力する。こ
の場合はＤバスの値がＦ３ＦＦＨであり、ＤＯバスが０
５１２Ｈであるため、ＤＩバスのデータはＦ７ＦＦＨと
なる。これは、前述した動作で演算器１は論理和を演算
機能として選択しているためである。最後にリード・モ
ディファイ・ライトのライトのタイミングでＤＩバスの
データＦ７ＦＦＨをライトするが前述のセット動作で、
書き込みマスクデータはＦ０ＦＦＨがセットされてお
り、図３に示すようにマスクデータが０のビットはゲー
ト４２がＯＮとなり、１のビットはゲート４２がＯＦＦ
となるため、Ｄ11〜Ｄ8の４ビットのみが実際のライト
動作を実行し、残りの１２ビットではライト動作は起こ
らない。この結果、８０００００Ｈ番地のデータは０７
１２Ｈになる。 【００１８】以上述べたように、本実施例ではアドレス
信号の一部を制御信号として用いるため、データの分割
方法によらず演算機能の指定が可能なリード・モディフ
ァイ・ライトを行うメモリ回路が実現することができ
る。実施例のメモリ回路で通常のメモリＩＣと異なるの
は、演算機能及び書き込みマクスデータをセットするた
めのセット信号ＦＳのみであり、ＩＣのピンは１ピン増
加するだけなので、この相異は図１の回路のままＩＣ化
する上で問題にならない。例えば、６４Ｋ×１ビット構
成のＤｙｎａｍｉｃ ＲＡＭでは１ピンは使用していな
いものもあるため、この空ピンにＦＳを使うことが可能
である。 【００１９】また、このセット信号を通常のメモリアク
セスと異なるタイミングシーケンスで実現してもよいこ
とは明らかである。例えば図８に示すような、 Ｄｙｎ
ａｍｉｃ ＲＡＭの通常シーケンスではでてこない。Ｒ
ＡＳ信号の立下がりとＷＥ信号でセット信号を作ること
が可能である。 【００２０】なお、本実施例ではデータ幅を１６ビット
とし、分割の単位を１ビットとしたが、どちらの値も本
実施例で説明した値以外の値でもよいことは明らかであ
る。 【００２１】また実施例では、演算機能の指定と書き込
みマスクの指定を同時に行っているが、別々に指定する
ようにしてもよいことも明らかである。 【００２２】さらに、演算器の機能指定のデータ幅も４
ビット以外でも良いことも明らかである。 【００２３】また、シフトレジスタを内蔵して、シリア
ル出力を持つ構成のメモリに対して、本実施例を適用し
てもよいことも明らかである。 【００２４】 【発明の効果】以上の説明から明らかなように本発明に
よれば、通常と異なる動作モ−ドの指定がメモリのデー
タビット幅に依存せずに行なえるため、多種類の設定が
可能となり、メモリの応用範囲を拡大することができ
る。また、設定をタイミングの組合せで行なうことで、
従来のメモリと同一の信号ピン配置で実現できるので、
互換性を維持でき、大量生産による低価格化を図ること
が容易となる。
路に係り、特に高速動作に好適な記憶回路及びその動作
モード設定方法に関する。 【０００２】 【従来の技術】近年、半導体技術の進歩により、メモリ
の高速化や大容量化が行なわれている。大容量化を実現
する手法としてはダイナミックＲＡＭがよく用いられて
いるが、アドレス信号を時分割で与えるため、アクセス
時間が多くかかり、高速化が困難となっていた。この問
題を解決するため、ニブルモ−ドアクセスが考案されて
いる。ニブルモ−ドは、１回のアドレス指定で４回のデ
−タアクセスを行なう方法で、アドレス指定時間の減少
で高速化が図るものである。この方法を用いた例として
は、特開昭５９−７５４９０号公報（「半導体記憶装
置」）が挙げられる。 【０００３】 【発明が解決しようとする課題】上述したニブルモ−ド
アクセスの設定は、ダイナミックＲＡＭの高速アクセス
を実現する上では有効であるが、図２に示すグラフィッ
クディスプレイ装置のフレ−ムバッファのラスタ演算機
能をメモリ内部に取り込む等の用途には必ずしも有効で
はない。すなわち、ニブルアクセスモ−ドの設定は、現
在のアクセスサイクル（１回のアドレス指定で４回のデ
−タアクセス）にのみ有効である。それに対し、ラスタ
演算では、演算指定を１回行なうとしばらく同じ演算モ
−ドで動作することで指定のオ−バ−ヘッドを少なくし
ており、設定したモ−ドがその後のアクセスサイクルで
も有効になっている必要がある。従って、メモリに演算
器を内蔵し、外部から演算モ−ド等の指定を行なう方法
としては、このニブルモ−ドの設定方法には問題があ
る。 【０００４】本発明の目的は、この問題を解決するため
に、メモリ内部に通常のアクセスと異なる動作モ−ドを
１つ以上のアクセスサイクルにまたがって有効にし、メ
モリのビット構成に影響しない記憶回路及びその動作モ
ード設定方法を提供することにある。 【０００５】 【課題を解決するための手段】上記課題を達成するた
め、本願発明は、データの読み出し、書き込み及び保存
が任意に行える記憶素子と、通常のアクセスと異なる動
作モ−ドを格納するレジスタからなる記憶回路におい
て、レジスタの設定デ−タ入力信号として、ビット構成
に依存しないデ−タ信号と異なるアドレス信号等を用
い、設定サイクルは通常のメモリアクセスサイクルと異
なるサイクルとして識別できるよう、メモリの既存の制
御信号を、通常のメモリアクセスと異なる組合せのタイ
ミングを用いて指定するものである。 【０００６】 【作用】前記のタイミングの組合せ等で通常の動作と異
なる動作であることの識別が行われ、アドレス信号によ
り動作モ−ドが動作モ−ド格納レジスタに設定され、そ
の設定された内容によりその後のメモリアクセス実行時
に通常のアクセス動作又は異なる動作が行われる。 【０００７】 【実施例】以下、本発明の一実施例を図面を用いて詳細
に説明する。 【０００８】まず、本発明の概念を説明する。 【０００９】図２で示すフレームバッファ用メモリの周
辺回路を減らすためには、メモリ，演算器，演算機能指
定レジスタ，書き込みマクス回路を一体化したＩＣ（Ｉ
ｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）を作ることが考
えられる。現状のグラフィックディスプレイでは、演算
機能として要求されるものは論理演算が主体であるた
め、演算器は演算データのビット単位に分割することが
可能である。算術演算を使う場合も桁上げ信号を扱う回
路を付加することで、原則的にはビット単位の分割は可
能である。書き込みマスク回路４はビット単位の書き込
み制御を行う回路であるから、ビット単位に分割できる
ことは明らかである。しかしながら演算機能指定レジス
タ３は、演算器１の演算機能の数で決まるビット長であ
り、演算データのビット長（ここでは１６）とは無関係
であるため、演算データのビット単位に分割することは
できない。したがって演算機能指定レジスタ３は、分割
した単位毎に持つ必要がある。このように、分割した単
位毎に同一の機能のものを持つことは無駄であるがＩＣ
の集積度は年毎に高くなり、一体化した場合のメモリ素
子の数に対する周辺回路として使われる素子の数の比率
は１％にもならないわずかのものであるため問題とはな
らない。一体化をした場合に、演算機能指定レジスタ３
を分割単位毎に持つことは、以上に示したようにそれほ
ど問題ではないが、図２に示したフレームバッファをデ
ータのビット単位に分割することには問題がある。図２
のフレームバッファを使うためには、実際のメモリアク
セスを行う前に、演算機能指定レジスタ３に演算機能デ
ータを書き込みマスク回路４に書き込みマスクデータを
設定する必要がある。図２のフレームバッファでは、ど
ちらのデータもデータ処理装置からのデータ信号Ｄ15〜
Ｄ0を入力信号としているため、ビット単位に分割する
と１ビットの信号となってしまうので、書き込みマスク
回路４では問題がないが、演算機能指定レジスタ３では
２種類の演算しか指定できなくなってしまう。このよう
に、メモリのビット構成の違いで演算機能の数が変わる
ことは問題である。本発明は、演算機能指定をデータバ
スで行うため、データのビット分割に依存することにな
り発生しているのに着目し、データバスと違いビット分
割に依存しないアドレス信号を用いて指定するものであ
る。 【００１０】次に、本発明の一実施例を説明する。 【００１１】図１は、実施例のフレームバッファ用メモ
リ回路の構成である。１は演算器、２はメモリ素子、３
は演算機能指定レジスタ、４は書き込みマスク回路Ｄｊ
はグラフィック描画用データ処理装置のデータ信号１６
ビットの中の１ビット信号、Ａ23〜Ａ1はデータ処理装
置のアドレス信号、ＷＥはデータ処理装置のライト制御
信号、ＦＳは演算機能指定レジスタ３及び書き込みマス
ク回路４に対するデータセット制御信号、ＤＯｊはメモ
リ素子２の読み出しデータ、ＤＩｊは演算器１の演算結
果データ、Ｗｊはメモリ素子２に対する書き込み制御信
号である。 【００１２】図３は書き込みマスク回路の構成である。
４１は書き込みマスクデータ格納レジスタ、４２はライ
ト制御信号ＷＥを抑止するためのゲートである。 【００１３】図４は図１のメモリ回路によるフレームバ
ッファの構成例である。図４では接続関係を明確にする
ため、４ビットの構成を示してある。 【００１４】図５はグラフィックディスプレイシステム
に実施例のメモリ回路を適用した例である。６はデータ
処理装置、７はセット信号ＦＳを発生するデコード回路
である。 【００１５】以下、実施例のメモリ回路の動作を説明す
る。 【００１６】実施例では、メモリ回路５は８０００００
Ｈ〜８ＦＦＦＦＦＨ番地に割当てられている。ここでＨ
は１６進数であることを示しバイトを単位とする番地で
ある。デコード回路７は９０００００Ｈ〜９０００１Ｆ
Ｈ番地でセット信号ＦＳを出力する。演算器１の演算機
能は図６に示す１６種である。データ処理装置６が例え
ば９０００１４Ｈ番地にＦＯＦＦＨを書き込むと、デコ
ード回路７はセット信号ＦＳを出力し、演算機能指定レ
ジスタ３にアドレス信号Ａ4〜Ａ1すなわち１０１０（Ｂ
はビットデータ）をセットする。この結果、演算器１は
図６の演算機能表に示すように、論理和を演算機能とし
て選択する。また書き込みマスク回路４では、書き込み
マスクデータ格納レジスタ４１にデータ処理装置６から
のデータ０Ｆ０ＦＦの１６ビットのデータの中の１ビッ
トをセットする。セットされる１ビットは、メモリ素子
のビット位置と同一の位置である。この結果、書き込み
マスクデータとしてＦ０ＦＦＨがセットされたことにな
る。 【００１７】次にデータ処理装置６が８０００００Ｈ番
地にＦ３ＦＦＨを書く場合について説明する。８０００
００Ｈ番地には、０５１２Ｈが格納してあるとする。デ
ータ処理装置６のメモリアクセスタイミングを図７に示
す。データ処理装置６のメモリ回路５に対するライトア
クセスは、図７に示すようにリード・モディファイ・ラ
イト動作となる。リード・モディファイ・ライトのリー
ドのタイミングでＤＯバスには０５１２Ｈが読み出さ
れ、ＤバスにはＦ３ＦＦＨが入力されている。次のモデ
ィファイのタイミングで、演算器１はＤバスとＤＯバス
のデータを演算し、ＤＩバスに演算結果を出力する。こ
の場合はＤバスの値がＦ３ＦＦＨであり、ＤＯバスが０
５１２Ｈであるため、ＤＩバスのデータはＦ７ＦＦＨと
なる。これは、前述した動作で演算器１は論理和を演算
機能として選択しているためである。最後にリード・モ
ディファイ・ライトのライトのタイミングでＤＩバスの
データＦ７ＦＦＨをライトするが前述のセット動作で、
書き込みマスクデータはＦ０ＦＦＨがセットされてお
り、図３に示すようにマスクデータが０のビットはゲー
ト４２がＯＮとなり、１のビットはゲート４２がＯＦＦ
となるため、Ｄ11〜Ｄ8の４ビットのみが実際のライト
動作を実行し、残りの１２ビットではライト動作は起こ
らない。この結果、８０００００Ｈ番地のデータは０７
１２Ｈになる。 【００１８】以上述べたように、本実施例ではアドレス
信号の一部を制御信号として用いるため、データの分割
方法によらず演算機能の指定が可能なリード・モディフ
ァイ・ライトを行うメモリ回路が実現することができ
る。実施例のメモリ回路で通常のメモリＩＣと異なるの
は、演算機能及び書き込みマクスデータをセットするた
めのセット信号ＦＳのみであり、ＩＣのピンは１ピン増
加するだけなので、この相異は図１の回路のままＩＣ化
する上で問題にならない。例えば、６４Ｋ×１ビット構
成のＤｙｎａｍｉｃ ＲＡＭでは１ピンは使用していな
いものもあるため、この空ピンにＦＳを使うことが可能
である。 【００１９】また、このセット信号を通常のメモリアク
セスと異なるタイミングシーケンスで実現してもよいこ
とは明らかである。例えば図８に示すような、 Ｄｙｎ
ａｍｉｃ ＲＡＭの通常シーケンスではでてこない。Ｒ
ＡＳ信号の立下がりとＷＥ信号でセット信号を作ること
が可能である。 【００２０】なお、本実施例ではデータ幅を１６ビット
とし、分割の単位を１ビットとしたが、どちらの値も本
実施例で説明した値以外の値でもよいことは明らかであ
る。 【００２１】また実施例では、演算機能の指定と書き込
みマスクの指定を同時に行っているが、別々に指定する
ようにしてもよいことも明らかである。 【００２２】さらに、演算器の機能指定のデータ幅も４
ビット以外でも良いことも明らかである。 【００２３】また、シフトレジスタを内蔵して、シリア
ル出力を持つ構成のメモリに対して、本実施例を適用し
てもよいことも明らかである。 【００２４】 【発明の効果】以上の説明から明らかなように本発明に
よれば、通常と異なる動作モ−ドの指定がメモリのデー
タビット幅に依存せずに行なえるため、多種類の設定が
可能となり、メモリの応用範囲を拡大することができ
る。また、設定をタイミングの組合せで行なうことで、
従来のメモリと同一の信号ピン配置で実現できるので、
互換性を維持でき、大量生産による低価格化を図ること
が容易となる。
【図面の簡単な説明】
【図１】実施例のメモリ回路を示すブロック図である。
【図２】従来例のフレームバッファ用メモリを示すブロ
ック図である。 【図３】書き込みマスク回路を示す図である。 【図４】実施例のフレームバッファ構成を説明するため
の図である。 【図５】グラフィックディスプレイシステムの構成例を
示すブロック図である。 【図６】演算機能を説明するための図である。 【図７】メモリアクセスタイミングを示すタイミングチ
ャートである。 【図８】セット信号作成タイミングを示すタイミングチ
ャートである。 【符号の説明】 １…演算器、 ２…メモリ素子、 ３…演算機能指定レジスタ、 ４…書き込みマスク回路、 Ｄ15〜Ｄ0…入力データ、 Ａ23〜Ａ1…アドレス信号、 ＷＥ…書き込み制御信号、 ＦＳ…セット信号。
ック図である。 【図３】書き込みマスク回路を示す図である。 【図４】実施例のフレームバッファ構成を説明するため
の図である。 【図５】グラフィックディスプレイシステムの構成例を
示すブロック図である。 【図６】演算機能を説明するための図である。 【図７】メモリアクセスタイミングを示すタイミングチ
ャートである。 【図８】セット信号作成タイミングを示すタイミングチ
ャートである。 【符号の説明】 １…演算器、 ２…メモリ素子、 ３…演算機能指定レジスタ、 ４…書き込みマスク回路、 Ｄ15〜Ｄ0…入力データ、 Ａ23〜Ａ1…アドレス信号、 ＷＥ…書き込み制御信号、 ＦＳ…セット信号。
フロントページの続き
(72)発明者 木村 光一
神奈川県横浜市戸塚区吉田町292番地株式
会社日立製作所マイクロエレクトロニクス
機器開発研究所内
(72)発明者 榎本 博道
神奈川県奏野市堀山下１番地株式会社日立
製作所神奈川工場内
Claims (1)
- 【特許請求の範囲】 １．データ入力端子、アドレス入力端子及び制御入力端
子を持ち、該データ入力端子からデータ信号を、該アド
レス入力端子からアドレス信号を、該制御入力端子から
制御信号を入力する記憶回路において、 通常の記憶動作モードと異なる動作モードを格納する動
作モード格納手段を設け、該動作モード格納手段に対す
る格納指示は、通常の動作モードを指定する該制御信号
の組み合わせと異なる組み合わせであり、該動作モード
格納手段に設定した値が通常と異なる動作モードの時、
設定後のアクセス動作が指定した異なる動作モードとす
る手段を有することを特徴とする記憶回路。 ２．前記制御信号は、ライトイネーブルとロウアドレス
選択信号とカラムアドレス選択信号を含み、前記通常の
動作モード指定と異なる組み合わせは、ロウアドレス選
択信号のＨレベルからＬレベルへの遷移時にライトイネ
ーブル信号がＬレベルである組合せであることを特徴と
する特許請求の範囲第１項記載の記憶回路。 ３．前記動作モード格納手段は、前記設定データを前記
アドレス入力端子から受け取ることを特徴とする特許請
求の範囲第１項記載の記憶回路。 ４．前記動作モード格納手段は、前記設定データを前記
アドレス入力端子の下位のビットから受け取ることを特
徴とする特許請求の範囲第３項記載の記憶回路。 ５．前記アドレス入力端子から入力する善意アドレス信
号は、ロウアドレス信号とカラムアドレス信号を含むこ
とを特徴とする特許請求の範囲第１項記載の記憶回路。 ６．データ入力端子、アドレス入力端子及び制御入力端
子を持ち、該データ入力端子からデータ信号を、該アド
レス入力端子からアドレス信号を、該制御入力端子から
制御信号を入力する記憶回路の動作モード設定方法にお
いて、 （ａ）ライトイネーブル信号をイネーブルにし、 （ｂ）前記シーケンス（ａ）の後、ロウアドレス選択信
号を入力し、 （ｃ）該入力に応答して、当該記憶回路を通常の動作モ
ードからそれとは異なる動作モードに設定し、 （ｄ）該通常の動作と異なる動作モードのアクセスを１
回または複数回行うことを特徴とする記憶回路の動作モ
ード設定方法。 ７．前記異なる動作モードの設定は、前記アドレス入力
端子を通して行われることを特徴とする特許請求の範囲
第６項記載の記憶回路の動作モード設定方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4127132A JPH05216741A (ja) | 1992-05-20 | 1992-05-20 | 記憶回路及びその動作モード設定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4127132A JPH05216741A (ja) | 1992-05-20 | 1992-05-20 | 記憶回路及びその動作モード設定方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60105845A Division JP2735173B2 (ja) | 1984-10-05 | 1985-05-20 | ワンチップメモリデバイス |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6185656A Division JPH0784861A (ja) | 1994-08-08 | 1994-08-08 | 記憶回路及び１チップメモリデバイス |
| JP6185655A Division JPH0784860A (ja) | 1994-08-08 | 1994-08-08 | 情報処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05216741A true JPH05216741A (ja) | 1993-08-27 |
Family
ID=14952408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4127132A Pending JPH05216741A (ja) | 1992-05-20 | 1992-05-20 | 記憶回路及びその動作モード設定方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05216741A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55112655A (en) * | 1979-02-21 | 1980-08-30 | Nec Corp | Information processor |
| JPS58196671A (ja) * | 1982-05-10 | 1983-11-16 | Hitachi Ltd | 半導体記憶素子 |
| JPS58222500A (ja) * | 1982-04-20 | 1983-12-24 | マステク・コ−パレイシヤン | 選択機能モ−ド開始方法 |
| JPS60554A (ja) * | 1983-06-16 | 1985-01-05 | Toshiba Corp | メモリ制御装置 |
| JPS61216200A (ja) * | 1985-01-22 | 1986-09-25 | テキサス インスツルメンツ インコ−ポレイテツド | 半導体メモリ |
-
1992
- 1992-05-20 JP JP4127132A patent/JPH05216741A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55112655A (en) * | 1979-02-21 | 1980-08-30 | Nec Corp | Information processor |
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| JPS60554A (ja) * | 1983-06-16 | 1985-01-05 | Toshiba Corp | メモリ制御装置 |
| JPS61216200A (ja) * | 1985-01-22 | 1986-09-25 | テキサス インスツルメンツ インコ−ポレイテツド | 半導体メモリ |
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