JPS58222500A - 選択機能モ−ド開始方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、半導体記憶装置回路、特にこのような回路の
機能的制御に関するものである。

半導体記憶装置の技術が進歩するにつれて、オンチップ
試験、検査及び評価に対する必要性が増大している。通
常の読出し及び書込み操作の多種の組合わせを実施、す
ることによって、記憶装置回路を機能的に試験をするの
が従来のプラクティスである。しかしこの方法は増々困
難になりつつある。記憶”Ａ　ｌｉｔ回路の容量が大き
くなるにつれ、回路の試験に要する時間が増してくる。

例えばパターン感度などのような種類の試験に対口ては
、試験段階の数は記憶装置のエレメントの数の二乗に比
例することもある。このように、大きなランダム・アク
セス・メモリーに対する広範な試験は、極めて時間を多
く消費することになる。

試験に際して考慮しなければならないもう１つの特徴は
、リダンダンシーである。欠陥のある回路素子の代用と
するためにリダンダント回路を使うことが、使用可能な
装置の歩どまりを増すために従来採用されている。半導
体記憶装置の成る使用者は、これらの部品の試験に於て
、パターン感度に特に関心を持っている。リダンダンシ
ーのない決まった物理的レイアウトに対しては、決まっ
た試験手順を各タイプの部品に対して行なうことができ
る。しかし、リダンダント回路が現われて以来、使用者
は記憶装置内の作動素子の物理的レイアウトを正確には
知ることができなかった。この知識が得られなければ、
−次記憶装置アレイ中に代入したりダンダントエレメン
トをもっているかも知れない部品を使用者は受容れがた
いであろう。

リダンダンシーを持つ回路の機能的操作は、リダンダン
シーのない回路の操作と全く同じである。

従って、使用者は、従来の機能的試験によってはりダン
ダントエレメントが回路内に入れられたがどうかを決定
することはできない。

オンチップ試験又は検査が記憶装置回路に対する試験要
目を減らすために提案されている。しかしこれを行なう
には重大な制限を伴う。グイナミノクーランダムアクセ
ス・メモリーに対する従来のパッケージは１６−ピンパ
ノケージであって、これに対しては標準規定が各ピンに
ついて定められている。従って、オンチップ試験を実施
する追加指令を受けるのに使われ不ピンは事実上１つも
ない。

更に特別な機能を指令するために成るピンに過剰な電圧
状態を使用することは、このようにすることによって回
路に損傷を与える可能性があるので、危険な方法である
。

半導体記憶装置に対するデータシートは、記憶装置の回
路に加えられた各指令信号に対するタイミングを規定す
る制限的仕様を含んでいる。回路の使用者は、回路を正
しく操作するためにこれらの仕様に従わなければならな
い。更に回路の設計者が保証しなければならないことと
して、「使用者は部品が自分の希望する態様で働くもの
と確心することができる」というような設計仕様だけに
回路が応答するようにしなければならない。

上述のことから、オンチップ機能試験及び検査を行なう
ことに対する大きな要望があるが、指令信号を記憶装置
回路に伝達するに対してはきびしい制限があるというこ
とが判る。このように、部品のピン数を増さずに、又過
剰の電圧状態の使用を避け、更によく受容れられたデー
タシート仕様を変更することなく、半導体記憶装置に追
加的機能指令を与える方法及び装置に対する必要性が存
在している。　　　　　　　　″ 本発明の好適実施例は、記憶装置回路に至るデータ転送
及び同回路からのデータ転送を制御するだめの複数の定
義された操作信号を受けるようにした該記憶装置に対し
て選択された機能モードを開始する方法を包含している
。この方法は、操作信号中の少くとも第１の信号の活動
状態を記憶装置回路に適用する第１のステップを有して
いる。

第２のステップは、操作信号中の第２の信号の活動状態
を、第１の操作信号に対する第２の操作信号の相対タイ
ミングが記憶装置回路に至るデータ転送及び同回路から
く、るデータ転送を制御する第１及び第２の操作信号の
定義された限界の外にあるようにして、記憶装置回路に
適用することを包含している。第２の操作信号の活動状
態を適用するステップは、記憶装置回路に対して選択さ
れた機能モードを開始する働きをする。

以下本発明をその実施例について添付図面を用いて詳細
に説明する。

現在の装置に於て、最も広く用いられている半導体記憶
装置は、ダイナミ２り・ランダムアクセス・記憶装置と
Ｃう）イブの装置である。それは高密度で比較的安価に
製造されるからである。その−例はモスチク社（Ｍｏ５
ｔｅｋ　Ｃｏｒｐ、）の製造によるＭＫ　４’ｌ１６で
ある。この型の記憶装置は、行アドレスセグメント及び
列アドレスセグメントから成る多重アドレスを利用する
。これらのアドレス信号は行アドレス・ストローブ（Ｒ
ＡＳ）及び列アドレス・ストローブ（ＣＡＳ）として知
られている゛指令信号によって記憶装置内にストローブ
される。記憶装置回路に対する読出し又は書込み機能は
ＷＲＩＴＥと規定した信号によって制御される。

上述の各種操作信号に対する定義は、業界に於て広く受
容れられている。更にこれらの信号の相対タイミングは
ほぼ標準化され各記憶装置回路用のデータシートに取入
れられている。これらの信号に対する従来のタイミング
制限を第１図に示す。

操作信号ＲＡＳ　、　ＣＡＳ及びＷＲＩＴＥは正しくは
インバースバｒ記号を付して定義されているが、本明細
書中では簡単にするためにバーの指示なしで使用する。

第１図に示すように、ＣＡＳサイクルは単一のＲＡＳサ
イクル内で起るものと定められている。信号の低レベル
が活動状態である。１つのＲＡＳサイノル内に複数のＣ
ＡＳサイクルが在り得る。１つのＣＡＳサイクル内にた
だ１個のＷＲＩＴＥサイクルが在シ得るとも定められて
いる。このように、同時発生のＣＡＳサイクル及びＲＡ
Ｓサイクルと共にだけ正・規のＷＲＩＴＥサイクルが起
る。従って、半導体記憶装置の使用者は、規定された標
準に従いながら単〒のＣＡＳサイクル内に複数のＷＲＩ
　ＴＥサイクルを提供することはできない。

従来のダイナミック拳ランダムアクセス・メモリーであ
って、行及び列の形状及びそのようなメモリーに対する
ＲＡＳ　、　ＣＡＳ及びＷＲＩＴＥ信号の機能を持つメ
モリーの構成は、米国特許第３，９６９，７０６号明細
書に記載されており、この明細書は言及によってこの説
明に取入れる。

第２図は、機能的指令を半導体記憶装置回路に与える本
発明のタイミング・シーフェンスを説明している。本発
明においては、ＲＡＳ及びＣＡＳ信号に対する受容れら
れた標準は、１つのＣＡＳサイクルは１つのＲＡＳサイ
クル内にだけ起り得るという基本的制限を含んでおシこ
の点では変っていない。

しかし、ＷＲＩ　ＴＥ指令信号の使用は変化している。

従来のデータ転送作動に於ては、単−ＣＡＳサイクル内
にただ１個のＷＲＩ　ＴＥプサイル又は低状態ノ々ルス
が許されるに過ぎない。しかし本発明によれば、複数の
ＷＲＩ　ＴＥパルスが単一のＣＡＳサイクル内に与えら
れ、その第２及びそれ以降のパルスは半導体記憶装置に
対する選択された機能モードを開始する。受容れられて
いる標準では、■ＩＴＥサイクルを、ＣＡＳ及びＷＲＩ
ＴＥのどちらか遅くローに行くものによって開始される
と規定している。第２図で破線で示すＷＲＩ　ＴＥ信号
のタイミングは全く本発明と両立し得るものである。

このような選択された機能モードの第１の使用例は、半
導体記憶装置の試験及び評価であると現在は信じられる
。しかし、このような選択されたモードが操作環境に於
て利用し得るという可能性はある。

第２図に示すように、単一のＣＡＳサイクル内で複数の
■ＩＴＥパルスを使用することは、データ転送に対する
論理演算ではない。それは、１つのメモリーザイクル内
の単一アドレスに対する一度より多い書込みには伺の目
的もないからである。更に上述のように、このような演
算は、現存する記憶装置回路に対する仕様シートのＷＲ
Ｉ　ＴＥ信号の定義のもとでは、許されない。

第３図に複数個のＷＲＩＴＥパルスを認識するだめの回
路を示す。シーフェンス検出回路（１０は前記特許明細
書中に記載されているように半導体記憶回路と一体の部
分として構成されている。回路（１０は第１図に示した
操作信号ＲＡＳＸＣＡＳ及びＷＲＩＴＥを受信するよう
に接続されている。あるＲＡＳ及びＣＡＳサイクル中に
おいて第２のＷＲＩＴＥ　／＜　／レスを受信するとこ
れに応答して出力が発生し、記憶回路の予め定めた試験
又は評価を行うた。めの選択された機能回路を活動化す
る。第３図に示したように操作信号ＲＡＳ、ＣＡＳ及び
ＷＲＩ　ＴＥは各各インバータを経てＡＮＤゲートαカ
に送られる。ゲート（１つの出力は線１ （１４を経て送られるユ ＲＡＳ及びＣＡＳ信号はまたＯＲゲートＯＱにも送られ
その出力は線Ｑｅに送られる。

ゲート０２の出力はフリップフロップ（ハ）のセント入
力に接続されている。ゲートα→の出力は線ｑｉを経て
フリップフロップ（ハ）のクリヤ入力に接続されている
。

線α復はインバータを経てＡＮＤゲート（ハ）の第１の
入力に接続されている。フリップフロップ（ハ）のＱ出
力は線（ハ）を経てＡＮＤゲート（ハ）の第２の入力に
送られる。ＡＮＤゲート（ハ）の出力は線（１）をｌＩ
洋てフリップフロップ０望のセント人力に送られる。線
α時はフリップフロップ０→のクリヤ入力に接続されて
いる。

ノリノブフロップ０′４のＱ出力は線０脅を経て送られ
る。

線αゆはさらにＡＮＤゲート（４０）の第１の入力に接
続され、線（ロ）はその第２の入力に接続されている。

ゲート（４０）の出力は線（４２）を経てフリップフロ
ップ（４４）のセント入力に送られる。線０杓はさらに
フリップフロップ（４４）のクリヤ入力に接続されてい
る。フリップフロップ（４４）の出力はそのＱ端子から
取出され線（４６）を経て送られる。

第４図は第３図中の各線に現われる波形を示す。

シーフェンス検出回路θ０の作動を以下第３図及び第４
図を参照して説明する。線ＵΦは操作信号ＲＡＳ。

ＣＡＳ及びＷＲＩＴＥが全て同時に低活動状態にあると
きにのみ、高電圧状態に向う。このときフリップフロッ
プ（ハ）はセットされそのＱ出力はＩｗ（ハ）について
図示したように高状態に向う。線■は線（１喧が高状態
である限り低電圧状態に留まる。

ＷＲＩＴＥ信号が高状態に移り第１のＷＲＩＴＥパルス
の終りを示すと、線α勺は低状態に向いこれによってＡ
ＮＤゲート（ハ）の出力は線（ト）において高状態に向
う。これは次にフリップフロップＯ→をセットし線（ロ
）におけるそのＱ出力は高状態に向う。ＡＮＤゲー）　
（４０）の出力は線（４２）において低状態に留する。

線α４が低状態に留まるからである。

Ｗｌｌ（、ＩＴＥＴＥ信号の第２の活動パルスに人シ高
状態から低状態に移ると、ＡＮＤゲー）　（４０）は２
個の高入力を受信し従ってその線（４２）への出力は高
状態となる。線（４２）の高状態はフリップフロップ（
４４）のセット入力に送られ、フリップフロップ（４４
）の線（４６）へのＱ出力を高状態とする。線（４６）
はＩ　、Ｃ記憶装置用の選択された機能モードを実行す
る回路を活動化するように接続されている。フリップフ
ロップ（４４）　　のラノチハＷＲＩＴＥ　パルスが終
ってもフリップフロップ（４４）の状態は不変であるよ
うに行われる。このことは低電圧状態から高電圧状態へ
と最後の遷移をＷＲＩＴＥ信号がするときに、線（４６
）上の信号状態が不変であることにより示される。

上記の本発明実施態様においては活動ＷＲＩＴＥパルス
はＲＡＳ及びＣＡＳサイクルと同時に生起するものでな
くてはならない。もしＲＡＳとＣＡＳとのどちらかが終
ると、シーフェンス検出回路αＯはそれが第２の活動Ｗ
ＲＩ　ＴＥパルスのみを検出するように設計されている
のでリセットする。このリセットはＯＲゲートαＱの作
動により行われる。操作信号ＲＡＳ又はＣＡＳのどちら
かが高状態に向うと、線α→も同様に高状態に駆動され
図示・したすべてのフリップフロップ０４１Ｏ邊及び（
４４）をリセットする。これによりこれらのフリップフ
ロップのＱ出力は各各低電圧状態に駆動される。すなわ
ち回路α１は第２の活動ＷＲＩＴＥパルスのみをそれが
活動ＲＡＳ及び活動ＣＡＳ”ｊ−イクルの両方において
受信されたときに検出する。

回路（１ｃｊＪのリセノｌ−は線α枠上の低電圧状態か
ら高電圧状態へと向う信号によシ示される。

回路αＯを拡張してＲＡＳ及びＣＡＳサイクル中の一連
のＷＲＩＴＥパルスの任意の１つに対して応答させるこ
とができる。このことは、左手側に３個の入力線α４（
ハ）及びα樟をもちそれらが各冬山力線（５４（４６）
及びα樟に接続されている図中破線で示した部分（５０
）を反覆使用することによって可能と々る。破線内部分
（５０）に相当する追加の回路の各各がより遅いＷＲ’
ＩＴＥ　パルスを検出す、る。これらのよシ遅いパルス
の各各を使って、回路叫を含む記憶回路用の別の機能モ
ードを開始することができる。結合子（４６）の高状態
および次の破線円回路の相当する結合子の低状態によシ
第１のモードが発信される。

同様にして高状態の緘２結合子と低状態の第３結合子と
によシ第２の機能モードが選択される。こうして記憶回
路用に選択することができる実質的の数の付加的機能モ
ードを加えることができる。

第５図は回路叫の１つの応用例を示す。リダンダント復
号回路（６０）はシーフェンス検出回路００をイネーブ
ル・ロール・コール（ＥＲＣ）回路の形で使っている。

このＥＲＣ回路は（６２）で示しである。回路（６２）
の゛出力は第３図に示した線（４６）上の選択された機
能モード信号に相当する。すなわち回路（６２）の出力
は上記のように活動ＲＡＳ及びＣＡＳサイクルの中で第
２の活動ＷＲＩＴＥパルスを受信したときに生起する。

回路（６０）は１個またはそれ以上のりダンダント要素
を含む半導体記憶回路の中に使われる。本例では行及び
列をもつ記憶装置回路の中で使われる。

回路（６０）は複数個のりダンダント列の１各各につい
て使われる。リダンダント列は１次記憶装置アレイ中の
欠陥列に置き代るように使われる。復号回路（６０）は
欠陥列のアドレスを認識し、欠陥があることがわかった
第１次列に対する機能的代用品としてリダンダント列が
作用することを許すように、プログラムされている。あ
る欠陥列をあるリダンダント列で置き代えるプログラム
を以下インプリメントと呼ぶ。

復号回路（６０）の構造およびその本発明との関連を、
以下第５図を参照して説明する。回路（６０）は前記し
た米国特許第３，９６９，７０６号明細書に記載されて
いる構造及び機能をもつりダンダント列（６３）と連結
して使われる。以下、列のことをビット線とも呼ぶこと
がある。

回路（６０）はトランジスタ（６６）の作動により高電
圧状態にプリチャージされている結合子（６４）を含ん
でいる。トランジスタ（６６）のソース及びドレン端子
が電源Ｖｃｃと結合子（６４）との間に接続されている
。トランジスタ（６６）のゲート端子はＱ２と呼ぶプリ
チャージ信号を受信するように接続されている。

複数個のフーージブルリンク（６８）〜（８２）は各各
結合子（６４）に接続された端子をもっている。

フーージブルリンク（６８）〜（８２）の残りの端子に
は、複数個のトランジスタ（８４）〜（９８）のドレン
端子が各各接続されている。トランジスタ（８４）〜（
９８）のソース端子は接地されている。トランジスタ（
８６）、（９０）、（９４）及び（９８）のゲート端子
は各各列アドレス（ＣＡ　）信号４．５．６及び７の真
の状態を受信する。トランジスタ（８４）　、（８８）
、（９２）及び（９６）のゲート端子は各各列アドレス
信号４．５．６及び７の補信号を受信する。

ＥＲＣ回路（６２）は、ドレン端子とソース端子とをト
ランジスタ（９６）及び（９８）のドレン端子間に接続
したトランジスタ（１，００）の、ゲート端子に接続し
である。すなわちＥＲＣ回路（６２）がトランジスタ（
１００）に高電圧状態を提供するときに、トランジスタ
（９６）及び（９８）のドレン端子は接続される。

複数個の列復号（ＣＤ　）信号を復号回路（６０）に送
る。これらを各各ＣＤＯ，ＣＤＩ、ＣＤ２及びＣＤ３と
呼ぶ。これらの信号は復号したアドレス信号から作った
ものである。信号ＣＤ０ＸＣＤＩ、ＣＤ２及びＣＤ３は
各各トランジスタ（１０６）、（１０８）、（１１０）
及び（１１２）のドレン端子に送られる。フユージブル
リンク（１１４）、（１１６）、（１１８）及び（１２
０）の−組は各各トランジスタ（１０６）、（１０８）
、（１１０）及び（１１２）のソース端子と結合子（１
２４）との間に接続されている。

トランジスタ（１２６）、（１２８）、（１３０）　＆
び（１３２）の−組のドレン及びソース端子は各各結合
子（６４）とトランジスタ（１０６）、（１０ｇ）、（
１１０）及び（１１２）のゲート端子との間に接続され
ている。トランジスタ（１２６）、（１２８）、（１３
０）及び（１３２）の各各のゲート端子は正の電源Ｖｃ
ｃに接続されている。

ＥＲＣ回路（６２）は、ドレン端子をＶｃｃ　　にそし
てソース端子を結合子（１２４）に接続したトランジス
タ（１３４）のゲート端子にさらに接続されている。

回路（６２）が高電圧出力を生じるとトランジスタ（１
３４）は導通状態となり結合子（１２４）の状態を高電
圧状態に引き上げる。

トランジスタ（１４０）のゲート端子はプリチャージ信
号Ｑ２を受信するように接続され、ドレン端子は電源Ｖ
ｃｃに接続されそしてソース端子は結合−、、、。

子（１４２）に接続されている。トランジスタ（１４４
）　　　　、・のドレン端子は結合子（１４２）に、ゲ
ート端子は結合子（１２４）にそしてソース端子は接地
に各各接続されている。トランジスタ（１４６）はドレ
ン端子を結合子（１２４）に、ゲート端子を結合子（１
４２）にそしてソース端子を接地に各各接続されている
。トランジスタ（１４０）、（１４４）及び（１４６）
は結合子（１２４）をその電位が予め定めたスレショー
ルド電位より高く引上げられるまでは低電位状態に保つ
ための、静穏線フリップフロップ回路・そして作用する
。

リダンダント列（６３）はフーージブルリンク（１−４
８）、（１５０）、（１５２）及び（１５４）の−組の
各各に接続されている。結合子（１２４）はトランジス
タ゛（１５６）、（１５８）、（１６０）及び（１６２
）のゲート端子に接続されている。トランジスタ（１！
５６）、（１５８）、（１６０）及び（１６２）のドレ
ン端子は各唇フーージプルリンク（１４８）、（１５０
）、（１５２）及び（１５４）に接続されている。トラ
ンジスタ（１５６）、（１５８）、（１６０）及び（１
６２）のソース端子は各各人出力線（１６４）、（１６
６）、（１６８）及び（１７０）に接続されている。

復号回路（６０）はフーージブルリンクによって、記憶
回路の１次記憶装置アレイ中の欠陥列を置き代えるよう
にプログラムされている。欠陥列の場所をつきとめると
、８個のフユージブルリンクのうちの４個及び４個の線
（１１４）〜（１２０）のうちの３個が好壕しくはレー
ザーにより開路され、結合子（６４）が欠陥列に与えら
れたアドレスに応答しそして結合子（６４）が高状態で
あればいつでも欠陥列の利用していたのと同じＣＤ相が
結合子（１２４）に接続されるようになる。本実施態様
においては４個の入出力線（１６４）、（１６６）、（
１６８）及び（１７０）を利用しているが、入出力線は
少くとも１個あればよい。本実施態様ではりダンダント
列（６３）は適当な入出力線に接続されていなければな
らない。

このことはフユージブルリンク（１４８）、（１５０）
、（１５２）及び（１５４）のうち３個を開路し、列線
（６３）を非開路リンクにより適当な入出力線に接続す
ることにより行われる。

各ＣＡＳサイクルに先立ち、プリチャージトランジスタ
（６６）の動作により結合子（６４）の電位を高状態に
引上げる。もし記憶回路に与えられたアドレスにより復
号回路（６０）が選択されると結合子（６４）は高電位
状態に留捷るが、そうでないと７トランジスタ（８４）
〜（９８）の１個が活動化されて結合子（６４）を低電
位状態に引下げる。もし結合子（６４）が高電位状態に
留まるなら、　トランジスタ（１０６）、（１０８）、
（１１０）及び（１１２）は導通状態に維持されて列復
号信号ＣＩ）Ｊ３’　−ＣＤ３のうちの１個の受信を待
つ。これらは記憶回路に与えられた列アドレスの一部分
から誘導される。ある１個の与えられたアドレスに応答
してこれら４個の列復号信号のうちの１個だけが活動化
される。リンク（１１４）〜（１２０）は記憶装置復号
回路（６０）のためのアドレス選択の一部分としてプロ
グラムされそして選択的に開路される。

結合子（１２４）はプリチャージ信号Ｑ２及び静穏線フ
リップフロップトランジスタ（１４０）、（１４４）及
び（１４６）の作動により低電圧状態に維持される。

１）１ しかしもし復号回路（６０）　　−Ａｓ選択されると、
列榎号信号０〜３のうちの１個が相当するトランジスタ
を経て伝送され、結合子（１２４）の電位をオーバーパ
ワーに主り高状態に引上げ、そして次に静穏線フリップ
フロップをオフに切換える。この高電圧状態はトランジ
スタ（１５６）、（１５８）、（１６０）及び（１６２
）の各各を導通状態とする。このことによってリダンダ
ント列（６３）は入出力線（１６４）、（１６６）、（
１６８）及び（１７０）のうちの適当な１個に接続され
る。すなわち、復号回路（６０）は正しくプログラムさ
れた後では欠陥列に与えられたアドレスに応答し、使用
者がリダンダント回路費素のインプリメントに無関心に
データを記憶回路中に書込みまたは記憶回路から読出す
ことができるようにする。

前記したようにある種の使用者は記憶回路についてその
電気的特性に加えて物理的構成を知ることを望む。この
ような使用者はどの欠陥列が１次記憶装イ・虻から除か
れそして欠陥列に対してどのリダンダント列が代用され
たのかを知ることを望む。

、：′１１．．１ この情報はパターン感度試験を行うのに必要な時間を短
縮するという目的のために有用である。リダンダントお
よび非リダンダント記憶装置要素の読出しを以下ロール
・コールと呼ぶ。

ＥＲＣ回路（６２）はりダンダント列（６３）にある知
られた電圧すなわちデータ状態を与える機能を果す。こ
の予め定めた電圧状態は次にリダンダント列に接続・シ
た記憶装置セルの蓄電器中に記憶することができる。Ｅ
ＲＣ回路（６２）が活動化されると、トラン・ジスタ（
１３４）は導通化されて結合子（１２４）を高状態に引
上げる。これによってトランジスタ（１５６）、（１５
８）、（１６０）及び（１６２）が導通状態となり、こ
うしてリダンダント列（６３）が入出力線（１６４）、
（１６６）、（１６８）及び（１７０）のうちの少くと
も１個に接続されることが保証される。使用者は次に所
望の電圧状態を入出力線を経てリダンダント列（６３）
に送ることができる。すなわち使用者はりダンダント列
（６３）にそれに接続さｉｌ、＊−記憶装置セル中に記
憶させるために高又は低電圧状態のいずれかを与えるこ
とができる。

トランジスタ（１００−）を導通状態にしてトランジス
タ（９６）又は（９８）のいずれかの作動によシ結合子
（６４）が低電位状態に引下げられることを保証する。

これによりトランジスタ（１０６）〜（１１２）はオフ
に切換えられ結合子（１２４）の作動への干渉が防止さ
れる。このようにして、回路（６２）が活動化されると
、任意所望の電圧をリダンダント列（６３）に与えるこ
とができる。この操作は記憶回路中のりダンダント列の
各各について同様に行うことができる。

全記憶装置回路中のりダンダント記憶装置要素の存在お
よび位置を定める方法は一般に次のように行われる。

リダンダント記憶装置要素は行線でも列線でもよい。記
憶装置アレイはプログラムしたりダンダント要素を含む
ものでも含まないものでもよい。

各記憶装置要素において１個の記憶装置セルに第１のデ
ータ状態たとえば０を書込む。次にリダンダント要素に
第２のデータ状態を上記のようにＥＲＣ回路を使って書
込む。この第２のデータ状態は１であることができる。

次にアレイを要素毎に読んでゆき、データ状態１を示す
要素各各をリダンダント要素であると定める。欠陥１次
要素をリダンダント要素で代用するために製造者により
使われたアルゴリズムを予め調べておけば、使用者はこ
のようにしてリダンダント要素の物理的位置を定めるこ
とができる。

好ましい実施態様において、記憶装置要素は１次のもの
にしてもリダンダントのものにしても列である。各列に
対して記憶装置セルに書込みまたはそれから読出す。

前記方法をさらに詳しく書くと次のとおりである。ある
選択した行アドレスを記憶回路に与えそして全記憶装置
を横切って列アドレスを順送りする。このときにアドレ
ス指定された各記憶装置セル中にデータ状態０を書込む
。１列につき１記憶装置セルに書込む。次に上記で選択
した行アドレスと同じ行アドレスについである定めた列
アドレスを選択しそして選択した機能モードを前記した
、：′ ように２個の活動ＷＲＩＴＥパルスを利用してインプリ
メントする。第１のＷＲＩＴＥパルスは通常の書込み機
能を実行しそして選択したアドレスに対しデータ状態１
を書込む。第２の活動ＷＲＩＴＥパルスはイネーブル・
ロール・コール回路（６２）を活動化し、これによって
各リダンダント列ラインに、リダンダント列復号信号器
がある特定の列アドレスに応答するようにプログラムさ
れているか否かに無関係に、書込まれるべきデータ状態
１が生起する。

次のステップすなわち読出し操作において、同じ列アド
レスが維持されそして列アドレスはアレイを横切って順
送シされる。リダンダント列に書込みを行うために使わ
れたアドレスを除いて、状態１が読出される各アドレス
指定された記憶装置セルはりダンダント列に相当する。

状態Ｏが読出されるアドレスはすべて木の列に相当する
。こうしてアドレス指定された列を除くすべての列の状
態が定められる。この最後の列について状態を定めるた
めに、アレイに再びデータ状態Ｏを書込かまたは前にア
ドレス用定仝れた列だけ一書込む。

もう１つの異なる列を選択して各リダンダン）・列　　
　　”中に２個の活動ＷＲＩＴＥパルスを使ってデータ
状態１を書込む。最後に、リダンダント列に書込むのに
使った最初にアドレス指定された列を再び読出す。この
列の記憶装置セルが今や状態１であったら、この列は同
様にリダンダント列であるが、もし状態０であったら、
この列は本の列であると定められる。こうして全記憶装
置アレイに対して本の列であるかりダンダントの列であ
るかの完全な決定を行うことができる。

要するに本発明は、半導体記憶装置回路の記憶装置アレ
イへとまたはとのアレイから通常はデータを送るために
使われる操作信号を使って、記憶装置回路に対して選択
された機能モードを開始するだめの方法を構成する。選
択された機能モードはたと−えば半導体記憶装置アレイ
中の本の欠陥列をリグ５ンダント列により代用したか否
かを定める手段である。広い意味において、本発明は第
１の操作信号の活動状態と第２の操作信号の活動状態と
を、第２の操作信号の時限を第１及び第２の操作信号の
定義された限界の外にあるような条件の下で、−緒に使
用する方法を構成する。この新しい条件は、記憶装置回
路中に組込１れた、選定された機能を活動化するための
回路によって検出される。

以上本発明を添付図面に示した実施例について詳細に説
明したが、本発明の技術的範囲は決してこれに限定され
るものではなく種種の変化変形が可能であシそれらをも
含むものである。

【図面の簡単な説明】

第１図は半導体記憶装置に送られた操作信号に対するタ
イミングダイヤグラムであってこれらの信号に課せられ
たデータシート制限を示す図、第２図は半導体記憶装置
回路に対するデータ転送以外の選択された機能的モード
を作゛動させるために、該記憶装置回路に指令を行なう
本発明方法の採用を示すタイミング信号説明図、第３図
は記憶装置回路に対して選択された機能的モードを開始
する本発明方法を実施する回路の概略説明図、第４図は
第３図に示す回路に起る信号波形の説明図、第５図はり
ダンダント回路素子の半導体記憶装置への取入れを示す
ロールコールを出す本発明方法を使用するりダンダント
・アドレス拳デコーダの概略説明図である。 １０・・・シーフェンス検出回路 ５０・・・反覆単位 ６０・・・リダンダント復号回路 手　続　補　正　書（方式） 昭和５８年７　月２９日 特許庁　　　長　　　官　　　殿 ｌ、事件の表示　　　　昭和５８年特許願第６８４６９
号３、補正をする者　事件との関係　　　特許出願人マ
スチク、コーパレイシャン ４　代　理　人　　東京都港区赤坂１丁目１番１４号・
溜池東急ビル６、補正により増加する発明の数

Claims (5)

【特許請求の範囲】
1. （１）記憶装置回路へのデータ転送及びこの記憶装置回
   路からのデータ転送を制御するための複数の定義された
   操作信号を受取る前記記憶装置回路に対して選択された
   機能モードを開始する選択機能モード開始方法であって
   、 （イ）少くとも第１の前記操作信号の活動状態を前記記
   憶装置回路に加えるステップと、 （ロ）第２の前記操作信号の活動状態を前記記憶装置回
   路に加えるステップと、 を包含し、前記第２の操作信号の前記第１の操作信号に
   対するタイミングを、前記記憶装置回路への及びこの記
   憶装置回路からのデータ転送を制御するだめの前記第１
   及び第２の操作信号の定義された限界の外にあるように
   し、そして前記第２の操作信号の活動状態を加えるステ
   ップにより前記記憶装置回路に対する選択機能モードを
   開始するようにする、前記の選択機能モード開始方法。
2. （２）前記第１の操作信号は記憶回路がアドレス信号を
   受取るのを制御するためのものであシ、前記第２の操作
   信号は記憶回路に対する読取りモード又は書込みモード
   を選択するためのものである、特許請求の範囲第（１）
   項記載の選択機能モード開始方法。
3. （３）アドレス記憶回路へのデータ転送及びこのアドレ
   ス記憶回路からのデータ転送を制御するだめの行アドレ
   ス・ストローブ（ＲＡＳ）　、列アドレス・ストローブ
   （ＣＡＳ）及び書込み（ＷＲＩＴＥ）を含む複数の定義
   された操作信号を受取るマルチプレックス型の前記アド
   レス記憶回路に対して選択された機能モードを開始する
   選択機能モード開始方法であって、 （イ）前記ＲＡＳ信号の活動状態を前記記憶回路に加え
   るステップと、 （ロ）前記ＣＡＳ信号の活動状態を前記記憶回路に加え
   るステップと、 （ハ）前記ＲＡＳ信号及び前記ＣＡＳ信号がそれらの活
   動状態にある間に前記ＷＲＩＴＥ信号の複数の活動状態
   を前記記憶回路に加えるステップと、を包含し、前記Ｗ
   ＲＩＴＥ信号の複数の活動状態によシ、前記記憶回路に
   対する選択機能モードを開始するようにする、前記の選
   択機能モード開始方法。
4. （４）　　前記選択機能モードを、前記ＷＲＩＴＥ信号
   の第２の活動状態により開始する特許請求の範囲第（３
   ）項記載の選択機能モード開始方法。
5. （５）　　アドレス等速呼出記憶回路へのデータ転送及
   びこのアドレス等速呼出記憶回路からのデータ転送を制
   御するための複数の定義された操作信号を受取るマルチ
   プレックス型の前記アドレス等速呼出記憶回路に対して
   選択された機能モードを開始するに当り、前記操作信号
   は行アドレス・ストローブ（ＲＡＳ）、列アドレス・ス
   トローブ（ＣＡＳ）及び書込み（ＷＲＩＴＥ）を含み、
   データ転送のためにはＣＡＳ、′信号サイクル内にはＷ
   ＲＩＴＥ信号パルスは１個だけが許される条件下で、（
   イ）ＲＡＳ信号サイクルを前記アドレス等速呼出記憶回
   路に加えるステップと、 （ロ）ＣＡＳ信号サイクルを前記アドレス等速呼出記憶
   回路に加えるステップと、 （ハ）前記ＲＡＳ信号サイクル及び前記ＣＡＳ信号サイ
   クルの間に前記ＷＲＩＴＥ信号の第１及び第２のパルス
   を前記アドレス等速呼出記憶回路に加えるステップと、 を包含し、前記ＷＲＩＴＥ信号の第２のパルスにより、
   前記アドレス等速呼出記憶回路に対する選択機能モード
   を開始するようにする、選択機能モード開始方法。