JPH0454653A - キャッシュメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、外部に配置されたメインメモリの記憶情報の
一部を共有することによりこのメインメモリの階層化を
可能とするキャッシュメモリ、更にはプロセッサのアク
セス対象データを含む所定のデータ群のサイズ（ブロッ
クサイズ）をメインメモリのアドレス空間毎に個別的に
設定可能とする技術に関し、例えばデータ処理装置に適
用して有効な技術に関する。

〔従来の技術〕

メインメモリの情報を一部キャッシュメモリに共有させ
てメインメモリを階層化させることにより、プロセッサ
によるメモリアクセス時間を短縮することができる。す
なわち、プロセッサからの要求に応じてメインメモリか
ら取出してキャッシュメモリに記憶されたデータはその
後もしばらくはアクセスされる可能性が高く、従って、
メインメモリのデータが一部キャッシュメモリに記憶さ
れると、キャッシュメモリの高速メモリとしての機能が
発揮され、これによりプロセッサのメモリアクセス待ち
時間が大幅に削減される。

一般に、プロセッサからのメモリアクセスに対し、キャ
ッシュメモリ内にそのアクセス領域のデータが存在する
確立はヒツト率で示され、データが存在する場合はキャ
ッシュ・ヒツトと称され、データが存在しない場合はキ
ャッシュ・ミスと称される。キャッシュ・ミスの場合に
は、プロセッサからの要求アドレスのワードを含むデー
タの固まり（データ群）がメインメモリからキャッシュ
メモリへ取込まれ、次回からのアクセスに備えられる。

尚、キャッシュメモリについて記載された文献の例とし
ては、「１チツプキヤツシユメモリμｐＤ４３６０８Ｒ
の概要と活用法（インタフェースＡｕｇ　　１９８７）
Ｊがある。

〔発明が解決しようとする課題〕

従来のキャッシュメモリにおいては、プロセッサからの
要求アドレスのワードを含むデータの固まりの大きさ（
ブロックサイズという）を当該データの種類又はタスク
に応じて変更することができる。しかしながら、これを
実行するにはシステムの動作を停止してキャッシュメモ
リ内のレジスタの初期設定を行なわなければならず、こ
の初期設定のためのロスタイムによりキャッシュメモリ
応用システムのスループット向上が阻害されているのが
本発明者によって明らかにされた。

本発明の目的は、キャッシュメモリ内レジスタの初期設
定に起因するロスタイムを低減することによりキャッシ
ュメモリ応用システムのスループットの向上を図ること
ができる技術を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面より明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、プロセッサからのメインメモリアクセスに対
して内部データにそのアクセス対象データが存在しない
場合にメインメモリから内部データメモリに取込まれる
データ群のサイズを、上記メインメモリのアドレス空間
毎に設定可能な記憶手段を含んでキャッシュメモリを構
成するものである。ここで、上記プロセッサが出力する
アクセスアドレスに基づいて、アクセス対象領域がメイ
ンメモリのどのアドレス空間に含まれるかを判定して上
記記憶手段から該当するサイズ情報を読出し可能とする
判定回路を含めることができる。また、上記内部データ
メモリにアクセス対象データが存在しない場合に、上記
記憶手段に設定されたサイズ情報に基づいて上記メイン
メモリの読出しアドレス信号を設定するアドレスカウン
タを含めることができる。

〔作　用〕

上記した手段によれば、上記記憶手段に設定されたサイ
ズ情報に従って、上記データ群のサイズ変更が可能とさ
れ、このことが、キャッシュメモリ内レジスタ初期設定
のためのシステム動作停止を不要とし、キャッシュメモ
リ応用システムのスループット向上を達成する。

〔実　施　例〕

第４図には本発明の一実施例であるキャッシュメモリが
適用されるデータ処理装置が示される。

同図に示されるように、このデータ処理装置は、キャッ
シュメモリ３を含み、このキャッシュメモリ３にメイン
メモリ６の記憶情報の一部を共有させてメインメモリ６
を階層化させることにより、プロセッサ（ＭＰＵ）１に
よるメモリアクセス時間の短縮が可能とされる。プロセ
ッサ１は、特に制限されないが、プロセッサバス２を介
してキャッシュメモリ３に結合される。このキャッシュ
メモリ３はメモリバス４に結合される。上記メインメモ
リ６には、特に制限されないが、ＤＲＡＭ（ダイレクト
・ランダム・アクセス・メモリ）が適用され、このメイ
ンメモリ６のリフレッシュタイミング等は、メモリバス
４とメインメモリ６との間に介在されたＤＲＡＭコント
ローラ５によって行なわれる。また、メモリバス４には
、ＭＰＵ１で実行されるプログラム等髪格納するＲＯＭ
（リード・オンリ・メモリ）７や、外部システムとの間
でシリアルデータのやりとりを可能とするＩ　１０（イ
ンプット・アウトプット）モジュール８が結合され、更
にはシステムバスアダプタ９を介してシステムバス１６
が結合される。システムバス１６には、上記ＭＰＵＩに
よって設定された条件下でダイレクトメモリアクセスを
行なうＤＭＡＣ（ダイレクト・メモリ・アクセス・コン
トローラ）１０、データファイルが形成される磁気ディ
スク装置１４やフロッピーディスク装置１５、この磁気
ディスク装置１４やフロッピーディスク装置１５のファ
イル制御を行なうファイルコントローラ１３、ファイル
内容や上記ＭＰＵＩでの演算結果等を必要に応じて表示
するためのフレームバッファ１１やＣＲＴデイスプレィ
１２が結合される。

第１図には上記キャッシュメモリ３の詳細な構成が示さ
れる。同図に示されるキャッシュメモリ３は特に制限さ
れないが、公知の半導体集積回路技術により単結晶シリ
コンなどの一つの半導体基板に形成される。

同図に示されるキャッシュメモリ３はアドレス格納部２
３、データメモリ２４．制御手段３０を有する。データ
メモリ２４にはメインメモリ６に格納される情報の一部
が記憶され、この情報のアドレス情報がアドレス格納部
２３に格納される。

従ってこのアドレス格納部２３の格納内容を参照すれば
、ＭＰＵＩのアクセス対象データがデータメモリ２４内
に存在するか否かが解る。プロセッサ１からのメインメ
モリ６のアクセスに対して内部のデータメモリ２４内に
そのアクセス対象データが存在しない場合に、そのアク
セス対象データを含む所定のデータ群がメインメモリ６
からデータメモリ２４に転送される。このような転送制
御は制御手段３０によって行なわれる。

制御手段３０は、特に制限されないが、上記プロセッサ
１から出力されたアクセスアドレスＡＤＤの下位２ビツ
トＭ−１，Ｍ−２をデコードとするデコーダ２０、メイ
ンメモリ６のアドレス空間に対応する領域の先頭アドレ
ス、最終アドレスやその領域に呼応するブロックサイズ
（データ群のサイズ）情報を格納する領域判定レジスタ
２１、上記プロセッサ１が出力するアクセスアドレスＡ
ＤＤに基づいて、アクセス対象領域がメインメモリ６の
どのアドレス空間に含まれるかを判定して上記領域判定
レジスタ２１から該当するサイズ情報を読出し可能とす
る判定回路２２、上記データメモリ２４にアクセス対象
データが存在しない場合すなわちキャッシュ・ミスの場
合に、上記領域判定レジスタ２１に設定されたブロック
サイズ情報に基づいて上記メインメモリ６の読出しアド
レス信号を生成するアドレスカウンタ３１を含む。

上記判定回路２２は次のように構成される。

すなわち領域判定レジスタ２１に設定された先頭アドレ
ス（Ａ、Ｃ，Ｅ、Ｇ）及び最終アドレス（Ｂ、Ｄ、Ｆ、
Ｈ）に対応して配置されたコンパレータ３１ａ乃至３１
２ｈと、このコンパレータ３１ａ乃至３１ｈの後段に配
置された３人力論理積回路３２とを含む。この論理積回
路３２は上記コンパレータ２個に対して１個の割合いで
配置され、上記アドレス格納部２３からのキャッシュ・
ミス信号ＲＭＩＳＳがハイレベルにアサートされること
により活性化される。コンパレータ３１ａでは先頭アド
レスＡとＭＰＵ１からの要求アドレスＡＤＤとの比較（
ＡＤＤ≧Ａが成立するか否かの判別）がなされ、コンパ
レータ３１ｂでは最終アドレスＢとＭＰＵＩからの要求
アドレスＡＤＤとの比較（ＡＤＤ≦Ｂが成立するか否か
の判別）がなされ、その比較結果が後段の論理積回路に
伝達される。この結果、先頭アドレスＡと最終アドレス
Ｂとの間にＭＰＵ１からの要求アドレスＡＤＤが含まれ
る場合には、換言すれば、Ａ≦ＡＤＤ≦Ｂが成立する場
合には、アドレス格納部２３からのキャッシュ・ミス信
号ＲＭＩＳＳがハイレベルにアサートされて、いること
を条件に当該アンドゲート３２の出力がハイレベルとな
り、これによって領域判定レジスタ２１より該当するブ
ロックサイズ情報が読出される。本実施例に従えばこの
場合のブロックサイズ情報は１２８Ｂ　（バイト）とさ
れ、これがアドレスカウンタ３１に伝達される。アドレ
スカウンタ３１では、伝達されたブロックサイズ情報に
従って、メインメモリ６の読出しアドレス信号が生成さ
れる。

尚、ＭＰＵＩからの要求アドレスＡＤＤによっては、コ
ンパレータ３１ｇ、３１ｈとそれらの後段の論理積回路
３２とによってＨ≦ＡＤＤ≦Ｇの成立することが検知さ
れ、あるいはその他のコンパレータ等によってＦ≦ＡＤ
Ｄ≦ＥやＤ≦ＡＤＤ≦Ｃの成立することが検知される場
合もあり、このような場合にも上記と同様に該当するブ
ロックサイズ情報が領域判定レジスタ２１から読出され
る。

次に第２図、第３図及び第５図乃至第７図をも参照に加
えて上記領域判定レジスタ２１について詳述する。

第２図には領域判定レジスタ２１と、ＭＰＵ１で管理さ
れるアドレスＭＡＰとの関係が示される。

ＭＰＵＩによって管理されるアドレス空間において、ア
ドレス１００ＯＯＨからＩＦＦＦＦＨまでが第１領域と
され、アドレス２００００Ｈから２ＦＦＦＦＨまでが第
２領域とされ、アドレス３００００Ｈから３ＦＦＦＦＨ
までが第３領域とされ、アドレス４００００Ｈから４Ｆ
ＦＦＦＨまでが第４領域とされる。第１領域乃至第４領
域それぞれの先頭アドレス及び最終アドレスは領域判定
レジスタ２１に格納される。そして当該レジスタ２１に
は当該領域との対応関係でブロックサイズ情報が格納さ
れる。ブロックサイズは、第１領域が１２８Ｂ（バイト
）、第２領域が６４Ｂ、第３領域が３２Ｂ、第４領域が
１６Ｂとされ、それらは２ビツト構成のブロックサイズ
情報によって識別される。すなわち第３図にブロックサ
イズとその情報との対応表が示されるように、１６Ｂは
ＯＯ”、３２Ｂは“０１”、６４Ｂは“１０”、１２８
Ｂは“１１”によってそれぞれ表わされる。尚、後述す
るようにブロックサイズ情報の２ビツトには領域判定レ
ジスタ２１の３１ビツト目と３０ビツト目が割当てられ
る。

第５図には領域判定レジスタ２１の詳細な構成が示され
る。同図に示されるように領域判定レジスタ２１は、特
に制限されないが、上記第１領域乃至第４領域に対応す
る４つのレジスタＲＥＧＯ＃〜ＲＥＧ３＃を含む、レジ
スタＲＥＧＯ＃〜ＲＥＧ３＃は３２個のラッチ回路４６
を備えることにより３２ビツト構成とされる。そしてＯ
ビット目から１４ビツト目までが最終アドレス情報記憶
エリアとされ、１５ビツト目から２９ビツト目までが先
頭アドレス情報記憶エリアとされ、３０ビツト目及び３
１ビツト目がブロックサイズ情報の記憶エリアとされる
。レジスタＲＥＧＯ＃〜ＲＥＧ３＃に含まれる全てのラ
ッチ回路４６には、当該レジスタＲＥＧＯ＃〜ＲＥＧ３
＃に対応して配置されたライト用ワード線ＷＯＷ乃至Ｗ
３Ｗがそれぞれ結合され、また、３０ビツト目と３１ビ
ツト目のラッチ回路には当該レジスタＲＥＧＯ＃〜ＲＥ
Ｇ３＃に対応するリード用ワード線ＷＯＲ乃至Ｗ３Ｒが
それぞれ結合される。第１のワード線ＷＯＷ乃至Ｗ３Ｗ
には２人力論理積回路３８乃至４１の出力端子が結合さ
れる。この論理積回路３８乃至４１には、ＭＰＵＩから
のレジスタ制御信号ＲＥＧＥとリードライト信号Ｒ／Ｗ
との負論理積を得る負論理積回路３６の出力信号と、デ
コーダ２０からの出力信号とが入力される。この結果、
レジスタ制御信号ＲＥＧＥがロウレベルにアサートされ
ている場合においてリードライト信号Ｒ／Ｗがロウレベ
ルのときには論理積回路３８〜４１が活性化され、この
ときＭＰＵ１からの要求アドレス信号ＡＤＤの下位２ビ
ツトＭ−１，Ｍ−２によって選択されたラッチ回路のみ
が書込み状態とされる。この状態において書込み用デー
タ線に載せられた書込みデータが、該当するラッチ回路
に書込まれる。これにより先頭アドレス情報や最終アド
レス情報さらにはブロックサイズ情報の変更が可能とさ
れる。尚、図面上省略されているが書込みデータ線はＭ
ＰＵ１に結合され、領域判定しジスタ２１に含まれる全
てのラッチ回路４６へのデータ書込みは、ＭＰＵＩの制
御によりこの書込みデータ線を介して行なわれる。

また、負論理積回路３６の出力がロウレベルとされ、こ
れにより反転回路３７の出力がハイレベルとされた場合
には論理積回路４２〜４５が活性化され、このとき上記
判定回路２２の出力ＲＯ〜Ｒ３のいずれかによって特定
されるレジスタＲＥＧＯ＃乃至ＲＥＧ３＃に含まれる３
０ビツト目及び３１ビツト目のラッチ回路からの情報読
出しが可能とされる。尚、レジスタＲＥＧＯ＃乃至ＲＥ
Ｇ３＃のＯビット目から２９ビツト目までのラッチ回路
については通常読出し状態とされ、ライト用ワード線Ｗ
ＯＷ乃至Ｗ３Ｗがハイレベルのときにのみ書込み可能状
態とされる。

第６図には、ブロックサイズ情報が格納されるラッチ回
路（３０ビット目、３１ビツト目）の具体的構成例が示
される。同図に示されるようにこのラッチ回路は、特に
制限されないが、インバータ５４．５５をループ状に接
続し、一方のノード６０にデータ取込みゲート回路を接
続し、他方のノード６１にインバータ５６を介してデー
タ出力ゲート回路を接続して成る。データ取込みゲート
回路は、直列接続されたＰチャンネルＭＯ８ＦＥＴ５１
とＮチャンネルＭＯ３ＦＥＴ５２．５３とを含み、ＭＯ
５ＦＥＴ５１．５３のゲートはライト用データ線に共通
接続され、ＭＯ８ＦＥＴ５２のゲートはライト用ワード
線例えばＷＯＷに接続され、ＭＯ８ＦＥＴ５１のドレイ
ン及びＭＯ８ＦＥＴ５３のソースはそれぞれ電源電圧Ｖ
ｃｃ、Ｖｓｓ端子に接続される。かかる構成において、
ライト用ワード線例えばＷＯＷがハイレベルにアサート
された場合にＭＯ８ＦＥＴ５２がオン状態とされ、この
とき書込み用データ線を介して入力された情報の書込み
が可能とされる。また、上記データ出力ゲート回路は直
列接続されたＰチャンネルＭＯ８ＦＥＴ５７とＮチャン
ネルＭＯ８ＦＥＴ５８．５９とを含み、ＭＯ５ＦＥＴ５
７．５９のゲートはインバータ５６の出力端子に共通接
続され、ＭＯ８ＦＥＴ５８のゲートはライト用ワード線
ＷＯＲに接続される。かかる構成において、ライト用ワ
ード線例えばＷＯＲがハイレベルにアサートされた場合
にＭＯ５ＦＥ７５８がオン状態とされ、このときインバ
ータ５４．５５のラッチ状態が読出し用データ線に出力
可能とされる。

第７図には、最終アドレス情報及び先頭アドレス情報が
格納されるラッチ回路（０ビツト目〜２９ビツト目）の
具体的な構成例が示される。同図に示されるようにこの
ラッチ回路は、特に制限されないが、クロックドインバ
ータ６５とインバータ６６とをループ状に接続し、一方
のノード６７にデータ取込み用のクロックドインバータ
６４を接続し、他方のノード６８を読出し用データ線に
接続して成る。クロックドインバータ６３．６４の制御
端子にはライト用ワード線ＷＯＷ、及びこのライト用ワ
ード線の状態を反転するインバータ６３の出力端子が結
合され、当該クロックドインバータ６３．６４が相補的
に出力可能状態とされる。ライト用ワード線ＷＯＷがハ
イレベルにアサートされた場合には書込みデータ線を介
して入力された情報の書込みが可能とされる。また、ノ
ード６８が読出し用データ線に直接結合されているため
、当該ラッチ回路に保持された情報は常時読出し可能と
される。

第８図にはアドレスカウンタ３１の詳細な構成が示され
る。同図に示されるようにアドレスカウンタ３１は、特
に制限されないが、キャッシュ・ミスの場合にＭＰＵＩ
の要求アドレスＡＤＤを初期アドレスとして保持可能な
初期ラッチ回路７０と、この初期ラッチ回路７０の保持
値をインクリメントする計数部７３と、この計数部７３
の出力を保持可能な出力ラッチ回路７２と、計数部７３
の出力が初期アドレスに等しくなった場合を検知して当
該計数部７３の動作を停止させるコンパレータ７１とを
含む。計数部７３での使用ビット数（カウンタ使用ビッ
ト数）は２，３，４．５とされ、それらは領域判定レジ
スタ２１からのブロックサイズ情報ＢＬＫＳ　Ｉ　ＺＥ
に呼応して選択される。すなわち第９図に示されるよう
にブロックサイズ情報ＢＬＫＳ　Ｉ　ＺＥが１６Ｂ／Ｂ
ＬＫの場合にカウンタ使用ビット数は２とされ、３２Ｂ
／ＢＬＫの場合には３とされ、６４Ｂ／ＢＬＫの場合に
は４とされ、１２８Ｂ／ＢＬＫの場合には５とされる。

次にキャッシュ・ヒツト及びキャッシュ・ミスの場合の
動作を説明する。

第１０図にはキャッシュ・ヒツト時の動作タイミングが
示される。同図においてＣＬＯＣＫはシステムクロック
、ＡＤＤはＭＰＵ１の要求アドレス信号、ＢＳはバスサ
イクル起動信号、ＤＣはデータの有効性を示すスロープ
信号、Ｒ／Ｗはリード・ライト信号、ＤＡＴＡはＭＰＵ
Ｉに取込まれるデータである６ システムクロックに同期してＭＰＵＩより所要のアドレ
ス信号ＡＤＤが出力され、アドレス格納部２３の格納ア
ドレス情報によってそれがキャッシュ・ヒツトとされる
場合には、データメモリ２４から該当するデータが読出
されてＭＰＵＩに転送される。このときリード・ライト
信号Ｒ／Ｗはハイレベルとされるが、キャッシュ・ヒツ
トであるためブロックサイズ情報の読出しは行なわれな
い。尚、キャッシュ・ヒツトによってデータメモリ２４
からＭＰＵＩに転送されたデータは所要の演算処理等に
供されるが、それは通常のキャッシュメモリシステムと
同様であり、ここでは詳述しない。

第１１図にはキャッシュ・ミス時の動作タイミングがキ
ャッシュ・ヒツトとの関係で示される。

ＭＭ　（メインメモリ）バスにおいてＭＢＬＯＣＫはメ
モリブロック、ＭＢＳはメインメモリバスサイクル起動
信号、ＭＤＣはメインメモリデータストローブ信号、Ｄ
ａｔａはメインメモリ６から出力されるデータである。

ＭＰＵＩの要求アドレスＡＤＤに対応するデータがデー
タメモリ２４に存在しない場合キャッシュ・ミスとされ
、キャッシュ・ヒツト信号ＣＨＩＴ（キャッシュ・ミス
信号ＲＭＩＳＳと等価）はハイレベルのままの状態とさ
れる。このときアドレスカウンタ３１では要求アドレス
ＡＤＤを初期アドレスとしてメインメモリ６の読出しア
ドレス信号が生成される。この読出しアドレスはＣ，Ｃ
＋１．Ｃ＋２．・・・で示される。また、この読出しア
ドレスの範囲は既述したように領域判定レジスタ２１よ
り読出されたブロックサイズ情報ＢＬＫＳ　Ｉ　ＺＥに
よって決定される。

第１２Ａ図乃至第１５Ｃ図には、キャッシュ・ミス時の
データリプレース（データメモリ２４の書換え）におけ
るデータブロックのサイズ変化が模式的に示される。

第１２Ａ図乃至第１３Ｃ図には、キャッシュ領域をコピ
ーバック領域として使用してキャッシュ・ミスとなった
場合が示される。

第１２Ａ図に示されるようにデータリプレース前におい
てデータメモリ２４の格納データのブロックサイズを１
６Ｂ（バイト）とすると、第１２Ｂ図に示されるように
キャッシュ・ミスによりバリッドビット（データの有効
性を示すビットでＶで示される）が“０”とされてデー
タメモリ２４の格納データがメインメモリ６に戻され（
これをブロックパージと称する）、シかる後に第１２Ｃ
図に示されるようにＭＰＵＩの要求アドレスに対応する
データを含むデータ群例えば６４　Ｂ／Ｂ　ＬＫのデー
タ群がメインメモリ６からデータメモリ２４に転送され
る。このとき、データメモリ２４内のデータブロックサ
イズは、キャッシュ・ミス時のデータリプレースによっ
て１６８／Ｂ　ＬＫから６４８／ＢＬＫに変更される。

また、第１３Ａ図に示されるようにデータリプレース前
においてデータメモリ２４の格納データのブロックサイ
ズを６４Ｂ（バイト）とすると、第１３Ｂ図に示される
ようにキャッシュ・ミスによりバリッドビットＶが“０
”とされてデータメモリ２４の格納データがメインメモ
リ６に戻され、しかる後に第１３ｃ図に示されるように
ＭＰＵＩの要求アドレスに対応するデータを含むデータ
群例えば１６Ｂ（バイト）のデータ群がメインメモＩＪ
　５ｉからデータメモリ２４に転送される。このとき、
データメモリ２４内のデータブロックサイズは、キャッ
シュ・ミス時のデータリプレースによって６４Ｂ／ＢＬ
Ｋから１６８／ＢＬＫに変更される。尚、データメモリ
２４において当該データブロック転送に係る１６Ｂデー
タ以外のデータは無効なデータ（無意味なデータ）とさ
れる。

第１４Ａ図乃至第１５Ｃ図にはライトスルー領域で使用
してキャッシュ・ミスとなった場合が示される。

第１４Ａ図に示されるようにデータリプレース前におい
てデータメモリ２４の格納データのブロックサイズを１
６Ｂ（バイト）とすると、キャッシュ・ミスにより第１
４Ｂ図に示されるように、バリッドビットＶが“０”と
され、ＭＰＵＩの要求アドレスＡＤＤに従ってデータメ
モリ２４及びメインメモリ６へのデータ書込みが行なわ
れる。

このとき、ＭＰＵＩの要求アドレスＡＤＤに応じて選択
されるブロックサイズ情報に基づいてアドレスカウンタ
３１によりメインメモリ６の書込みアドレスが生成され
、これによってメインメモリ６へのデータ書込みが行な
われる。データリプレースによるブロックサイズは第１
４Ｃ図に示されるように６４８／ＢＬＫとされる。つま
り、データメモリ２４内のデータブロックサイズがデー
タリプレースによって１６８／ＢＬＫから６４Ｂ／ＢＬ
Ｋに変更される。

また、第１５Ａ図に示されるようにデータリプレース前
においてデータメモリ２４の格納データのブロックサイ
ズを６４Ｂ　（バイト）とすると、キャッシュ・ミスに
より第１５Ｂ図に示されるように、バリッドビット■が
Ｉｔ　ＯＩ＋とされ、ＭＰＵ１の要求アドレスＡＤＤに
従ってデータメモリ２４及びメインメモリ６へのデータ
書込みが行なわれる。このとき、ＭＰＵ１の要求アドレ
スＡＤＤに応じて選択されるブロックサイズ情報に基づ
いてアドレスカウンタ３１によりメインメモリ６の書込
みアドレスが生成され、これによってメインメモリ６へ
のデータ書込みが行なわれる。このときブロックサイズ
は第１５Ｃ図に示されるように６４Ｂ／ＢＬＫから１６
８／ＢＬＫに変更される。

本実施例によれば以下の作用効果を得ることができる。

（１）領域判定レジスタに設定されたブロックサイズ情
報に従ってキャッシュ・ミス時のデータリプレースの際
にデータメモリ２４内のデータブロックのサイズ変更が
可能とされるので、従来システムのようにキャッシュメ
モリ内レジスタの初期設定のための動作を停止する必要
が無くなり、キャッシュメモリ応用システムとしてのデ
ータ処理装置のスループットの向上を図ることができる
。

（２）ＭＰＵＩの要求アドレスＡＤＤに基づいて、アク
セス対象領域がメインメモリ６のどのアドレス空間に含
まれるかを判定する判定回路２２を、複数のコンパレー
タ３１ａ〜３１ｈ及び論理積回路３２により比較的簡単
に構成することができる。

（３）アドレスカウンタ３１の使用ビット数をブロック
サイズ情報ＢＬＫＳ　Ｉ　ＺＥに従って判定し、ＭＰＵ
Ｉからの初期アドレスＡＤＤと計数部７３のインクリメ
ント出力値との比較により両者が一致した場合にアドレ
ス発生を停止するようにしたことにより、所定のデータ
群のアドレス情報を連続的に、しかも比較的簡単に生成
することができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明は上記実施例に限定されず
、その要旨を逸脱しない範囲において種々変更可能であ
る。

また以上の説明では主として本発明者によってなされた
発明をシングルチップのキャッシュメモリに適用した場
合について説明したが、本発明はそれに限定されるもの
ではなく１機能モジュール毎に別個の半導体基板を用い
て形成されたものなどにも適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。

すなわち、記憶手段に設定されたブロックサイズ情報に
従ってデータ群のサイズ変更が可能とされ、これによっ
て、キャッシュメモリ内レジスタ初期設定のためのシス
テム動作停止が不要とされるので、キャッシュメモリ応
用システムのスループットの向上を図ることができる。

【図面の簡単な説明】

第１図は本発明に係るキャッシュメモリの一実施例ブロ
ック図、 第２図は本実施例における領域判定レジスタとＭＰＵで
管理されるアドレスマツプとの関係説明図、 第３図はブロックサイズとその情報との対応関係説明図
、 第４図は第１図に示されるキャッシュメモリが含まれる
データ処理装置のブロック図、第５図は上記領域判定レ
ジスタの詳細な構成を示す回路図、 第６図及び第７図は第５図における主要部の更に詳細な
回路図、 第８図は本実施例におけるアドレスカウンタの詳細な構
成ブロック図、 第９図はブロックサイズとカウンタ使用ビット数との関
係説明図、 第１０図及び第１１図は本実施例の動作タイミング図、 第１２Ａ図乃至第１２Ｃ図、第１３Ａ図乃至第１３Ｃ図
、第１４Ａ図乃至第１４Ｃ図、第１５Ａ図乃至第１５Ｃ
図はキャッシュ・ミス時のデータリプレースにおけるデ
ータブロックサイズ変化の説明図である。 １・・・ＭＰＵ　（マイクロ・プロセッシング・ユニッ
ト）３・・・キャッシュ・メモリ、６・・・メインメモ
リ、２１・・・領域判定レジスタ、２２・・・判定回路
、２３・・・アドレス格納部、２４・・・データメモリ
、３０・・・制御手段、３１・・・アドレスカウンタ、
３１ａ〜３１ｈ・・・コンパレータ、３２・・・論理積
回路。

Claims (1)

1. 【特許請求の範囲】 １、プロセッサからのメインメモリアクセスに対して内
   部データメモリにそのアクセス対象データが存在しない
   場合にそのアクセス対象データを含む所定のデータ群を
   メインメモリから当該内部データメモリに取込む制御手
   段を含むキャッシュメモリにおいて、上記制御手段は、
   上記データ群のサイズを上記メインメモリのアドレス空
   間毎に設定可能な記憶手段を含んで成ることを特徴とす
   るキャッシュメモリ。 ２、上記制御手段は、上記プロセッサが出力するアクセ
   スアドレスに基づいて、アクセス対象領域がメインメモ
   リのどのアドレス空間に含まれるかを判定して上記記憶
   手段から該当するサイズ情報を読出し可能とする判定回
   路を含む請求項１記載のキャッシュメモリ。３、上記制
   御手段は、上記内部データメモリにアクセス対象データ
   が存在しない場合に、上記記憶手段に設定されたサイズ
   情報に基づいて上記メインメモリの読出しアドレス信号
   を生成するアドレスカウンタを含む請求項１又は２記載
   のキャッシュメモリ。