JP2005524171A - メモリ領域ベースのプリフェッチング - Google Patents
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Abstract
Description
61 メモリ
62 プリフェッチ回路
62a プリフェッチング不能化回路
バス 64
65 バッファメモリ
66 領域_ベースレジスタ
67 領域_サイズレジスタ
68 領域_ストライドレジスタ
70 アプリケーションのヘッダ部分
601 マルチラインレジスタ検索テーブル
Claims (19)
- 外部RAMメモリにアクセスするためにメモリアクセスインストラクションを含むインストラクションデータを処理するためのプロセッサであって、
プリフェッチ動作のストライドを格納するための領域ストライドメモリ位置と、
前記外部RAMメモリ内のその内部に格納された前記プリフェッチ動作ストライドを適用するメモリ領域を示すデータを格納するためのメモリ領域識別子と、
前記外部RAMメモリからデータをプリフェッチするためのプリフェッチ回路とを備え、前記プリフェッチ回路は前記プリフェッチメモリ領域内のデータにアクセスするとき、前記プリフェッチメモリストライドに応答し、前記ストライドを用いて前記メモリからプリフェッチングすることを特徴とするプロセッサ。 - 前記メモリ領域識別子は、前記プロセッサ内の少なくともプリフェッチメモリ開始アドレス用領域ベースレジスタを含むことを特徴とする請求項1記載のプロセッサ。
- 前記メモリ領域識別子は、前記プロセッサ内の少なくともプリフェッチメモリサイズ用領域サイズレジスタを含むことを特徴とする請求項2記載のプロセッサ。
- 前記領域ストライドメモリ位置は、前記プロセッサ内の少なくともプリフェッチストライド用領域ストライドレジスタを含むことを特徴とする請求項3記載のプロセッサ。
- 前記少なくとも領域ストライドレジスタは可変であり、インストラクションデータの実行に伴ってプリフェッチ動作ストライドが格納されることを特徴とする請求項4記載のプロセッサ。
- 前記プロセッサは、プリフェッチストライドを動的に計算するための回路は備えないことを特徴とする請求項5記載のプロセッサ。
- プリフェッチメモリ開始アドレスレジスタ、プリフェッチメモリサイズレジスタ及びプリフェッチメモリストライドレジスタの形式にてセットのレジスタを格納するためのレジスタ検索テーブルを備えることを特徴とする請求項4記載のプロセッサ。
- 前記検索テーブルは、その中に格納されている複数のプリフェッチメモリ開始アドレスレジスタの内からの、特定のプリフェッチメモリ開始アドレスによって割り出されることを特徴とする請求項7記載のプロセッサ。
- 前記プロセッサは、プリフェッチストライド計算回路は備えないことを特徴とする請求項1記載のプロセッサ。
- プリフェッチ動作を不能にするための回路を備え、この回路は前記メモリアクセスインストラクション内に含まれる前記プリフェッチング回路によるプリフェッチ動作を選択的に不能にするためインジケータに応答することを特徴とする請求項1記載のプロセッサ。
- 外部RAMメモリからデータをプリフェッチングするための方法であって、
プロセッサに、メモリ位置内に格納するために、外部RAM内のあるメモリ領域を決定できるためのデータと、そのメモリ領域内からデータをプリフェッチングする際に用いるためのストライドと、を提供するステップと、
そこからプリフェッチされるデータがその内部に格納されている領域を決定するステップと、
前記領域との関連で前記プロセッサ内に格納されているプリフェッチのストライドを決定するステップと、
前記プリフェッチストライドに基づいてあるサイズを有するデータブロックを定義するとともに、前記外部メモリ内の先にプリフェッチされたデータブロックのメモリ位置に基づいて開始位置を定義するステップと、
前記開始位置の所のデータブロックを宛先メモリ位置にコピーするステップと、を含むことを特徴とする方法。 - 前記プリフェッチストライドは、前記プロセッサにソフトウェアの実行によって供給され、前記プリフェッチストライドは、前記ソフトウェアによって識別されるある領域と関連付けられることを特徴とする請求項11記載のデータをプリフェッチングする方法。
- 前記領域は、類似するデータを格納するために用いられ、これら類似するデータは同一ストライドを用いてアクセスされることを特徴とする請求項11記載のデータをプリフェッチングする方法。
- 複数の異なるソフトウェアアプリケーションからのデータが同一の領域内に格納されることを特徴とする請求項11記載のデータをプリフェッチングする方法。
- 前記領域は複数の領域から選択され、各領域はある関連するストライドを有し、これら関連するストライドは前記プロセッサ内に前記領域と関連させて事前に格納されることを特徴とする請求項11記載のデータをプリフェッチングする方法。
- その上にデータが格納されたメモリ媒体であって、このデータは、
プロセッサのメモリ内に第一のプリフェッチストライドを示すデータを格納するステップと、
前記プロセッサ内のメモリ内にその内部において前記第一のプリフェッチストライドが用いられるべきメモリの第一の領域を示すデータを格納するステップと、
を遂行するための実行可能なデータを示すことを特徴とするメモリ媒体。 - 前記第一の領域を示すデータは、前記メモリ媒体内に格納されている領域開始アドレスと領域長とを含むことを特徴とする請求項16記載のメモリ媒体。
- 前記第一の領域を示すデータは、前記メモリ媒体内に格納された領域開始アドレスと領域終端アドレスとを含むことを特徴とする請求項16記載のメモリ媒体。
- 前記媒体は、その内部にプリフェッチ動作を遂行するためのインストラクションを表すデータは含まないことを特徴とする請求項16記載のメモリ媒体。
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JPH0492940A (ja) | トランザクション実行方式 |
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