JP4093741B2 - 外部メモリ制御装置およびそれを含んだデータ駆動型情報処理装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、データ駆動型情報処理装置における外部メモリの制御技術に関し、特に、外部メモリに対して効率的にデータアクセスを行ない、データ駆動型情報処理装置の演算実行における並列処理能力を最大限に引出すことが可能な外部メモリ制御装置およびそれを含んだデータ駆動型情報処理装置に関する。
【0002】
【従来の技術】
近年、マルチメディア処理や高精細画像処理などの大容量データの高速処理が要求される様々な分野で、プロセッサ性能の向上に対する要求が高まっている。しかし、現在のLSI(Large Scale Integrated circuit)製造技術ではデバイスの高速化にも限度がある。そこで、並列処理が注目を浴びており、並列処理に関する研究、開発が盛んに行なわれている。
【0003】
並列処理向きのコンピュータ・アーキテクチャの中でも、特にデータ駆動型アーキテクチャが注目されている。データ駆動型処理方式においては、「ある処理に必要な入力データが全て揃い、かつその処理に必要な演算装置などの資源が割当てられたときに処理が行なわれる。」という規則にしたがって、処理が並列に進められる。
【0004】
図23は、従来のデータ駆動型情報処理システムの概略構成を示すブロック図である。このデータ駆動型情報処理システムは、データ駆動型情報処理装置101と、データ駆動型情報処理装置101によって処理されるデータ等が格納される外部メモリ102とを含む。
【0005】
データ駆動型情報処理装置101の入出力ポートとして、データ伝送路103および104のそれぞれに接続される入力ポートIAおよびIBと、データ伝送路105および106のそれぞれに接続される出力ポートOAおよびOBと、アクセス制御線107が接続される外部メモリポートTMとが備えられている。
【0006】
データ駆動型情報処理装置101は、データ伝送路103および104を介して入力ポートIAおよびIBから後述するパケットPA_IOを時系列に入力する。データ駆動型情報処理装置101の内部には、所定の処理内容がプログラムとして予め記憶されており、そのプログラム内容にしたがって入力されたパケットPA_IOに対する処理を実行する。
【0007】
外部メモリ102は、アクセス制御線107を介してデータ駆動型情報処理装置101の外部メモリポートTMからアクセス要求信号を受けると、そのアクセス要求に応じたアクセスを行ない、データ駆動型情報処理装置101へアクセス要求に対する応答を行なう。
【0008】
データ駆動型情報処理装置101は、入力されたパケットPA_IOに対する処理を終了した後、出力ポートOAおよびデータ伝送路105、または出力ポートOBおよびデータ伝送路106を介して、処理後の内容を含んだパケットPA_IOを出力する。
【0009】
図24は、データ駆動型情報処理装置101によって使用されるパケットを説明するための図である。図24(a)は、データ駆動型情報処理装置101の入出力パケットPA_IOの基本構成を示している。入出力パケットPA_IOは、プロセッサ番号PE(Processor Element)を格納するフィールド140と、コア番号CIを格納するフィールド142と、ノード番号NDを格納するフィールド143と、カラーCLを格納するフィールド144と、データDを格納するフィールド145とを含む。
【0010】
プロセッサ番号PEは、複数のデータ駆動型情報処理装置が接続されたシステムにおいて、対応するパケットPA_IOが処理されるべきデータ駆動型情報処理装置を特定するための識別子である。コア番号CIは、後述するデータ駆動型情報処理装置101内部の処理コアを特定するための識別子である。
【0011】
ノード番号NDは、後述する定数メモリとプログラムメモリとに格納された内容にアクセスするためのアドレスとして使用される。カラーCLは、データ駆動型情報処理装置101に時系列に入力されるパケットを一意に認識するための識別子であり、後述する内蔵メモリ制御部および外部メモリ制御部におけるメモリアドレスの計算または保存に使用される。データDは、データ駆動型情報処理装置101によって処理されるデータである。
【0012】
図24(b)は、データ駆動型情報処理装置101の内部で生成されるパケットPA_RTの基本構成を示している。このパケットPA_RTは、後述するように入出力制御部において生成され、パケットPA_IOのPE番号が格納されるフィールド140が、命令コードOPを格納するフィールド141に置換されたものである。この命令OPによって、データDへの演算の種類が決定される。
【0013】
図24(c)は、データ駆動型情報処理装置101の内部で生成されるパケットPA_FCの基本構成を示している。このパケットPA_FCは、後述するように発火制御部において生成され、パケットPA_RTのデータDが格納されるフィールド145が、左データLDが格納されるフィールド146と、右データRDが格納されるフィールド147とに置換されたものである。
【0014】
図25は、データ駆動型情報処理装置101および外部メモリ102の概略構成を示すブロック図である。データ駆動型情報処理装置101は、外部メモリポートTMを介して外部メモリ102に接続される複数の処理コア110および111と、外部メモリ102に接続されない処理コア112および113と、メインルータ114と、入出力制御部115とを含む。また、外部メモリ102は、外部メモリポートTMを介して処理コア110および111のそれぞれに接続されるSDRAM(Synchronous Dynamic Random Access Memory)116および117を含む。
【0015】
データ伝送路103または104を介して、パケットPA_IOがプロセッサ番号PEで指定されたデータ駆動型情報処理装置に与えられると、入出力制御部115は、入力ポートIAまたはIBを介してパケットPA_IOを入力し、このパケットPA_IOからパケットPA_RTを生成する。すなわち、入出力制御部115は、パケットPA_IOのプロセッサ番号PEを破棄し、ノード番号NDに基づいて命令コードOPと次の新たなノード番号NDとを取得して、パケットPA_RTのフィールド141および143にそれぞれ格納する。そして、入出力制御部115は生成したパケットPA_RTをメインルータ114へ送出する。なお、入出力制御部115において、コア番号CI、カラーCLおよびデータDはそのまま保持される。
【0016】
メインルータ114は、パケットPA_RTのコア番号CIを参照して、当該パケットPA_RTの次の行き先を選択し、パケットPA_RTを送出する。コア番号CIが格納されるフィールド142には、処理コア110〜113および入出力制御部115のいずれかを示す番号が格納されており、コア番号CIを参照することによって行き先を決定することができる。
【0017】
また、メインルータ114は、処理コア110〜113によって生成された演算処理後のデータが格納されるパケットPA_RTを受けると、パケットPA_RTを入出力制御部115へ送出する。入出力制御部115は、パケットPA_RTを受けると、パケットPA_RTの命令コードOPとノード番号NDとを解読し、次の命令が当該データ駆動型情報処理装置101内で実行されるべきであるか、外部のデータ駆動型情報処理装置で実行されるべきかを判定する。
【0018】
外部のデータ駆動型情報処理装置で実行されるべきであると判定された場合には、図24(a)に示すパケットPA_IOのPE番号が格納されるフィールド140に、その外部のデータ駆動型情報処理装置のPE番号を格納してパケットPA_IOを生成し、パケットPA_IOを出力ポートOAまたはOBから送出する。
【0019】
一方、当該データ駆動型情報処理装置101内で実行されるべきであると判定された場合には、パケットPA_RTの全てのフィールドの内容をそのまま保持して、再度メインルータ114へパケットPA_RTを送出する。
【0020】
図26は、処理コア110および111の概略構成を示すブロック図である。処理コア110および111はそれぞれ、外部メモリポートTMに接続される外部メモリ制御部121と、メインルータ114からのパケットPA_RTを受ける発火制御部122と、分岐部123と、内蔵メモリ制御部124と、内蔵メモリ125と、合流部126と、演算処理部127と、演算処理後のパケットPA_RTをメインルータ114へ送出するプログラム記憶部128とを含む。
【0021】
発火制御部122は、データ駆動型の処理を行なうのに必要な定数が格納される定数メモリ131と、パケットの待合わせに使用される待合わせメモリ132とを含む。プログラム記憶部128は、データ駆動型の処理を行なうのに必要なプログラムが格納されるプログラムメモリ133を含む。
【0022】
発火制御部122は、メインルータ114からパケットPA_RTを受けると、そのパケットPA_RTと対になる定数データまたはパケットPA_RTの検出を行なう。対になるパケットPA_RTの検出は、パケットPA_RTのノード番号NDおよびカラーCLの両方が一致するか否かによって行なわれる。対になるパケットPA_RTが検出されなければ、発火制御部122はパケットPA_RTを待合わせメモリ132に一時的に格納して、待合わせを行なう。なお、対になるパケットPA_RTが検出されることを発火と呼ぶ。
【0023】
発火制御部122は、対になる2つのパケットPA_RTを検出すると、その一方のパケットPA_RTのフィールド145に格納されるデータDを、図24(c)に示すパケットPA_FCの左データLDが格納されるフィールド146に格納し、他方のパケットPA_RTのフィールド145に格納されるデータDを、図24(c)に示すパケットPA_FCの右データRDが格納されるフィールド147に格納し、パケットPA_FCを生成して分岐部123へ送出する。このとき、他方のパケットPA_RTは消去される。
【0024】
また、演算されるべき相手のデータがパケットPA_RTではなく、定数データである場合には、発火制御部122は定数メモリ131から定数データを読出して、図24(c)に示すパケットPA_FCのフィールド146および147の一方に格納し、パケットPA_FCのフィールド146および147の他方にパケットPA_RTのデータDを格納して、パケットPA_FCを生成して分岐部123へ送出する。
【0025】
分岐部123は、発火制御部122からパケットPA_FCを受けると、パケットPA_FCの命令コードOPを解読することによって、内蔵メモリ制御部124および外部メモリ制御部121のいずれかを選択して、パケットPA_FCを送出する。分岐部123は、パケットPA_FCの全てのフィールド141〜144、146および147の内容を保持し、受けたパケットPA_FCをそのまま内蔵メモリ制御部124または外部メモリ制御部121へ送出する。
【0026】
内蔵メモリ制御部124は、分岐部123からパケットPA_FCを受けると、パケットPA_FCの命令コードOPを解読し、解読結果に応じて所定の処理を実行する。たとえば、命令コードOPが内蔵メモリアクセス命令であれば、内蔵メモリ125へのアクセス処理が行なわれ、アクセス結果をパケットPA_FCの左データLDまたは右データRDが格納されるフィールド146または147に反映させ、そのパケットPA_FCを合流部126へ送出する。また、命令コードOPが内蔵メモリアクセス命令でなければ、パケットPA_FCの全てのフィールド141〜144、146および147の内容を保持し、受けたパケットPA_FCをそのまま合流部126へ送出する。
【0027】
外部メモリ制御部121は、分岐部123からパケットPA_FCを受けると、パケットPA_FCの命令コードOPを解読し、解読結果に応じて所定の処理を実行する。たとえば、命令コードOPが外部メモリアクセス命令であれば、SDRAM116または117へのアクセス処理が行なわれ、アクセス結果をパケットPA_FCの左データLDまたは右データRDが格納されるフィールド146または147に反映させ、そのパケットPA_FCを合流部126へ送出する。また、命令コードOPが外部メモリアクセス命令でなければ、パケットPA_FCの全てのフィールド141〜144、146および147の内容を保持し、受けたパケットPA_FCをそのまま合流部126へ送出する。
【0028】
合流部126は、内蔵メモリ制御部124または外部メモリ制御部121から受けたパケットPA_FCの全てのフィールド141〜144、146および147の内容を保持し、受けたパケットPA_FCをそのまま演算処理部127へ送出する。
【0029】
演算処理部127は、合流部126から受けたパケットPA_FCの命令コードOPを解読し、解読結果に応じて所定の処理を行なう。たとえば、命令コードOPがパケットPA_FCの内容に対する演算命令であれば、演算処理部127は当該命令コードOPにしたがってパケットPA_FCの内容(主として、左データLD、右データRD)を用いて所定の演算を行ない、その演算結果を図24(b)に示すパケットPA_RTのデータDが格納されるフィールド145に格納してパケットPA_RTを生成し、このパケットPA_RTをプログラム記憶部128へ送出する。なお、命令コードOP、ノード番号NDおよびカラーCLは、基本的には変化させない。
【0030】
プログラム記憶部128内のプログラムメモリ133には、複数の次に実行すべき命令コードOPおよびそれに対応するノード番号NDが格納されている。プログラム記憶部128は、演算処理部127からパケットPA_RTを受けると、パケットPA_RTのノード番号NDによるアドレス指定に応じて、次に実行すべき命令コードOPおよびそれに対応するノード番号NDをプログラムメモリ133から読出し、読出した命令コードOPおよびノード番号NDをパケットPA_RTの命令コードOPが格納されるフィールド141およびノード番号NDが格納されるフィールド143に格納する。そして、プログラム記憶部128は、生成したパケットPA_RTをメインルータ114へ送出する。なお、カラーCLが格納されるフィールド144およびデータDが格納されるフィールド145の内容はそのまま保持される。
【0031】
図27は、処理コア112および113の概略構成を示すブロック図である。図27に示す処理コア112および113の構成は、図26に示す処理コア110および111の構成から外部メモリ制御部121、分岐部123および合流部126を削除したものである。発火制御部122からのパケットPA_FCは、必ず内蔵メモリ制御部124へ送出される。すなわち、処理コア112および113においては、外部メモリアクセス命令は実行されない。他の構成部分については、図26に示す処理コア110および111と同様であるので、詳細な説明は繰返さない。
【0032】
このようにして、パケットPA_RTおよびPA_FCがデータ駆動型情報処理装置101内を周回することによって、プログラムメモリ133に予め記憶されたデータフロープログラムにしたがった処理が進められる。データ駆動型情報処理装置101内において、パケットPA_RTおよびPA_FCは、ハンドシェークによって非同期に転送される。
【0033】
プログラムメモリ133に記憶されたデータフロープログラムにしたがって、パケットPA_RTおよびPA_FCがデータ駆動型情報処理装置101内を周回することによって、パイプライン処理が行なわれ、並列処理が実現される。したがって、データ駆動型情報処理装置101においては、パケット単位の処理の並列性と、データ駆動型情報処理装置101内を周回するパケットのフローレートとがデータ駆動型情報処理装置101の処理性能の1つの重要な尺度となる。
【0034】
近年、このような特徴を有するデータ駆動型情報処理装置が、大容量のデータに対する高速な演算処理を必要とし、かつ高速なデータ転送を必要する画像/映像処理、音声処理、ネットワークプロトコル処理などに応用されてきている。これらの画像/映像処理、音声処理およびネットワークプロトコル処理は、大容量のデータを扱うという点においては共通である。
【0035】
しかし、処理対象となる大容量のデータを全てデータ駆動型情報処理装置101の内部メモリに格納することは困難であるので、データ駆動型情報処理装置101に接続される外部メモリ102が利用される。外部メモリ102は、画像/映像処理においては画像フレームメモリとして、音声処理においては反響音効果を表現するための音声データ一時メモリとして、ネットワークプロトコル処理においてはペイロードメモリとして活用される。
【0036】
外部メモリ102は、データ駆動型情報処理装置101の内部メモリと比較して大容量である反面、データアクセス速度が低速であるので、データ駆動型情報処理装置101の大きな特徴である高い並列処理能力を阻害するボトルネックとなる。そこで、アクセス速度が高速なキャッシュメモリをデータ駆動型情報処理装置101内部に設け、データ駆動型情報処理装置101が外部メモリ102へアクセスするときに、キャッシュメモリを介することによって上記ボトルネックを解消している。
【0037】
上述したように、データ駆動型処理方式においては、「ある処理に必要な入力データが全て揃い、かつその処理に必要な演算装置などの資源が割当てられたときに処理が行なわれる。」という規則にしたがうので、「必要な入力データ」がキャッシュメモリに常に存在するという状態を維持できれば、データ駆動型情報処理装置101の特徴である高い並列処理能力を最大限に発揮することが可能となる。
【0038】
図28は、従来のデータ駆動型情報処理装置101内部にある外部メモリ制御部121の概略構成を示すブロック図である。この外部メモリ制御部121は、キャッシュメモリ部134と、外部メモリインタフェース135とを含む。キャッシュメモリ部134と外部メモリインタフェース135とは、互いに同期して動作する。
【0039】
外部メモリインタフェース135には外部メモリポートTMが接続され、外部メインメモリ137へのアクセス機能を有している。この外部メインメモリ137は、SDRAM116および117などによって構成される。キャッシュメモリ部134は、外部メインメモリ137と比較して小容量のキャッシュメモリ136を内部に有している。
【0040】
キャッシュメモリ136は、外部メインメモリ137に記憶されるデータの一部をコピーして保持している。キャッシュメモリ部134は、キャッシュメモリ136の各データ領域が、外部メインメモリ137におけるどのアドレスのデータを保存しているのかを管理している。
【0041】
外部メインメモリ137に記憶されるデータは、外部メモリ制御部121をフローするパケットPA_FCの命令コードOPの内容に応じて、キャッシュメモリ136を介して間接的に参照/更新される。すなわち、キャッシュメモリ136は、外部メモリ137への覗き窓であるかのように扱われ、パケットPA_FCによって外部メモリ137に記憶されるデータを直接的に参照/更新することができない。
【0042】
パケットPA_FCの命令コードOPの内容が、外部メインメモリ137に記憶されるデータに対する更新である場合には、キャッシュメモリ136にコピーされるデータのみが更新され、外部メインメモリ137に記憶されるデータの更新は行なわれない。この時点で、外部メインメモリ137に記憶されるデータと、キャッシュメモリ136に記憶されるデータとの間で不一致が生じる。
【0043】
しかし、キャッシュメモリ部134は、キャッシュメモリ136に記憶されるデータと外部メインメモリ137に記憶されるデータとが一致している(この状態を「クリーン」と呼ぶ。)か、不一致である(この状態を「ダーティ」と呼ぶ。)かをデータ毎に管理している。外部メモリ制御部121は、この管理情報に基づいて所定の動作を行なうことにより、間接的なデータ更新操作を、長期的に見るとあたかも外部メインメモリ137に記憶されるデータの更新であるかのように見せる、いわゆるデータの一貫性(コヒーレンシ)を保持している。
【0044】
パケットPA_FCの命令コードOPが外部メインメモリ137へのアクセス命令であれば、外部メモリ制御部121はキャッシュメモリ部134が保持する管理情報を参照して、所望のデータがキャッシュメモリ136内に存在するか否かを判定する。所望のデータがキャッシュメモリ136内に存在していることをキャッシュ「ヒット」という。また、所望のデータがキャッシュメモリ136内に存在していないことをキャッシュ「ミスヒット」という。
【0045】
キャッシュ「ヒット」の場合には、外部メモリ制御部121はキャッシュメモリ136へのアクセス(参照/更新)を実行する。特に、キャッシュメモリ136へのアクセスが更新の場合には、キャッシュメモリ部134はそのデータに関する管理情報を「ダーティ」に変更する。
【0046】
一方、キャッシュ「ミスヒット」の場合には、外部メモリ制御部121は所望のデータを外部メインメモリ137からキャッシュメモリ136へコピーする。この操作を「アップロード」という。アップロードする場合には、キャッシュメモリ136内のデータを1つ追い出して、アップロードするためのデータ領域をキャッシュメモリ136内に確保する必要がある。
【0047】
どのデータ領域を選択するかは、キャッシュメモリ部134によって決定される。この選択方法は様々なものが存在するが、最も長い時間アクセスされていないデータを選択する方法が一般的である。追い出すデータが決定されると、キャッシュメモリ部134はそのデータに関する管理情報を参照して、そのデータが「クリーン」であるか、「ダーティ」であるかを判定する。そのデータが「クリーン」であれば、外部メモリ制御部121は所望のデータをキャッシュメモリ136の当該領域にアップロードするだけで処理が終了する。
【0048】
また、そのデータが「ダーティ」であれば、外部メモリ制御部121はキャッシュメモリ136から追い出されるデータを外部メインメモリ137の元の領域へ書き戻す。この操作を「ストアバック」という。そして、ストアバックが完了した後に、外部メモリ制御部121はアップロードを行なう。キャッシュ「ミスヒット」の場合には、外部メモリ制御部121はアップロードが完了した後に、キャッシュ「ヒット」の場合と同様に、キャッシュメモリ136へのアクセス(参照/更新)を実行する。
【0049】
【発明が解決しようとする課題】
しかし、上述した従来の外部メモリ制御部121においては、パケットPA_FCが外部メインメモリ137へのアクセス命令の場合に、キャッシュメモリ部134がキャッシュ「ミスヒット」であると判定すると、キャッシュ「ミスヒット」と判定されてからキャッシュメモリ136へのアクセスが開始されるまでの間、パケットPA_FCは外部メモリ制御部121内で待たされることになる。
【0050】
キャッシュ「ミスヒット」と判定されると、最悪で、キャッシュメモリ136へアップロードするための追い出しデータ検索時間、追い出しデータの「クリーン/ダーティ」判定時間、「ダーティ」であった場合における外部メインメモリ137への追い出しデータのストアバック時間および外部メインメモリ137からキャッシュメモリ136への所望のデータのアップロード時間の合計時間だけ、パケットPA_FCが待たされることになる。この中で、ストアバックとアップロードとは、アクセス速度が低速な外部メインメモリ137に対して行なわれるため、パケットPA_FCが待たされる時間は多大なものとなる。
【0051】
外部メモリ制御部121内でパケットPA_FCが長時間待たされることによって、演算処理部127における演算処理の遅延が発生し、それ以降に実行されるべき命令の処理についても開始時間が遅延されることになる。また、データ駆動型情報処理装置101はパイプライン処理による並列処理を大きな特徴としている。しかし、キャッシュ「ミスヒット」によって外部メモリ制御部121内でパケットPA_FCが待たされている状態で、パケットPA_FCの後方から別のパケットPA_FCが到着すると、その別のパケットPA_FCの処理も待たされることになる。その結果、データ駆動型情報処理装置101全体の並列処理能力が低下することになる。
【0052】
また、画像/映像処理、音声処理、ネットワークプロトコル処理などのデータアクセスにおける基本的な特徴は、いずれも規則的なデータアクセスであり、次にアクセスされるデータを予測することができる点である。画像/映像処理において、基本的には画像フレームの走査線方向にデータが順番にアクセスされる。音声処理において、基本的には音声データの時間軸方向にデータが順番にアクセスされる。ネットワークプロトコル処理におけるネットワークフレーム、特にペイロードデータにおいて、基本的にはフレームのヘッダからのオフセット値の順番にデータがアクセスされる。
【0053】
このように、データアクセスが規則的に行なわれる場合であっても、上述したように従来のデータ駆動型情報処理装置においては外部メインメモリ137へのアクセス時に定常的にキャッシュ「ミスヒット」が発生し、データ駆動型情報処理装置101の並列処理能力の低下を避けることができないといった問題点があった。
【0054】
本発明は、上記問題点を解決するためになされたものであり、第1の目的は、データ駆動型情報処理装置の並列処理能力を低下させずにアップロードまたはストアバックを行なうことが可能な外部メモリ制御装置およびそれを含んだデータ駆動型情報処理装置を提供することである。
【0055】
第2の目的は、キャッシュメモリに管理情報をもつ必要がなく、ハードウェアを削減することが可能な外部メモリ制御装置を提供することである。
【0056】
第3の目的は、処理コアが任意の外部メモリに対してアクセスを行なうことが可能な外部メモリ制御装置を提供することである。
【0057】
第4の目的は、演算実行に関するキャッシュメモリアクセスと、データ交換に関するキャッシュメモリアクセスとを分離して、パケットの転送レートを向上させた外部メモリ制御装置を提供することである。
【0058】
【課題を解決するための手段】
本発明のある局面に従えば、外部メモリに記憶されるデータの一部のコピーをキャッシュメモリに保持しながら処理を行なうデータ駆動型情報処理装置における外部メモリ制御装置であって、所定のタイミングで外部メモリから規則的にデータを先読みする外部メモリインタフェースと、外部メモリインタフェースによって先読みされたデータをキャッシュメモリに格納し、外部メモリに対するデータアクセス要求に応じてキャッシュメモリに対するデータアクセスを行なうキャッシュメモリ部とを含み、キャッシュメモリ部が外部メモリに対するデータ読出し要求に応じて、キャッシュメモリの所定の領域からデータを読出したときに、外部メモリインタフェースは、外部メモリからデータを先読みする。
【0059】
外部メモリインタフェースが、所定のタイミングで外部メモリから規則的にデータを先読みするので、外部メモリに対するアクセス要求に対応したデータが常にキャッシュメモリに保持されることになり、データ駆動型情報処理装置の並列処理能力の低下を防止することが可能となる。
【0061】
また、外部メモリインタフェースは、外部メモリに格納されたデータの先読みを適切に行なうことが可能になる。
【0062】
好ましくは、キャッシュメモリ部が外部メモリに対するデータ読出し要求に応じて、キャッシュメモリのページの最終ワードを読出したときに、外部メモリインタフェースは、ページよりも所定ページだけ先のデータを外部メモリから先読みする。
【0063】
したがって、外部メモリインタフェースは、外部メモリに格納されたデータの先読みを適切に行なうことが可能になる。
【0064】
好ましくは、外部メモリ制御装置はさらに、先読みの度合いに関する情報を格納するレジスタを含み、キャッシュメモリ部が外部メモリに対するデータ読出し要求に応じて、キャッシュメモリの所定領域からデータを読出したときに、外部メモリインタフェースは、レジスタに格納された先読みの度合いに応じて外部メモリからデータを先読みする。
【0065】
したがって、外部メモリのアクセス速度に応じて外部メモリに格納されたデータの先読みの度合いを変更することが可能になる。
【0066】
好ましくは、キャッシュメモリ部は、外部メモリに対するデータ読出し要求に応じて、キャッシュメモリの所定の領域からデータを読出したときに、アップロード要求を含んだ第1のパケットを生成して外部メモリインタフェースへ送出し、外部メモリインタフェースは、アップロード要求に応じて、外部メモリから読出したデータを含んだ複数の第2のパケットを生成してキャッシュメモリ部へ送出し、キャッシュメモリ部は、複数の第2のパケットに含まれるデータをキャッシュメモリに格納する。
【0067】
したがって、非同期なパケット転送を行なう自己同期型転送制御回路の構成を維持しつつ、データ駆動型情報処理装置の並列処理能力を低下させずにアップロードを行なうことが可能となる。
【0068】
本発明の別の局面に従えば、外部メモリに記憶されるデータの一部のコピーをキャッシュメモリに保持しながら処理を行なうデータ駆動型情報処理装置における外部メモリ制御装置であって、所定のタイミングで外部メモリから規則的にデータを先読みする外部メモリインタフェースと、外部メモリインタフェースによって先読みされたデータをキャッシュメモリに格納し、外部メモリに対するデータアクセス要求に応じてキャッシュメモリに対するデータアクセスを行なうキャッシュメモリ部とを含み、キャッシュメモリ部が強制アップロード付き外部メモリ読出し要求を受けたときに、外部メモリインタフェースは外部メモリからデータを先読みする。
【0069】
したがって、任意のタイミングで外部メモリからデータをアップロードすることが可能となる。
【0070】
本発明のさらに別の局面に従えば、外部メモリに記憶されるデータの一部のコピーをキャッシュメモリに保持しながら処理を行なうデータ駆動型情報処理装置における外部メモリ制御装置であって、所定のタイミングで外部メモリから規則的にデータを先読みする外部メモリインタフェースと、外部メモリインタフェースによって先読みされたデータをキャッシュメモリに格納し、外部メモリに対するデータアクセス要求に応じてキャッシュメモリに対するデータアクセスを行なうキャッシュメモリ部とを含み、キャッシュメモリ部が外部メモリに対するデータ書込み要求に応じて、キャッシュメモリの所定の領域にデータを書込んだときに、外部メモリインタフェースは、キャッシュメモリに記憶されるデータを外部メモリにストアバックする。
【0071】
したがって、外部メモリインタフェースは、外部メモリに対するストアバックを適切に行なうことが可能になる。
【0072】
好ましくは、キャッシュメモリ部が外部メモリに対するデータ書込み要求に応じて、キャッシュメモリのページの最終ワードにデータを書込んだときに、外部メモリインタフェースは、キャッシュメモリのページに記憶されるデータを外部メモリにストアバックする。
【0073】
したがって、外部メモリインタフェースは、外部メモリに対するストアバックを適切に行なうことが可能になる。
【0074】
好ましくは、キャッシュメモリ部は、外部メモリに対するデータ書込み要求に応じて、キャッシュメモリの所定の領域にデータを書込んだときに、ストアバック要求を含んだ第1のパケットを生成して外部メモリインタフェースへ送出し、外部メモリインタフェースは、ストアバック要求に応じて、キャッシュ読出しを示すコードを含んだ複数の第2のパケットを生成してキャッシュメモリ部へ送出し、キャッシュメモリ部は、キャッシュ読出しに応じてキャッシュメモリから読出したデータを含んだ複数の第3のパケットを生成して外部メモリインタフェースへ送出し、外部メモリインタフェースは、第3のパケットに含まれるデータを前記外部メモリにストアバックする。
【0075】
したがって、非同期なパケット転送を行なう自己同期型転送制御回路の構成を維持しつつ、データ駆動型情報処理装置の並列処理能力を低下させずにストアバックを行なうことが可能となる。
【0076】
好ましくは、キャッシュメモリ部は、外部メモリに対するデータ書込み要求に応じて、キャッシュメモリの所定の領域にデータを書込んだときに、キャッシュメモリから読出したデータを含んだ複数のパケットを生成して外部メモリインタフェースへ送出し、外部メモリインタフェースは、複数のパケットに含まれるデータを外部メモリにストアバックする。
【0077】
したがって、非同期なパケット転送を行なう自己同期型転送制御回路の構成を維持しつつ、データ駆動型情報処理装置の並列処理能力を低下させずにストアバックを行なうことが可能となる。
【0078】
本発明のさらに別の局面に従えば、外部メモリに記憶されるデータの一部のコピーをキャッシュメモリに保持しながら処理を行なうデータ駆動型情報処理装置における外部メモリ制御装置であって、所定のタイミングで外部メモリから規則的にデータを先読みする外部メモリインタフェースと、外部メモリインタフェースによって先読みされたデータをキャッシュメモリに格納し、外部メモリに対するデータアクセス要求に応じてキャッシュメモリに対するデータアクセスを行なうキャッシュメモリ部とを含み、キャッシュメモリ部が強制ストアバック付き外部メモリ書込み要求を受けたときに、外部メモリインタフェースは外部メモリにデータをストアバックする。
【0079】
したがって、任意のタイミングで外部メモリに対するストアバックを行なうことが可能となる。
【0080】
好ましくは、キャッシュメモリ部は、外部メモリアクセス動作要求に応じて、外部メモリのモード設定パラメータを含んだパケットを生成して外部メモリインタフェースへ送出し、外部メモリインタフェースは、パケットに含まれるモード設定パラメータを外部メモリに設定する。
【0081】
したがって、非同期なパケット転送を行なう自己同期型転送制御回路の構成を維持しつつ、外部メモリにアクセスモードの設定等を行なうことが可能となる。
【0082】
好ましくは、キャッシュメモリは、1組のデータ読出し線およびデータ書込み線を有し、キャッシュメモリ部は、外部メモリに対するデータアクセス要求に応じて、1組のデータ読み出し線およびデータ書込み線を用いて、キャッシュメモリに対してアクセスし、所定のタイミングで前記外部メモリから規則的にデータを先読みし、1組のデータ読出し線およびデータ書込み線を用いて、先読みしたデータをキャッシュメモリに格納するキャッシュメモリアクセス制御部を含む。
【0083】
したがって、1組のデータ読出し線およびデータ書込み線のみを有するキャッシュメモリであっても、演算実行に関するキャッシュメモリアクセスと、データ交換に関するキャッシュメモリアクセスとを行なうことが可能となる。
【0084】
好ましくは、キャッシュメモリは、2組のデータ読出し線およびデータ書込み線を有し、キャッシュメモリ部は、外部メモリに対するデータアクセス要求に応じて、2組のデータ読み出し線およびデータ書込み線の一方を用いて、キャッシュメモリに対してアクセスする第1のキャッシュメモリアクセス制御部と、所定のタイミングで外部メモリから規則的にデータを先読みし、2組のデータ読出し線およびデータ書込み線の他方を用いて、先読みしたデータをキャッシュメモリに格納する第2のキャッシュメモリアクセス制御部とを含む。
【0085】
したがって、演算実行に関するキャッシュメモリアクセスの経路と、データ交換に関するキャッシュメモリアクセスの経路とを分離することができ、パケットの転送レートを向上させることが可能となる。
【0086】
好ましくは、キャッシュメモリは、1組のデータ読出し線およびデータ書込み線を有し、キャッシュメモリ部は、外部メモリに対するデータアクセス要求に応じて、1組のデータ読出し線およびデータ書込み線を用いて、キャッシュメモリに対してアクセスする第1のキャッシュメモリアクセス制御部と、所定のタイミングで外部メモリから規則的にデータを先読みし、1組のデータ読出し線およびデータ書込み線を用いて、先読みしたデータをキャッシュメモリに格納する第2のキャッシュメモリアクセス制御部と、1組のデータ読出し線およびデータ書込み線を切替えて第1のキャッシュメモリアクセス制御部または第2のキャッシュメモリアクセス制御部に接続する選択部と、選択部の切替えを示す情報を保持するレジスタとを含む。
【0087】
したがって、1組のデータ読出し線およびデータ書込み線のみを有するキャッシュメモリであっても、演算実行に関するキャッシュメモリアクセスの経路と、データ交換に関するキャッシュメモリアクセスの経路とを分離することができ、パケットの転送レートを向上させることが可能となる。
【0088】
本発明の別の局面に従えば、外部メモリに記憶されるデータの一部のコピーをキャッシュメモリに保持しながら処理を行なうデータ駆動型情報処理装置における外部メモリ制御装置であって、所定のタイミングで外部メモリから規則的にデータを先読みする複数の外部メモリインタフェースと、複数の外部メモリインタフェースによって先読みされたデータを選択的に送出するルータと、ルータによって選択的に送出されたデータをキャッシュメモリに格納し、外部メモリに対するデータアクセス要求に応じてキャッシュメモリに対するデータアクセスを行なう複数のキャッシュメモリ部とを含む。
【0089】
ルータが複数の外部メモリインタフェースによって先読みされたデータを複数のキャッシュメモリ部へ選択的に送出するので、処理コアが任意の外部メモリに対してアクセスを行なうことが可能となる。
【0090】
好ましくは、キャッシュメモリ部は非同期かつ自律分散的に動作し、外部メモリインタフェースは外部メモリのベースクロックに同期して外部メモリに対するバーストアクセスを行ない、キャッシュメモリ部と外部メモリインタフェースとは互いに非同期かつ独立並列に動作する。
【0091】
したがって、キャッシュメモリ部と外部メモリインタフェースとの動作依存性をなくして並列性を向上させることができ、外部メモリ制御装置の動作をさらに高速にすることが可能となる。
【0092】
本発明のさらに別の局面に従えば、外部メモリに記憶されるデータの一部のコピーをキャッシュメモリに保持しながら処理を行なうデータ駆動型情報処理装置であって、第1のパケットを選択的に送出するメインルータと、メインルータから選択的に送出された第1のパケットに応じて演算処理を実行し、所定のタイミングでアップロード要求を含んだ第2のパケットを送出する複数の処理コアと、アップロード要求を受けて、外部メモリから規則的にデータを先読みする複数の外部メモリインタフェースと、複数の処理コアから送出された第2のパケットを複数の外部メモリインタフェースへ選択的に送出するルータとを含み、処理コアは、外部メモリインタフェースによって先読みされたデータをキャッシュメモリに格納し、第1のパケットに含まれる外部メモリに対するデータアクセス要求に応じてキャッシュメモリに対するアクセスを行なう。
【0093】
ルータが複数の処理コアから送出された第2のパケットを複数の外部メモリインタフェースへ選択的に送出するので、処理コアは外部メモリインタフェースを介して任意の外部メモリにアクセスすることが可能となる。
【0094】
【発明の実施の形態】
(実施の形態1)
図1は、本発明の実施の形態1におけるデータ駆動型情報処理システムの概略構成を示すブロック図である。このデータ駆動型情報処理システムは、データ駆動型情報処理装置1と、データ駆動型情報処理装置1によって処理されるデータ等が格納される外部メモリ2とを含む。
【0095】
データ駆動型情報処理装置1の入出力ポートとして、データ伝送路3および4のそれぞれに接続される入力ポートIAおよびIBと、データ伝送路5および6のそれぞれに接続される出力ポートOAおよびOBと、アクセス制御線7が接続される外部メモリポートTMとが備えられている。
【0096】
データ駆動型情報処理装置1は、データ伝送路3および4を介して入力ポートIAおよびIBからパケットPA_IOを時系列に入力する。データ駆動型情報処理装置1の内部には、所定の処理内容がプログラムとして予め記憶されており、そのプログラム内容にしたがって入力されたパケットPA_IOに対する処理を実行する。
【0097】
外部メモリ2は、アクセス制御線7を介してデータ駆動型情報処理装置1の外部メモリポートTMからアクセス要求信号を受けると、そのアクセス要求に応じたアクセスを行ない、データ駆動型情報処理装置1へアクセス要求に対する応答を行なう。
【0098】
データ駆動型情報処理装置1は、入力されたパケットに対する処理を終了した後、出力ポートOAおよびデータ伝送路5、または出力ポートOBおよびデータ伝送路6を介して、処理後の内容を含んだパケットPA_IOを出力する。
【0099】
図2は、本発明の実施の形態1におけるデータ駆動型情報処理装置1の概略構成を示すブロック図である。本実施の形態におけるデータ駆動型情報処理装置1は、図25に示す従来のデータ駆動型情報処理装置101と比較して、外部メモリに接続される処理コアの構成および機能のみが異なる。したがって、重複する構成および機能の詳細な説明は繰返さない。なお、本実施の形態における処理コアの参照符号を10および11として説明する。
【0100】
図3は、本発明の実施の形態1における処理コア10および11の概略構成を示すブロック図である。本実施の形態における処理コア10および11は、図26に示す従来の処理コア101および102と比較して、外部メモリポートTMに接続される外部メモリ制御部の機能のみが異なる。したがって、重複する構成および機能の詳細な説明は繰返さない。なお、本実施の形態における外部メモリ制御部の参照符号を21として説明する。
【0101】
図4は、本発明の実施の形態1における外部メモリ制御部21の概略構成を示すブロック図である。この外部メモリ制御部21は、キャッシュメモリ部22と、外部メモリポートTMを介してSDRAM116または117に接続される外部メモリインタフェース23とを含む。外部メモリインタフェース23は、外部メモリポートTMを介してSDRAM116または117にアクセス(参照/更新)することができる。
【0102】
外部メモリ制御部21は、発火制御部122からパケットPA_FCを受けると、パケットPA_FCの各フィールドに示された内容にしたがって、所定の動作を行ない、パケットPA_FCに対して所定の処理を行なう。そして、外部メモリ制御部21は、所定の処理を行なった後のパケットPA_FCを演算処理部127へ送出する。なお、パケットPA_FCの構成は、図24(c)に示すものと同様である。
【0103】
外部メモリインタフェース23には外部メモリポートTMが接続され、外部メインメモリ25へのアクセス機能を有している。この外部メインメモリ25は、SDRAM116および117などによって構成される。キャッシュメモリ部22は、外部メインメモリ25と比較して小容量のキャッシュメモリ24を内部に有している。
【0104】
キャッシュメモリ24は、外部メインメモリ25に記憶されるデータの一部をコピーして保持している。外部メインメモリ25に記憶されるデータは、外部メモリ制御部21をフローするパケットPA_FCの命令コードOPの内容に応じて、キャッシュメモリ24を介して間接的に参照/更新される。
【0105】
キャッシュメモリ24の領域全体は、同じ容量を有する複数のブロックに分割されている。図4は、キャッシュメモリ24の領域全体を、1ブロックがMワードによって構成されるN個のブロックに分割されたところを示している。分割された各ブロックには0,1,2,…,(N−1)のブロック番号BLKが与えられ、各ブロック内の各ワードには0,1,2,…,(M−1)のブロック内アドレスAIBが与えられる。分割された各ブロックはさらに、同じ容量を有する複数のページに分割されている。図4は、各ブロックが4個のページに分割されたところを示している。
【0106】
外部メインメモリ25の領域全体は、同じ容量を有する複数のクラスタに分割されている。1クラスタの大きさは、キャッシュメモリ24の1ブロックの大きさと比較して十分に大きく、クラスタ内の各ワードには0から順番にアドレスオフセット値が与えられる。また、分割された各クラスタには0,1,2,…,(N−1),N,(N+1),…の通し番号が与えられる。この通し番号はクラスタ番号という。
【0107】
キャッシュメモリ24は、外部メインメモリ25に記憶されるデータの一部をコピーしているが、外部メインメモリ25のクラスタ番号0のデータはキャッシュメモリ24のブロック番号0のいずれかのページにアップロードされ、クラスタ番号1のデータはブロック番号1のいずれかのページにアップロードされる。クラスタ番号(N−1)のデータはブロック番号(N−1)のいずれかのページにアップロードされる。以下同様にして、クラスタ番号Nのデータはブロック番号0のいずれかのページにアップロードされ、クラスタ番号(N+1)以降のデータがブロック番号1以降のページにアップロードされる。
【0108】
図5は、キャッシュメモリ24のブロックと外部メインメモリ25のクラスタとの関係を示す図である。キャッシュメモリ24のブロック番号Kのブロックは、外部メインメモリ25のクラスタ番号Kのクラスタ、クラスタ番号K+Nのクラスタ、クラスタ番号K+2Nのクラスタ、…(クラスタ番号K+n×N(n=0,1,2,…)のクラスタ)によって交代に利用される。
【0109】
これらのクラスタのうち1つのクラスタがブロック番号Kのブロックを占有して利用しているとすると、外部メインメモリ25の中の1つのクラスタの各データがキャッシュメモリ24にアップロードされるときのブロック内アドレスは必ず一意に決定される。すなわち、クラスタの最初のページに相当するデータはキャッシュメモリ24の第1ページにアップロードされ、クラスタの次のページに相当するデータはキャッシュメモリ24の第2ページにアップロードされ、クラスタの3ページ目に相当するデータはキャッシュメモリ24の第3ページにアップロードされ、クラスタの4ページ目に相当するデータはキャッシュメモリ24の第4ページにアップロードされる。
【0110】
同様に、クラスタの5〜8ページ目に相当するそれぞれのデータは、キャッシュメモリ24の第1〜第4ページのそれぞれにアップロードされる。以下同様にして、クラスタの9ページ目以降のデータがキャッシュメモリ24の第1〜第4ページのそれぞれにアップロードされる。なお、ストアバックについても同様の関係で行なわれる。
【0111】
外部メインメモリ25に対するアクセス要求は、パケットPA_FCが外部メモリ制御部21に与えられることによって行なわれる。以下、外部メインメモリ25のある1クラスタに着目すると、必ずアドレスオフセット値が0から始まり、アドレスオフセット値が大きくなる方向に順番に読出し/書込みが行なわれるという規則性があることを前提として説明を続ける。
【0112】
図6は、外部メインメモリ25のクラスタの1ページ分のデータが順番にキャッシュメモリ24にアップロードされるところを示す図である。外部メモリ制御部21から外部メインメモリ25に対してアドレスオフセット値0から順番に読出し要求があり、クラスタ全体の読出しの最中に書込みは行なわれないものとし、逆にクラスタ全体の書込みの最中に読出しは行なわれないものとする。また、複数のクラスタの読出しおよび書込みが並列に実行されていても良い。なお、キャッシュメモリ24の各ブロックは、外部メインメモリ25の複数のクラスタによって共有されることはなく、必ず1つのクラスタが占有するものとする。
【0113】
図6(a)は、外部メインメモリ25のあるクラスタの1ページ〜4ページ目のデータが、キャッシュメモリ24のブロックの第1ページ〜第4ページにアップロードされたところを示している。図6(b)は、クラスタの5ページ〜6ページ目のデータが、キャッシュメモリ24のブロックの第1ページ〜第2ページにアップロードされ、データが置換されるところを示している。図6(c)は、クラスタの7ページ〜8ページ目のデータが、キャッシュメモリ24のブロックの第3ページ〜第4ページにアップロードされ、データが置換されるところを示している。
【0114】
外部メモリ制御部21がパケットPA_FCを受けると、パケットPA_FCのカラーCL、左データLDおよび右データRDを参照して、アクセス対象の外部メインメモリ25のアドレスを計算する。このアドレスの計算方法は、パケットPA_FCの命令コードOPによって決定される。上述したように、アクセス対象の外部メインメモリ25のアドレスが決定すると、対応するキャッシュメモリ24のブロック番号およびブロック内アドレスも一意に決定される。
【0115】
パケットPA_FCの命令コードOPが外部メモリ読出し命令であれば、外部メモリ制御部21は、ブロック番号およびブロック内アドレスによって指定されるキャッシュメモリ24のデータを読出し、そのデータをパケットPA_FCの左データLDが格納されるフィールドまたは右データRDが格納されるフィールドに格納し、パケットPA_FCを演算処理部127へ送出する。
【0116】
ここで、ブロック内アドレスがあるページの最終ワードを示すアドレスであれば、外部メモリ制御部21は同時にアップロード動作を開始する。このアップロード動作の詳細については後述する。
【0117】
一方、パケットPA_FCの命令コードOPが外部メモリ書込み命令であれば、外部メモリ制御部21は左データLDの値をブロック番号およびブロック内アドレスによって指定されるキャッシュメモリ21の領域に書込み、パケットPA_FCを演算処理部127へ送出する。ここで、ブロック内アドレスがあるページの最終ワードを示すアドレスであれば、外部メモリ制御部21は同時にストアバック動作を開始する。このストアバック動作の詳細については後述する。
【0118】
図7は、外部メモリ制御部21が実行する先読みアップロードを説明するための図である。図7において、ポインタ“reading”は、外部メモリ制御部21が計算したブロック番号のブロック内アドレスの1ワードを指しており、このポインタ“reading”はブロック内アドレスが増加する方向へ順に移動する。そして、右端のページの最大のブロック内アドレスに達すると、左端のページのブロック内アドレス0に戻る。
【0119】
この過程において、ポインタ“reading”がキャッシュメモリ24のページの最終ワードを指す場合、外部メモリ制御部21はアップロード動作を開始する。この先読みアップロード動作は、ポインタ“reading”によって指し示されるデータが含まれる外部メインメモリ25のページに対して、あるページ数を加算したページについて行われる。
【0120】
図7(a)に示すように外部メモリ制御部21がキャッシュメモリ24の第2ページからのデータ読出しを繰返し、図7(b)に示すようにポインタ“reading”がキャッシュメモリ24の第2ページの最終ワードに達すると、その2ページ先の第4ページに外部メインメモリ25の8ページ目のデータのアップロードを開始する。
【0121】
パケットPA_FCによるデータの読出しと、キャッシュメモリ24の第4ページの先読みアップロードとが並行して行なわれる。図7(c)に示すように、パケットPA_FCによる第3ページのデータの読出し中に、キャッシュメモリ24の第4ページの先読みアップロードが完了する。したがって、パケットPA_FCによるデータの読出しが第4ページに対して行なわれるときには、既に第4ページのデータがアップロードされていることになる。
【0122】
図8は、外部メモリ制御部21が実行するストアバックを説明するための図である。図8において、ポインタ“writing”は、外部メモリ制御部21が計算したブロック番号のブロック内アドレスの1ワードを指しており、このポインタ“writing”はブロック内アドレスが増加する方向へ順に移動する。そして、右端のページの最大のブロック内アドレスに達すると、左端のページのブロック内アドレス0に戻る。
【0123】
この過程において、ポインタ“writing”がキャッシュメモリ24のページの最終ワードを指す場合、外部メモリ制御部21はライトバック動作を開始する。このライトバック動作は、ポインタ“writing”によって指し示されるデータが含まれるキャッシュメモリ24のページについて行われる。
【0124】
図8(a)に示すように外部メモリ制御部21がキャッシュメモリ24の第2ページへのデータ書込みを繰返し、図8(b)に示すようにポインタ“writing”がキャッシュメモリ24の第2ページの最終ワードに達すると、そのデータを含んだキャッシュメモリ24の第2ページのデータのライトバックを開始する。
【0125】
パケットPA_FCによるデータの書込みと、キャッシュメモリ24の第2ページのデータのストアバックとが並行して行なわれる。図8(c)に示すように、パケットPA_FCによる第3ページのデータの書込み中に、キャッシュメモリ24の第2ページのデータのストアバックが完了する。
【0126】
以上説明したように、本実施の形態におけるデータ駆動型情報処理装置1は、外部メインメモリ25の1クラスタにおいて必ずアドレスオフセット値が0から始まり、アドレスオフセット値が大きくなる方向に順番に読出し/書込みが行なわれ、かつ読出しと書込みとが同時に行なわれないという規則性を有する一連のアクセス要求、たとえば画像/映像処理、音声処理またはネットワークプロトコル処理などに適用される。
【0127】
そして、本実施の形態においては、外部メモリ制御部21が上述した手順によって先読みアップロードおよびライトバックを行なうようにしたので、従来のデータ駆動型情報処理装置のように外部メインメモリ25からキャッシュメモリ24にコピーしたデータのアドレスを管理する必要がなくなるとともに、データがクリーンであるか、ダーティであるかを示す管理情報をもつ必要がなくなり、ハードウェアを大幅に削減することが可能となった。
【0128】
また、外部メモリ制御部21は、キャッシュメモリ24内のページの最終ワードに対して読出しまたは書込みが行なわれるときに、所定のページの先読みアップロードまたはストアバックを開始するようにしたので、パケットPA_FCによる外部メインメモリ25に対する読出し要求または書込み要求において、常にキャッシュメモリ24にヒットするようになり、ミスヒットの場合に生じるストアバック操作およびアップロード操作に要する待ち時間が発生しなくなった。したがって、当該パケットPA_FCの次に実行されるべきパケットPA_FCの実行が遅延されることがなくなるとともに、外部メモリ制御部21において後方から到着する次のパケットPA_FCの進行を妨げることがなくなるので、データ駆動型情報処理装置の並列処理能力の低下を防止することが可能となった。
【0129】
(実施の形態2)
本発明の実施の形態2におけるデータ駆動型情報処理装置は、図1〜図4に示す実施の形態1におけるデータ駆動型情報処理装置1と比較して、外部メモリ制御部の構成および機能が異なる点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰返さない。なお、本実施の形態における外部メモリ制御部の参照符号を31として説明する。
【0130】
図9は、本発明の実施の形態2における外部メモリ制御部31の概略構成を示すブロック図である。この外部メモリ制御部31は、キャッシュメモリ部32と、外部メモリポートTMを介してSDRAM116または117に接続される外部メモリインタフェース33と、パラメータレジスタ34とを含む。
【0131】
パラメータレジスタ34には、外部メモリ制御部31による先読みアップロードにおける先読み度合い(先読みページ数)が設定される。実施の形態1においては2ページ先のデータを先読みアップロードするようにしたが、本実施の形態においては外部メモリ制御部31がパラメータレジスタ34に設定された値だけ先のページのデータの先読みアップロードを行なう。なお、パケットPA_FCによって未だ読出しまたは書込みが行なわれていないキャッシュメモリ24のページに対して、データを先読みアップロードすることが禁止されることは言うまでもない。
【0132】
外部メモリ制御部31は、パケットPA_FCを受け、そのパケットPA_FCの命令コードOPがパラメータレジスタ34へのロードを示していれば、当該パケットPA_FCの左データLDの値をパラメータレジスタ34に書込み、当該パケットPA_FCは外部メモリ制御部31内部で消去される。なお、外部メモリ制御部31のその他の動作については、実施の形態1における外部メモリ制御部21と同じであるので、詳細な説明は繰返さない。
【0133】
以上説明したように、本実施の形態におけるデータ駆動型情報処理装置によれば、パラメータレジスタ34に設定された値だけ先のページのデータを先読みアップロードするようにしたので、外部メインメモリ25のアクセス速度に応じて適宜先読みアップロードの度合いを変更することが可能となった。
【0134】
(実施の形態3)
本発明の実施の形態3におけるデータ駆動型情報処理装置は、図1〜図4に示す実施の形態1におけるデータ駆動型情報処理装置1と比較して、外部メモリ制御部の構成および機能が異なる点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰返さない。なお、本実施の形態における外部メモリ制御部の参照符号を41として説明する。
【0135】
図10は、本発明の実施の形態3における外部メモリ制御部41の概略構成を示すブロック図である。この外部メモリ制御部41は、キャッシュメモリ部42と、外部メモリポートTMを介してSDRAM116または117に接続される外部メモリインタフェース43とを含む。
【0136】
外部メモリインタフェース43にはメモリクロックMCLKが入力される。このメモリクロックMCLKは、外部メインメモリ25の動作ベースクロックであり、外部メインメモリ25はメモリクロックMCLKに同期して高速にアクセスを行なう。
【0137】
外部メモリインタフェース43は、メモリクロックMCLKに同期して動作する。一方、キャッシュメモリ部42は、データ駆動型情報処理装置のパケット動作の基本となる自己同期型転送制御回路に従う同期動作、すなわち図10に示すようにメモリクロックMCLKと異なるクロックに同期してラッチに保持されるパケットが転送されることによって動作が行なわれる。したがって、キャッシュメモリ部42における動作と外部メモリインタフェース部43における外部メインメモリへのアクセス動作との間に直接的な動作依存性が存在せず、キャッシュメモリ部42と外部メモリインタフェース43とが互いに独立して並列動作する。なお、外部メモリ制御部41のその他の動作については、実施の形態1における外部メモリ制御部21と同じであるので、詳細な説明は繰返さない。
【0138】
以上説明したように、本実施の形態におけるデータ駆動型情報処理装置によれば、外部メモリインタフェース部43がメモリクロックMCLKに同期して外部メインメモリ25に対するアクセス動作を行ない、キャッシュメモリ部42との動作依存性をなくすようにしたので、キャッシュメモリ部42と外部メモリインタフェース43とが並列して動作でき、外部メモリ制御部41における動作をさらに高速にすることが可能となった。
【0139】
(実施の形態4)
本発明の実施の形態4におけるデータ駆動型情報処理装置は、図1〜図4に示す実施の形態1におけるデータ駆動型情報処理装置1と比較して、外部メモリ制御部の構成および機能が異なる点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰返さない。なお、本実施の形態における外部メモリ制御部の参照符号を51として説明する。
【0140】
図11は、本発明の実施の形態4における外部メモリ制御部51の概略構成を示すブロック図である。この外部メモリ制御部51は、キャッシュメモリ部52と、外部メモリポートTMを介してSDRAM116または117に接続される外部メモリインタフェース53と、合流部54と、分岐部55とを含む。
【0141】
外部メモリインタフェース53にはメモリクロックMCLKが入力される。このメモリクロックMCLKは、外部メインメモリ25の動作ベースクロックであり、外部メインメモリ25はメモリクロックMCLKに同期して高速にアクセスを行なう。
【0142】
図12は、本発明の実施の形態4における外部メモリ制御部51で使用されるパケットを説明するための図である。図12(a)は、発火制御部122から外部メモリ制御部51に入力されるパケットPA_FC、および外部メモリ制御部51から演算処理部127へ出力されるパケットPA_FCの構成を示す図である。このパケットPA_FCは、図24(c)に示す従来のパケットPA_FCの構成と同じである。したがって、詳細な説明は繰返さない。
【0143】
図12(b)は、外部メモリ制御部51内をフローするパケットPA_EXの構成を示す図である。このパケットPA_EXは、命令コードOPが格納されるフィールド141と、コア番号CIが格納されるフィールド142と、ファンクションコードFUNCが格納されるフィールド341と、アドレスADRが格納されるフィールド342と、データEXDが格納されるフィールド343と、ブロック番号BLKが格納されるフィールド344と、ブロック内アドレスAIBが格納されるフィールド345とを含む。
【0144】
図12(a)に示すノード番号NDが格納されるフィールド143と、カラーCLが格納されるフィールド144とが、図12(b)に示すファンクションコードFUNCが格納されるフィールド341と、アドレスADRが格納されるフィールド342とに置換される。これらの物理的なビット幅は同じである。図12(a)に示す左データLDが格納されるフィールド146と右データRDが格納されるフィールド147とが、図12(b)に示すデータEXDが格納されるフィールド343に置換される。左データLDのビット幅と右データRDのビット幅との合計は、データEXDのビット幅と同じである。
【0145】
図12(c)は、後述する外部メモリ制御部61内をフローするパケットPA_EX2の構成を示す図である。このパケットPA_EX2は、命令コードOPが格納されるフィールド141と、コア番号CIが格納されるフィールド142と、ファンクションコードFUNCが格納されるフィールド341と、アドレスADRが格納されるフィールド342と、データEXDが格納されるフィールド343と、ブロック番号BLKが格納されるフィールド344と、ブロック内アドレスAIBが格納されるフィールド345と、経路分岐フラグBRFが格納されるフィールド346とを含む。このパケットPA_EX2は、図12(b)に示すパケットPA_EXに経路分岐フラグBRFが格納されるフィールド346が追加されたものである。
【0146】
次に、外部メモリ制御部51の先読みアップロード動作について説明する。
図11に示すように、キャッシュメモリ部52、外部メモリインタフェース53、合流部54および分岐部55は、リング状に接続されている。合流部54が発火制御部122からパケットPA_FCを受けると、このパケットPA_FCをそのままキャッシュメモリ部52へ送出する。
【0147】
キャッシュメモリ部52はパケットPA_FCを受けると、パケットPA_FCの命令コードOPが「外部メモリ読出し」を示していれば、パケットPA_FCからパケットPA_EXを生成する。キャッシュメモリ部52は、カラー番号CL、左データLDおよび右データRDを用いて、外部メインメモリ25のアクセス対象となるアドレスを計算する。そして、キャッシュメモリ部52は、計算したアドレスからキャッシュメモリ24のブロック番号BLKとブロック内アドレスAIBとを決定し、ブロック番号BLKが格納されるフィールド344およびブロック内アドレスAIBが格納されるフィールド345に格納する。この決定方法は、実施の形態1において説明したものと同じである。
【0148】
キャッシュメモリ部52は、ブロック番号BLKとブロック内アドレスAIBとに従ってキャッシュメモリ24からデータを読出し、読出したデータをパケットPA_FCの左データLDが格納されるフィールド146または右データRDが格納されるフィールド147に格納し、分岐部55へ送出する。
【0149】
次に、キャッシュメモリ部52は、ブロック内アドレスAIBの値がキャッシュメモリ24のページの最終ワードのアドレスに相当していれば、パケットPA_EXのファンクションコードFUNCが格納されるフィールド341に、「アップロード要求」を示すコードを格納し、計算した外部メインメモリ25のアドレスに、実施の形態2において説明した先読みアップロードの度合いに応じたアドレスオフセット値を加え、アドレスADRが格納されるフィールド342に格納する。そして、パケットPA_EXを分岐部55へ送出する。
【0150】
分岐部55は、キャッシュメモリ部52からパケットPA_FCを受けた場合には、そのパケットPA_FCを演算処理部127へ送出する。また、分岐部55は、キャッシュメモリ部52からパケットPA_EXを受けると、そのパケットPA_EXを外部メモリインタフェース53へ送出する。
【0151】
外部メモリインタフェース53は、「アップロード要求」を示すパケットPA_EXを受けると、外部メインメモリ25に対するバースト読出しサイクルを生成し、アドレスADRによって示される外部メインメモリ25のアドレス値に従って、該当する1ページ分のデータを外部メインメモリ25から順に読出す。外部メモリインタフェース53は、メモリクロックMCLKに同期してバースト読出しサイクルを生成する。
【0152】
外部メモリインタフェース53は、外部メインメモリ25から読出した1ページ分のデータを転送するのに必要な数のパケットPA_EXをコピーする。そして、外部メモリインタフェース53は、外部メインメモリ25から読出したデータを順次パケットPA_EXのデータEXDが格納されるフィールド343に格納し、ブロック内アドレスAIBが格納されるフィールド345に、外部メインメモリ25からデータを読出した順に0から始まり、順次インクリメントした値を格納し、命令コードOPが格納されるフィールド141に「キャッシュ書込み」を示すコードを格納する。このようにして生成されたパケットPA_EXは、合流部54へ順次送出される。
【0153】
図13は、外部メモリインタフェース53がキャッシュメモリ部52にデータをアップロードするときに生成されるパケットPA_EXを説明するための図である。図13(a)は、「アップロード要求」を示すパケットPA_EXを示している。ファンクションコードFUNCが格納されるフィールド341には、「アップロード要求」を示すコードが格納されている。
【0154】
図13(b)は、外部メモリインタフェース53がバースト読出しサイクル時に生成する複数のパケットPA_EXを示している。命令コードOPが格納されるフィールド141には、「キャッシュ書込み」を示すコードが格納され、ブロック内アドレスAIBが格納されるフィールド345には0から始まり、順次インクリメントされた値が格納される。
【0155】
合流部54は、外部メモリインタフェース53からパケットPA_EXを受けると、パケットPA_EXをそのままキャッシュメモリ部52へ送出する。キャッシュメモリ部52は、パケットPA_EXを受けると、パケットPA_EXのブロック番号BLKおよびブロック内アドレスAIBによって示されるキャッシュメモリ24のアドレスにデータEXDを書込み、このパケットPA_EXを消去する。
【0156】
外部メモリインタフェース53において生成された全てのパケットPA_EXに対応して、キャッシュメモリ24へのデータ書込み動作が行なわれ、キャッシュメモリ部52において全てのパケットPA_EXが消去された時点で1ページ分のデータの先読みアップロードが完了する。
【0157】
次に、外部メモリ制御部51のストアバック動作について説明する。
キャッシュメモリ部52がパケットPA_FCを受け、パケットPA_FCの命令コードOPが「外部メモリ書込み」を示していれば、パケットPA_FCからパケットPA_EXを生成する。キャッシュメモリ部52は、カラー番号CL、左データLDおよび右データRDを用いて、外部メインメモリ25のアクセス対象となるアドレスを計算し、アドレスADRが格納されるフィールド342に計算したアドレスを格納する。そして、キャッシュメモリ部52は、計算したアドレスからキャッシュメモリ24のブロック番号BLKとブロック内アドレスAIBとを決定し、ブロック番号BLKが格納されるフィールド344およびブロック内アドレスAIBが格納されるフィールド345に格納する。この決定方法は、実施の形態1において説明したものと同じである。
【0158】
キャッシュメモリ部52は、ブロック番号BLKとブロック内アドレスAIBとに従って、キャッシュメモリ24にパケットPA_FCの左データLDの値を書込み、パケットPA_FCを分岐部55へ送出する。
【0159】
次に、キャッシュメモリ部52は、ブロック内アドレスAIBの値がキャッシュメモリ24のページの最終ワードのアドレスに相当していれば、パケットPA_EXのファンクションコードFUNCが格納されるフィールド341に、「ストアバック要求」を示すコードを格納し、パケットPA_EXを分岐部55へ送出する。
【0160】
分岐部55は、キャッシュメモリ部52からパケットPA_FCを受けた場合には、そのパケットPA_FCを演算処理部127へ送出する。また、分岐部55は、キャッシュメモリ部52からパケットPA_EXを受けると、そのパケットPA_EXを外部メモリインタフェース53へ送出する。
【0161】
外部メモリインタフェース53は、「ストアバック要求」を示すパケットPA_EXを受けると、1ページ分のデータを転送するのに必要な数のパケットPA_EXをコピーする。そして、外部メモリインタフェース53は、ブロック内アドレスAIBが格納されるフィールド345に0から始まり、順次インクリメントした値を格納し、命令コードOPが格納されるフィールド141に「キャッシュ読出し」を示すコードを格納する。このようにして生成されたパケットPA_EXは、合流部54へ順次送出される。
【0162】
合流部54は、外部メモリインタフェース53からパケットPA_EXを受けると、パケットPA_EXをそのままキャッシュメモリ部52へ送出する。キャッシュメモリ部52は、パケットPA_EXを受けると、パケットPA_EXのブロック番号BLKおよびブロック内アドレスAIBによって示されるキャッシュメモリ24のアドレスからデータを読出し、読出したデータをデータEXDが格納されるフィールド343に格納する。
【0163】
そして、キャッシュメモリ部52は、パケットPA_EXのファンクションコードFUNCが格納されるフィールド341に「キャッシュ読出し結果」を示すコードを格納し、分岐部55へパケットPA_EXを送出する。分岐部55は、キャッシュメモリ部52からパケットPA_EXを受けると、そのままパケットPA_EXを外部メモリインタフェース53へ送出する。
【0164】
外部メモリインタフェース53は、分岐部55から「キャッシュ読出し結果」を示すパケットPA_EXを受けると、外部メインメモリ25に対するバースト書込みサイクルを生成し、アドレスADRによって示される外部メインメモリ25のアドレスに従って、アドレス値を1ずつインクリメントしながら到着するパケットPA_EXのデータEXDを順次外部メインメモリ25に書込む。このバースト書込みサイクルは、外部メモリインタフェース53に入力されるメモリクロックMCLKに同期して行なわれる。
【0165】
外部メインメモリ25に対するデータ書込み動作が完了すると、外部メモリインタフェース53はパケットPA_EXを消去する。外部メモリインタフェース53において生成された全てのパケットPA_EXに対応して、外部メインメモリ25へのデータ書込み動作が行なわれ、外部メモリインタフェース53において全てのパケットPA_EXが消去された時点で1ページ分のデータのストアバックが完了する。
【0166】
図14は、外部メモリインタフェース53が外部メインメモリ25にデータをストアバックするときに生成されるパケットPA_EXを説明するための図である。図14(a)は、「ストアバック要求」を示すパケットPA_EXを示している。ファンクションコードFUNCが格納されるフィールド341には、「ストアバック要求」を示すコードが格納されている。
【0167】
図14(b)は、外部メモリインタフェース53がキャッシュメモリ部52に対してキャッシュ読出しを指示する複数のパケットPA_EXを示している。命令コードOPが格納されるフィールド141には、「キャッシュ読出し」を示すコードが格納され、ブロック内アドレスAIBが格納されるフィールド345には0から始まり、順次インクリメントされた値が格納される。
【0168】
図14(c)は、キャッシュメモリ部52によってキャッシュメモリ24から読出されたデータが格納された複数のパケットPA_EXを示している。ファンクションコードFUNCが格納されるフィールド341には、「キャッシュ読出し結果」を示すコードが格納され、データEXDが格納されるフィールド343には、キャッシュメモリ24から読出されたデータが格納される。
【0169】
以上説明したように、本実施の形態におけるデータ駆動型情報処理装置によれば、ブロック内アドレスAIBの値がキャッシュメモリ24のページの最終ワードのアドレスに相当していれば、キャッシュメモリ部52が「アップロード要求」を示すコードを含んだパケットPA_EXを生成して送出し、外部メモリインタフェース53が「アップロード要求」に応じて外部メインメモリ25に対するバースト読出しサイクルを生成するようにした。そして、外部メモリインタフェース53がバースト読出しサイクルによって外部メインメモリ25から読出したデータを順次パケットPA_EXに格納して送出し、キャッシュメモリ部52がPA_EXに格納されたデータを順次キャッシュメモリ24に書込むようにしたので、非同期なパケット転送を行なう自己同期型転送制御回路の構成を維持しつつ、実施の形態1において説明した先読みアップロード動作による効果を奏することが可能となった。
【0170】
また、ブロック内アドレスAIBの値がキャッシュメモリ24のページの最終ワードのアドレスに相当していれば、キャッシュメモリ部52が「ストアバック要求」を示すコードを含んだパケットPA_EXを生成して送出し、外部メモリインタフェース53が「ストアバック要求」に応じて、1ページ分のデータを転送するのに必要な「キャッシュ読出し」を示すコードを含んだパケットPA_EXを生成して送出するようにした。そして、キャッシュメモリ部52が「キャッシュ読出し」に応じてキャッシュメモリ24からデータを読出して順次パケットPA_EXに格納して送出し、外部メモリインタフェース53が外部メインメモリ25に対するバースト書込みサイクルを生成して、パケットPA_EXに格納されたデータを順次外部メモリに書込むようにしたので、非同期なパケット転送を行なう自己同期型転送制御回路の構成を維持しつつ、実施の形態1において説明したストアバック動作による効果を奏することが可能となった。
【0171】
(実施の形態5)
本発明の実施の形態5におけるデータ駆動型情報処理装置は、実施の形態4におけるデータ駆動型情報処理装置と比較して、図11に示す外部メモリ制御部51のキャッシュメモリ部52および外部メモリインタフェース53におけるストアバックの動作が異なる点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰返さない。なお、本実施の形態における外部メモリ制御部、キャッシュメモリ部および外部メモリインタフェースの参照符号をそれぞれ、51a、52aおよび53aとして説明する。
【0172】
図15は、キャッシュメモリ部52aによって生成される「外部メモリ書込み」を示すパケットPA_EXを示している。命令コードOPが格納されるフィールド141には、「外部メモリデータ書込み」を示すコードが格納されている。なお、命令コードOPが格納されるフィールド141以外のフィールド142および341〜345については、図14(c)に示すパケットPA_EXと同様であるので、詳細な説明は繰返さない。
【0173】
キャッシュメモリ部52aがパケットPA_FCを受け、パケットPA_FCの命令コードOPが「外部メモリ書込み」を示していれば、パケットPA_FCから図12(b)に示すパケットPA_EXを生成する。キャッシュメモリ部52aは、カラー番号CL、左データLDおよび右データRDを用いて、外部メインメモリ25のアクセス対象となるアドレスを計算し、アドレスADRが格納されるフィールド342に計算したアドレスを格納する。
【0174】
そして、キャッシュメモリ部52aは、計算したアドレスからキャッシュメモリ24のブロック番号BLKとブロック内アドレスAIBとを決定し、ブロック番号BLKが格納されるフィールド344およびブロック内アドレスAIBが格納されるフィールド345に格納する。この決定方法は、実施の形態1において説明したものと同じである。
【0175】
キャッシュメモリ部52aは、ブロック番号BLKとブロック内アドレスAIBとに従って、キャッシュメモリ24に左データLDの値を書込み、パケットPA_FCを分岐部55へ送出する。
【0176】
次に、キャッシュメモリ部52aは、ブロック内アドレスAIBの値がキャッシュメモリ24のページの最終ワードのアドレスに相当していれば、パケットPA_EXのファンクションコードFUNCが格納されるフィールド341に、「キャッシュ読出し結果」を示すコードを格納し、1ページ分のデータを転送するのに必要な数のパケットPA_EXをコピーする。そして、キャッシュメモリ部52aは、キャッシュメモリ24から読出した1ページ分のデータを順次データEXDが格納されるフィールド343に格納して、分岐部55へ送出する。
【0177】
分岐部55は、キャッシュメモリ部52aからパケットPA_FCを受けた場合には、そのパケットPA_FCを演算処理部127へ送出する。また、分岐部55は、キャッシュメモリ部52aからパケットPA_EXを受けると、そのパケットPA_EXを外部メモリインタフェース53aへ送出する。
【0178】
外部メモリインタフェース53aは、「キャッシュ読出し結果」を示すパケットPA_EXを受けると、外部メインメモリ25に対するバースト書込みサイクルを生成し、アドレスADRによって示される外部メインメモリ25のアドレスに従って、アドレス値を1ずつインクリメントしながら到着するパケットPA_EXのデータEXDを順次外部メインメモリ25に書込む。このバースト書込みサイクルは、外部メモリインタフェース53aに入力されるメモリクロックMCLKに同期して行なわれる。
【0179】
外部メインメモリ25に対するデータ書込み動作が完了すると、外部メモリインタフェース53aはパケットPA_EXを消去する。キャッシュメモリ部52aにおいて生成された全てのパケットPA_EXに対応して、外部メインメモリ25へのデータ書込み動作が行なわれ、外部メモリインタフェース53aにおいて全てのパケットPA_EXが消去された時点で1ページ分のデータのストアバックが完了する。
【0180】
以上説明したように、本実施の形態におけるデータ駆動型情報処理装置によれば、ブロック内アドレスAIBの値がキャッシュメモリ24のページの最終ワードのアドレスに相当していれば、キャッシュメモリ部52aがキャッシュメモリ24から1ページ分のデータを読出して順次パケットPA_EXに格納して送出し、外部メモリインタフェース53aが外部メインメモリ25に対するバースト書込みサイクルを生成して、パケットPA_EXに格納されたデータを順次外部メインメモリ25に書込むようにしたので、非同期なパケット転送を行なう自己同期型転送制御回路の構成を維持しつつ、実施の形態1において説明したストアバック動作による効果を奏することが可能となった。
【0181】
(実施の形態6)
本発明の実施の形態6におけるデータ駆動型情報処理装置は、実施の形態4におけるデータ駆動型情報処理装置と比較して、図11に示す外部メモリ制御部51のキャッシュメモリ部52および外部メモリインタフェース53の機能が異なる点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰返さない。なお、本実施の形態における外部メモリ制御部、キャッシュメモリ部および外部メモリインタフェースの参照符号をそれぞれ、51b、52bおよび53bとして説明する。
【0182】
図16は、キャッシュメモリ部52bによって生成される「外部メモリアクセス動作」を示すパケットPA_EXを示しており、ファンクションコードFUNCが格納されるフィールド341には、外部メモリインタフェース53bが外部メインメモリ25に対して行なう動作内容が格納され、データEXDが格納されるフィールド343には、外部メモリ25に与えられる外部メモリモードパラメータが格納される。なお、それ以外のフィールド141,142,342,344および345については、図12(b)に示すパケットPA_EXと同様であるので、詳細な説明は繰返さない。
【0183】
外部メモリアクセス動作とは、外部メモリインタフェース53bが外部メモリポートTMを介して外部メインメモリ25のプリチャージや動作モードの設定等を行なうことをいう。
【0184】
キャッシュメモリ部52bがパケットPA_FCを受け、パケットPA_FCの命令コードOPが「外部メモリアクセス」を示していれば、パケットPA_FCから図16に示すパケットPA_EXを生成する。キャッシュメモリ部52bは、外部メモリインタフェース53bが外部メインメモリ25に対して行なう動作内容を示すコードを、ファンクションコードFUNCが格納されるフィールド341に格納する。そして、キャッシュメモリ部52bは、外部メモリ25に与える外部メモリモードパラメータをデータEXDが格納されるフィールド343に格納する。そして、キャッシュメモリ部52bは、パケットPA_EXを分岐部55へ送出する。
【0185】
分岐部55は、キャッシュメモリ部52bからパケットPA_EXを受けると、そのパケットPA_EXを外部メモリインタフェース53bへ送出する。
【0186】
外部メモリインタフェース53bは、「外部メモリアクセス動作」を示すパケットPA_EXを受けると、ファンクションコードFUNCおよびデータEXDを参照して、外部メインメモリ25に対する外部メモリアクセス動作を行なう。外部メモリインタフェース53bには、外部メモリポートTMを介して外部メインメモリ25の制御信号入力線とデータ入力線とが接続されているので、外部メモリインタフェース53bはこれらの信号線を用いて、外部メインメモリ25にデータEXDの値をモード設定パラメータとして書込む。外部メモリインタフェース53bは、外部メインメモリ25に対するモード設定パラメータの書込み動作が完了すると、パケットPA_EXを消去する。
【0187】
以上説明したように、本実施の形態におけるデータ駆動型情報処理装置によれば、キャッシュメモリ部52bが「外部メモリアクセス」を示すパケットPA_FCを受けると、外部メモリインタフェース53bが外部メインメモリ25に対して行なう動作内容と、外部メモリモードパラメータとを含んだパケットPA_EXを生成して送出し、外部メモリインタフェース53bが「外部メモリアクセス動作」に応じて、外部メインメモリ25にモード設定パラメータを書込むようにしたので、非同期なパケット転送を行なう自己同期型転送制御回路の構成を維持しつつ、外部メインメモリ25にアクセスモードの設定等を行なうことが可能となった。
【0188】
(実施の形態7)
本発明の実施の形態7におけるデータ駆動型情報処理装置は、実施の形態4におけるデータ駆動型情報処理装置と比較して、図11に示す外部メモリ制御部51のキャッシュメモリ部52における先読みアップロードの動作が異なる点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰返さない。なお、本実施の形態における外部メモリ制御部およびキャッシュメモリ部の参照符号をそれぞれ、51cおよび52cとして説明する。また、本実施の形態において使用されるパケットPA_EXは、図13に示すパケットPA_EXと同様であるので、詳細な説明は繰返さない。
【0189】
キャッシュメモリ部52cがパケットPA_FCを受け、パケットPA_FCの命令コードOPが「強制アップロード付き外部メモリ読出し」を示していれば、パケットPA_FCから図12(b)に示すパケットPA_EXを生成する。キャッシュメモリ部52cは、カラー番号CL、左データLDおよび右データRDを用いて、外部メインメモリ25のアクセス対象となるアドレスを計算し、アドレスADRが格納されるフィールド342に計算したアドレスを格納する。
【0190】
そして、キャッシュメモリ部52cは、計算したアドレスからキャッシュメモリ24のブロック番号BLKとブロック内アドレスAIBとを決定し、ブロック番号BLKが格納されるフィールド344およびブロック内アドレスAIBが格納されるフィールド345に格納する。この決定方法は、実施の形態1において説明したものと同じである。
【0191】
キャッシュメモリ部52cは、ブロック番号BLKとブロック内アドレスAIBとに従って、キャッシュメモリ24からデータを読出し、読出したデータをパケットPA_FCの左データLDが格納されるフィールド146または右データRDが格納されるフィールド147に格納し、パケットPA_FCを分岐部55へ送出する。
【0192】
次に、キャッシュメモリ部52cは、ブロック内アドレスAIBの値がキャッシュメモリ24のページの最終ワードのアドレスに相当するか否かにかかわらず、無条件にパケットPA_EXのファンクションコードFUNCが格納されるフィールド341に、「アップロード要求」を示すコードを格納し、パケットPA_EXを分岐部55へ送出する。
【0193】
以降の動作は、実施の形態4において説明した先読みアップロード動作と同じであるので、詳細な説明は繰返さない。
【0194】
以上説明したように、本実施の形態におけるデータ駆動型情報処理装置によれば、ブロック内アドレスAIBの値がキャッシュメモリ24のページの最終ワードのアドレスに相当するか否かにかかわらず、キャッシュメモリ部52cが「アップロード要求」を示すコードを含んだパケットPA_EXを生成して外部メモリインタフェース53cへ送出するようにしたので、実施の形態4において説明した効果に加えて、任意のタイミングで先読みアップロード動作を行なうことが可能となった。
【0195】
(実施の形態8)
本発明の実施の形態8におけるデータ駆動型情報処理装置は、実施の形態4におけるデータ駆動型情報処理装置と比較して、図11に示す外部メモリ制御部51のキャッシュメモリ部52におけるストアバックの動作が異なる点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰返さない。なお、本実施の形態における外部メモリ制御部およびキャッシュメモリ部の参照符号をそれぞれ、51dおよび52dとして説明する。また、本実施の形態において使用されるパケットPA_EXは、図13に示すパケットPA_EXと同様であるので、詳細な説明は繰返さない。
【0196】
キャッシュメモリ部52dがパケットPA_FCを受け、パケットPA_FCの命令コードOPが「強制アップロード付き外部メモリ書込み」を示していれば、パケットPA_FCから図12(b)に示すパケットPA_EXを生成する。キャッシュメモリ部52dは、カラー番号CL、左データLDおよび右データRDを用いて、外部メインメモリ25のアクセス対象となるアドレスを計算し、アドレスADRが格納されるフィールド342に計算したアドレスを格納する。
【0197】
そして、キャッシュメモリ部52dは、計算したアドレスからキャッシュメモリ24のブロック番号BLKとブロック内アドレスAIBとを決定し、ブロック番号BLKが格納されるフィールド344およびブロック内アドレスAIBが格納されるフィールド345に格納する。この決定方法は、実施の形態1において説明したものと同じである。
【0198】
キャッシュメモリ部52dは、ブロック番号BLKとブロック内アドレスAIBとに従って、キャッシュメモリ24にパケットPA_FCの左データLDの値を書込み、パケットPA_FCを分岐部55へ送出する。
【0199】
次に、キャッシュメモリ部52dは、ブロック内アドレスAIBの値がキャッシュメモリ24のページの最終ワードのアドレスに相当するか否かにかかわらず、無条件にパケットPA_EXのファンクションコードFUNCが格納されるフィールド341に、「ストアバック要求」を示すコードを格納し、パケットPA_EXを分岐部55へ送出する。
【0200】
以降の動作は、実施の形態4において説明したストアバック動作と同じであるので、詳細な説明は繰返さない。
【0201】
以上説明したように、本実施の形態におけるデータ駆動型情報処理装置によれば、ブロック内アドレスAIBの値がキャッシュメモリ24のページの最終ワードのアドレスに相当するか否かにかかわらず、キャッシュメモリ部52dが「ストアバック要求」を示すコードを含んだパケットPA_EXを生成して外部メモリインタフェース53へ送出するようにしたので、実施の形態4において説明した効果に加えて、任意のタイミングでストアバック動作を行なうことが可能となった。
【0202】
(実施の形態9)
本発明の実施の形態9におけるデータ駆動型情報処理装置は、図1〜図4に示す実施の形態1におけるデータ駆動型情報処理装置1と比較して、外部メモリ制御部の構成および機能が異なる点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰返さない。なお、本実施の形態における外部メモリ制御部の参照符号を61として説明する。
【0203】
図17は、本発明の実施の形態9における外部メモリ制御部61の概略構成を示すブロック図である。図17に示すように、外部メモリ制御部61aおよび61bの2つがそれぞれ独立して動作するが、それぞれは同じ構成および機能を有するので、2つの外部メモリ制御部を総称して参照符号61を用いる。
【0204】
外部メモリ制御部61は、キャッシュメモリ部62と、外部メモリポートTMを介してSDRAM116または117に接続される外部メモリインタフェース63と、合流部64と、分岐部65とを含む。外部メモリ制御部61内の外部メモリインタフェース63から出力されるパケットPA_EX2は上りルータ66に入力され、上りルータ66から出力されるパケットPA_EX2は外部メモリ制御部61の合流部64に入力される。また、外部メモリ制御部61内の分岐部65から出力されるパケットPA_EX2は下りルータ67に入力され、下りルータ67から出力されるパケットPA_EX2は外部メモリ制御部61の外部メモリインタフェース63に入力される。
【0205】
外部メモリインタフェース63にはメモリクロックMCLKが入力される。このメモリクロックMCLKは、外部メインメモリ25の動作ベースクロックであり、外部メインメモリ25はメモリクロックMCLKに同期して高速にアクセスを行なう。
【0206】
合流部64、キャッシュメモリ部62、分岐部65、下りルータ67、外部メモリインタフェース63および上りルータ66がリング状に接続されており、図12(c)を用いて説明したパケットPA_EX2がこのリング状の経路をフローするものとする。パケットPA_EX2に含まれる経路分岐フラグBRFはキャッシュメモリ部62において付与され、下りルータ67においてパケット分岐条件として参照される。
【0207】
上りルータ66および下りルータ67は、外部メモリ制御部61を複数個使用してデータ駆動型情報処理装置を構築する場合に、全てのキャッシュメモリ部62と全ての外部メインメモリ25(SDRAM116,117)とが任意の組合わせでアップロードまたはストアバックできるようにするために設けられたものである。
【0208】
上りルータ66は、全ての外部メモリインタフェース63からパケットPA_EX2を受けることができ、受けたパケットPA_EX2のコア番号CIの値に応じて、全てのキャッシュメモリ部62の中からパケットPA_EX2の転送先を選択する。下りルータ67は、全ての分岐部65からパケットPA_EX2を受けることができ、受けたパケットPA_EX2の経路分岐フラグBRFの値に応じて、全ての外部メモリインタフェース63の中からパケットPA_EX2の転送先を選択する。
【0209】
キャッシュメモリ部62がパケットPA_EX2の経路分岐フラグBRFを付与するが、その付与方法は特に限定されるものではない。すなわち、キャッシュメモリ部62から分岐部65および下りルータ67を通過して、2つの外部メモリインタフェース63のいずれにパケットPA_EX2が転送されてとしても、上りルータ66はパケットPA_EX2のコア番号CIを参照して出力経路選択を行なうので、必ず転送元のキャッシュメモリ部62へ戻ることになるからである。
【0210】
なお、外部メモリインタフェース63、合流部64および分岐部65の動作は、図11に用いて説明した実施の形態4における外部メモリインタフェース53、合流部54および分岐部55の動作と同様であるので、詳細な説明は繰返さない。
【0211】
以上説明したように、本実施の形態におけるデータ駆動型情報処理装置によれば、複数の外部メモリ制御部61を上りルータ66および下りルータ67によって接続するようにしたので、全てのキャッシュメモリ部62が任意の外部メインメモリ25に対してアクセスできるようなり、キャッシュメモリ部62が外部メモリインタフェース63に接続されていない外部メインメモリ25に対してもアップロードまたはストアバックを行なうことが可能となった。
【0212】
また、1つの外部メインメモリ25を外部メモリインタフェース63のいずれかに接続し、全ての処理コアから1つの外部メインメモリ25へアクセスするというように、集中メモリ的にデータ駆動型情報処理システムを構築することが可能となった。
【0213】
(実施の形態10)
図18は、本発明の実施の形態10におけるデータ駆動型情報処理装置1aの概略構成を示すブロック図である。このデータ駆動型情報処理装置1aは、外部メインメモリ25(SDRAM116,117)に対するアクセスを実行する複数の処理コア10aおよび11aと、外部メモリポートTMを介して外部メインメモリ25に接続される複数の外部メモリインタフェース53aおよび53bと、メインルータ72と、上りルータ73と、下りルータ74と、外部メインメモリ25に対するアクセスを実行しない処理コア112および113と、入出力制御部115とを含む。
【0214】
外部メモリインタフェース53aおよび53bにはメモリクロックMCLKが入力される。このメモリクロックMCLKは、外部メインメモリ25の動作ベースクロックであり、外部メインメモリ25はメモリクロックMCLKに同期して高速にアクセスを行なう。なお、外部メモリインタフェース53aおよび53bは、図11に示す実施の形態4における外部メモリインタフェース53と同様の動作を行なう。
【0215】
処理コア10aまたは10b、下りルータ74、外部メモリインタフェース53aまたは53bおよび上りルータ73がリング状に接続されており、図12(c)を用いて説明したパケットPA_EX2がこのリング状の経路をフローするものとする。パケットPA_EX2に含まれる経路分岐フラグBRFは処理コア10aまたは10bにおいて付与され、下りルータ74においてパケット分岐条件として参照される。
【0216】
図19は、本発明の実施の形態10における処理コア10aおよび11aの概略構成を示すブロック図である。本実施の形態における処理コア10aおよび11aは、図3に示す実施の形態1における処理コア10および11と比較して、外部メモリポートTMに接続される外部メモリ制御部21がキャッシュメモリ部62に置換されている点、分岐部123とキャッシュメモリ部62との間に合流部64が設けられている点、およびキャッシュメモリ部62と合流部126との間に分岐部65が設けられている点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰返さない。なお、キャッシュメモリ部62、合流部64および分岐部65は、図17に示す実施の形態9におけるキャッシュメモリ部62、合流部64および分岐部65と同様の動作を行なう。
【0217】
メインルータ72は、入出力制御部115からパケットPA_RTを受けると、パケットPA_RTのコア番号CIを参照して、パケットPA_RTの転送先を決定する。パケットPA_RTの転送先が外部メモリインタフェース53aまたは53bであれば、メインルータ72はパケットPA_RTからパケットPA_EX2を生成して下りルータ74へ送出する。
【0218】
すなわち、メインルータ72はファンクションコードFUNCをノード番号NDが格納されるフィールド143に格納し、カラーCLとデータDとから計算したアドレスADRをカラーCLが格納されるフィールド144に格納し、データEXDをデータDが格納されるフィールド145に格納し、ブロック番号BLKが格納されるフィールド344およびブロック内アドレスAIBが格納されるフィールド345にはそれぞれダミーの値を格納し、経路分岐フラグBRFが格納されるフィールド346に所定の決定方法で求められた値を格納する。なお、パケットPA_RTの命令コードOPおよびコア番号CIは、そのままパケットPA_EX2に用いられる。
【0219】
下りルータ74がパケットPA_EX2を受けると、パケットPA_EX2の経路分岐フラグBRFを参照して、外部メモリ53aおよび53bのいずれかを選択してパケットPA_EX2を転送する。なお、下りルータ74が処理コア10aまたは11aからパケットPA_EX2を受けた場合の動作は、図17に示す実施の形態9における下りルータ67の動作と同様であるので、詳細な説明は繰返さない。
【0220】
上りルータ73は、パケットPA_EX2を受けると、パケットPA_EX2のコア番号CIを参照して、処理コア10a、処理コア11aおよびメインルータ72のいずれかを選択してパケットPA_EX2を転送する。なお、上りルータ73が処理コア10aまたは11aへパケットPA_EX2を転送する場合の動作は、図17に示す実施の形態9における上りルータ67の動作と同様であるので、詳細な説明は繰返さない。
【0221】
以上説明したように、本実施の形態におけるデータ駆動型情報処理装置によれば、複数の外部メモリインタフェース部53aおよび53bを上りルータ73および下りルータ74によって接続するようにしたので、全てのキャッシュメモリ部62が任意の外部メインメモリ25に対してアクセスできるようなり、キャッシュメモリ部62が外部メモリインタフェース63に接続されていない外部メインメモリ25に対してもアップロードまたはストアバックを行なうことが可能となった。
【0222】
また、1つの外部メインメモリ25を外部メモリインタフェース63のいずれかに接続し、全ての処理コアから1つの外部メインメモリ25へアクセスするというように、集中メモリ的にデータ駆動型情報処理システムを構築することが可能となった。
【0223】
(実施の形態11)
図20は、本発明の実施の形態11における外部メモリ制御部81の概略構成を示すブロック図である。この外部メモリ制御部81は、キャッシュメモリ部82と、外部メモリポートTMを介してSDRAM116または117に接続される外部メモリインタフェース53と、合流部54と、分岐部55とを含む。本実施の形態における外部メモリ制御部81は、図11に示す実施の形態4における外部メモリ制御部51と比較して、キャッシュメモリ部82の構成および機能のみが異なる。したがって、重複する構成および機能の詳細な説明は繰返さない。
【0224】
キャッシュメモリ部82は、キャッシュメモリ86と、キャッシュメモリアクセス制御部87とを含む。キャッシュメモリ86は、図11に示す実施の形態4におけるキャッシュメモリ部52と同様の領域ブロック分割と、ページ分割とが行なわれている。また、キャッシュメモリアクセス制御部87は、図11に示す実施の形態4におけるキャッシュメモリ部52と同様のキャッシュアクセス処理を行なう。
【0225】
キャッシュメモリ86とキャッシュメモリアクセス制御部87とが、データ読出し線とデータ書込み線とによって接続されており、キャッシュメモリアクセス制御部87はパケットPA_EXに含まれる命令コードOPに応じて、データ読出し線またはデータ書込み線を用いてキャッシュメモリ86へのアクセスを行なう。なお、命令コードOPによって示される命令は、上述した「外部メモ読出し」、「外部メモリ書込み」、「外部メモリアクセス」、「強制アップロード付き外部メモリ読出し」、「強制ストアバック付き外部メモリ書込み」、その他の演算実行に関する命令である。
【0226】
以上説明したように、本実施の形態におけるデータ駆動型情報処理装置によれば、キャッシュメモリアクセス制御部87が命令コードOPに応じて、1組のデータ読出し線およびデータ書込み線を用いてキャッシュメモリ86にアクセスするようにした。したがって、1組のデータ読出し線およびデータ書込み線のみを有するキャッシュメモリであっても、演算実行に関するキャッシュメモリアクセスと、データ交換に関するキャッシュメモリアクセスとを行なうことが可能となった。
【0227】
(実施の形態12)
図21は、本発明の実施の形態12における外部メモリ制御部91の概略構成を示すブロック図である。この外部メモリ制御部91は、キャッシュメモリ部92と、外部メモリポートTMを介してSDRAM116または117に接続される外部メモリインタフェース53と、分岐部94と、合流部95とを含む。本実施の形態における外部メモリインタフェース53は、図11に示す実施の形態4における外部メモリインタフェース53と同様である。
【0228】
キャッシュメモリ部92は、キャッシュメモリアクセス制御部96および98と、キャッシュメモリ97とを含む。キャッシュメモリ97は、図11に示す実施の形態4におけるキャッシュメモリ部52と同様の領域ブロック分割と、ページ分割とが行なわれている。
【0229】
キャッシュメモリ97とキャッシュメモリアクセス制御部96とが、データ読出し線とデータ書込み線とによって接続されている。同様に、キャッシュメモリ97とキャッシュメモリアクセス制御部98とが、データ読出し線とデータ書込み線とによって接続されている。キャッシュメモリアクセス制御部96および98は、パケットPA_EXに含まれる命令コードOPに応じて、データ読出し線またはデータ書込み線を用いてキャッシュメモリ97へのアクセスを行なう。すなわち、キャッシュメモリ97は、データ読出し線とデータ書込み線とを2組ずつ有し、キャッシュメモリアクセス制御部96および98のいずれからでもアクセスが可能である。
【0230】
分岐部94が発火制御部122からパケットPA_FCを受けると、パケットPA_FCをそのままキャッシュメモリアクセス部96へ送出するとともに、パケットPA_FCからパケットPA_EXを生成して合流部95へ送出する。このパケットPA_EXの生成方法は、上述した生成方法と同様である。
【0231】
キャッシュメモリアクセス制御部96は、データ駆動型情報処理装置1の演算実行に関するキャッシュメモリアクセスを行なう。また、キャッシュメモリアクセス制御部98は、キャッシュメモリ97と外部メインメモリ25との間のデータ交換に関するキャッシュメモリアクセスを行なう。
【0232】
キャッシュメモリアクセス制御部96は、パケットPA_FCの命令コードOPが外部メモリ読出しまたは外部メモリ書込みであれば、カラー番号CL、左データLDおよび右データRDを用いて、外部メインメモリ25のアクセス対象となるアドレスを計算する。キャッシュメモリアクセス制御部96は、計算したアドレスからキャッシュメモリ24のブロック番号BLKとブロック内アドレスAIBとを決定し、ブロック番号BLKが格納されるフィールド344およびブロック内アドレスAIBが格納されるフィールド345に格納する。
【0233】
そして、キャッシュメモリアクセス制御部96は、ブロック番号BLKとブロック内アドレスAIBとに従って、データ読出し線またはデータ書込み線を用いてキャッシュメモリ97に対するデータ読出しまたはデータ書込みを行ない、データを読出した場合にはパケットPA_FCの左データLDが格納されるフィールド146または右データRDが格納されるフィールド147にデータを格納し、演算処理部127へ送出する。
【0234】
キャッシュメモリアクセス制御部98はパケットPA_EXを受けると、パケットPA_EXが「アップロード要求」であるか、「ストアバック要求」であるかによって、上述した先読みアップロード動作またはストアバック動作を行なう。このとき、キャッシュメモリアクセス制御部98は、データ読出し線またはデータ書込み線を用いてキャッシュメモリ97に対するデータ読出しまたはデータ書込みを行なう。
【0235】
以上説明したように、キャッシュメモリアクセス制御部96がデータ駆動型情報処理装置1の演算実行に関するキャッシュメモリアクセスを行ない、キャッシュメモリアクセス制御部98がキャッシュメモリ97と外部メインメモリ25との間のデータ交換に関するキャッシュメモリアクセスを行なうようにしたので、パケットPA_FC(演算実行に関するキャッシュメモリアクセス)とパケットPA_EX(データ交換に関するキャッシュメモリアクセス)の経路を分離することができ、パケットの転送レートをハードウェアが有する最大の転送レートと等しくすることが可能となった。
【0236】
(実施の形態13)
図22は、本発明の実施の形態13における外部メモリ制御部91’の概略構成を示すブロック図である。この外部メモリ制御部91’は、図21に示す実施の形態12における外部メモリ制御部91と比較して、キャッシュメモリ部92がキャッシュメモリ部92’に置換されている点、およびパラメータレジスタ903が追加されている点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰返さない。
【0237】
キャッシュメモリ部92’は、キャッシュメモリアクセス制御部96および98と、キャッシュメモリ86と、マルチプレクサ901と、デマルチプレクサ902とを含む。キャッシュメモリアクセス制御部96および98は、図21に示す実施の形態11におけるキャッシュメモリアクセス制御部96および98と同様である。キャッシュメモリ86は、1組のデータ読出し線およびデータ書込み線のみを有している。
【0238】
パラメータレジスタ903は、キャッシュメモリアクセス制御部96および98のいずれのデータ読出し線およびデータ書込み線を有効にするかの2ビットの情報が格納されている。マルチプレクサ901およびデマルチプレクサ902は、パラメータレジスタ903に格納される2ビットの情報によって、データ読出し線およびデータ書込み線を切替えて、キャッシュメモリ86とキャッシュメモリアクセス制御部96または98とを接続する。なお、パラメータレジスタ903に格納される2ビットの情報は、キャッシュメモリアクセス制御部96に到着するパケットPA_FCの命令コードOPによる指示によって、動的に更新される。
【0239】
以上説明したように、本実施の形態におけるデータ駆動型情報処理装置によれば、パラメータレジスタ903に格納される2ビットの情報に応じて、マルチプレクサ901およびデマルチプレクサ902がデータ読出し線およびデータ書込み線を切替えるようにしたので、1組のデータ読出し線およびデータ書込み線を有するキャッシュメモリであっても、実施の形態12において説明した効果と同様の効果を奏することが可能となった。
【0240】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0241】
【発明の効果】
本発明のある局面によれば、外部メモリインタフェースが所定のタイミングで外部メモリから規則的にデータを先読みするので、外部メモリに対するアクセス要求に対応したデータが常にキャッシュメモリに保持されることになり、データ駆動型情報処理装置の並列処理能力の低下を防止することが可能となった。
【0242】
また、キャッシュメモリ部が外部メモリに対するデータ読出し要求に応じて、キャッシュメモリの所定の領域からデータを読出したときに、外部メモリインタフェースは、外部メモリからデータを先読みするので、外部メモリに格納されたデータの先読みを適切に行なうことが可能になった。
【0243】
また、キャッシュメモリ部が外部メモリに対するデータ読出し要求に応じて、キャッシュメモリのページの最終ワードを読出したときに、外部メモリインタフェースは、ページよりも所定ページだけ先のデータを外部メモリから先読みするので、外部メモリに格納されたデータの先読みを適切に行なうことが可能になった。
【0244】
また、キャッシュメモリ部が外部メモリに対するデータ読出し要求に応じて、キャッシュメモリの所定領域からデータを読出したときに、外部メモリインタフェースは、レジスタに格納された先読みの度合いに応じて外部メモリからデータを先読みするので、外部メモリのアクセス速度に応じて外部メモリに格納されたデータの先読みの度合いを変更することが可能になった。
【0245】
また、非同期なパケット転送を行なう自己同期型転送制御回路の構成を維持しつつ、データ駆動型情報処理装置の並列処理能力を低下させずにアップロードまたはストアバックを行なうことが可能になった。
【0246】
また、キャッシュメモリ部が強制アップロード付き外部メモリ読出し要求を受けたときに、外部メモリインタフェースは外部メモリからデータを先読みするので、任意のタイミングで外部メモリからデータをアップロードすることが可能になった。
【0247】
また、キャッシュメモリ部が外部メモリに対するデータ書込み要求に応じて、キャッシュメモリの所定の領域にデータを書込んだときに、外部メモリインタフェースは、キャッシュメモリに記憶されるデータを外部メモリにストアバックするので、外部メモリに対するストアバックを適切に行なうことが可能になった。
【0248】
また、キャッシュメモリ部が外部メモリに対するデータ書込み要求に応じて、キャッシュメモリのページの最終ワードにデータを書込んだときに、外部メモリインタフェースは、キャッシュメモリのページに記憶されるデータを外部メモリにストアバックするので、外部メモリに対するストアバックを適切に行なうことが可能になった。
【0249】
また、キャッシュメモリ部が強制ストアバック付き外部メモリ書込み要求を受けたときに、外部メモリインタフェースは外部メモリにデータをストアバックするので、任意のタイミングで外部メモリに対するストアバックを行なうことが可能となった。
【0250】
また、非同期なパケット転送を行なう自己同期型転送制御回路の構成を維持しつつ、外部メモリにアクセスモードの設定等を行なうことが可能となった。
【0251】
また、1組のデータ読出し線およびデータ書込み線のみを有するキャッシュメモリであっても、演算実行に関するキャッシュメモリアクセスと、データ交換に関するキャッシュメモリアクセスとを行なうことが可能となった。
【0252】
また、第1のキャッシュメモリアクセス制御部が外部メモリに対するデータアクセス要求に応じて、2組のデータ読み出し線およびデータ書込み線の一方を用いてキャッシュメモリに対してアクセスし、第2のキャッシュメモリアクセス制御部が所定のタイミングで外部メモリから規則的にデータを先読みし、2組のデータ読出し線およびデータ書込み線の他方を用いて、先読みしたデータをキャッシュメモリに格納するので、演算実行に関するキャッシュメモリアクセスの経路と、データ交換に関するキャッシュメモリアクセスの経路とを分離することができ、パケットの転送レートを向上させることが可能となった。
【0253】
また、1組のデータ読出し線およびデータ書込み線のみを有するキャッシュメモリであっても、演算実行に関するキャッシュメモリアクセスの経路と、データ交換に関するキャッシュメモリアクセスの経路とを分離することができ、パケットの転送レートを向上させることが可能となった。
【0254】
本発明の別の局面によれば、ルータが複数の外部メモリインタフェースによって先読みされたデータを複数のキャッシュメモリ部へ選択的に送出するので、処理コアが任意の外部メモリに対してアクセスを行なうことが可能となった。
【0255】
また、外部メモリインタフェースが外部メモリのベースクロックに同期して外部メモリに対するバーストアクセスを行なうので、キャッシュメモリ部と外部メモリインタフェースとの動作依存性をなくして並列性を向上させることができ、外部メモリ制御装置の動作をさらに高速にすることが可能となった。
【0256】
本発明のさらに別の局面によれば、ルータが複数の処理コアから送出された第2のパケットを複数の外部メモリインタフェースへ選択的に送出するので、処理コアは外部メモリインタフェースを介して任意の外部メモリにアクセスすることが可能となった。
【図面の簡単な説明】
【図1】 本発明の実施の形態1におけるデータ駆動型情報処理システムの概略構成を示すブロック図である。
【図2】 本発明の実施の形態1におけるデータ駆動型情報処理装置1の概略構成を示すブロック図である。
【図3】 本発明の実施の形態1における処理コア10および11の概略構成を示すブロック図である。
【図4】 本発明の実施の形態1における外部メモリ制御部21の概略構成を示すブロック図である。
【図5】 キャッシュメモリ24のブロックと外部メインメモリ25のクラスタとの関係を示す図である。
【図6】 外部メインメモリ25のクラスタの1ページ分のデータが順番にキャッシュメモリ24にアップロードされるところを示す図である。
【図7】 外部メモリ制御部21が実行する先読みアップロードを説明するための図である。
【図8】 外部メモリ制御部21が実行するストアバックを説明するための図である。
【図9】 本発明の実施の形態2における外部メモリ制御部31の概略構成を示すブロック図である。
【図10】 本発明の実施の形態3における外部メモリ制御部41の概略構成を示すブロック図である。
【図11】 本発明の実施の形態4における外部メモリ制御部51の概略構成を示すブロック図である。
【図12】 本発明の実施の形態4における外部メモリ制御部51で使用されるパケットを説明するための図である。
【図13】 外部メモリインタフェース53がキャッシュメモリ部52にデータをアップロードするときに生成されるパケットPA_EXを説明するための図である。
【図14】 外部メモリインタフェース53が外部メインメモリ25にデータをストアバックするときに生成されるパケットPA_EXを説明するための図である。
【図15】 キャッシュメモリ部52aによって生成される「外部メモリ書込み」を示すパケットPA_EXを示す図である。
【図16】 キャッシュメモリ部52bによって生成される「外部メモリアクセス動作」を示すパケットPA_EXを示す図である。
【図17】 本発明の実施の形態9における外部メモリ制御部61の概略構成を示すブロック図である。
【図18】 本発明の実施の形態10におけるデータ駆動型情報処理装置1aの概略構成を示すブロック図である。
【図19】 本発明の実施の形態10における処理コア10aおよび11aの概略構成を示すブロック図である。
【図20】 本発明の実施の形態11における外部メモリ制御部81の概略構成を示すブロック図である。
【図21】 本発明の実施の形態12における外部メモリ制御部91の概略構成を示すブロック図である。
【図22】 本発明の実施の形態13における外部メモリ制御部91’の概略構成を示すブロック図である。
【図23】 従来のデータ駆動型情報処理システムの概略構成を示すブロック図である。
【図24】 データ駆動型情報処理装置101によって使用されるパケットを説明するための図である。
【図25】 データ駆動型情報処理装置101および外部メモリ102の概略構成を示すブロック図である。
【図26】 処理コア110および111の概略構成を示すブロック図である。
【図27】 処理コア112および113の概略構成を示すブロック図である。
【図28】 従来のデータ駆動型情報処理装置101内部にある外部メモリ制御部121の概略構成を示すブロック図である。
【符号の説明】
1,1a,101 データ駆動型情報処理装置、2,102 外部メモリ、3〜6,103〜106 データ伝送路、7,107 アクセス制御線、10,10a,11,11a,110〜113 処理コア、21,31,41,51,61a,61b,81,91,91’,121 外部メモリ制御部、22,32,42,52,62,82,92,92’,134 キャッシュメモリ部、23,33,43,53,53a,53b,63,135 外部メモリインタフェース、24,86,97,136 キャッシュメモリ、25,137 外部メインメモリ、34,903 パラメータレジスタ、54,64,95,126 合流部、55,65,94,123 分岐部、66,73 上りルータ、67,74 下りルータ、72,114 メインルータ、87,96,98 キャッシュメモリアクセス制御部、115 入出力制御部、116,117 SDRAM、122 発火制御部、124 内蔵メモリ制御部、125 内蔵メモリ、127 演算処理部、128 プログラム記憶部、901 マルチプレクサ、902 デマルチプレクサ。
Claims (17)
- 外部メモリに記憶されるデータの一部のコピーをキャッシュメモリに保持しながら処理を行なうデータ駆動型情報処理装置における外部メモリ制御装置であって、
所定のタイミングで前記外部メモリから規則的にデータを先読みする外部メモリインタフェースと、
前記外部メモリインタフェースによって先読みされたデータを前記キャッシュメモリに格納し、前記外部メモリに対するデータアクセス要求に応じて前記キャッシュメモリに対するデータアクセスを行なうキャッシュメモリ部とを含み、
前記キャッシュメモリ部が前記外部メモリに対するデータ読出し要求に応じて、前記キャッシュメモリの所定の領域からデータを読出したときに、前記外部メモリインタフェースは、前記外部メモリからデータを先読みする、外部メモリ制御装置。 - 前記キャッシュメモリ部が前記外部メモリに対するデータ読出し要求に応じて、前記キャッシュメモリのページの最終ワードを読出したときに、前記外部メモリインタフェースは、前記ページよりも所定ページだけ先のデータを前記外部メモリから先読みする、請求項1記載の外部メモリ制御装置。
- 前記外部メモリ制御装置はさらに、前記先読みの度合いに関する情報を格納するレジスタを含み、
前記キャッシュメモリ部が前記外部メモリに対するデータ読出し要求に応じて、前記キャッシュメモリの所定領域からデータを読出したときに、前記外部メモリインタフェースは、前記レジスタに格納された先読みの度合いに応じて前記外部メモリからデータを先読みする、請求項1または2記載の外部メモリ制御装置。 - 前記キャッシュメモリ部は、前記外部メモリに対するデータ読出し要求に応じて、前記キャッシュメモリの所定の領域からデータを読出したときに、アップロード要求を含んだ第1のパケットを生成して前記外部メモリインタフェースへ送出し、
前記外部メモリインタフェースは、前記アップロード要求に応じて、前記外部メモリから読出したデータを含んだ複数の第2のパケットを生成して前記キャッシュメモリ部へ送出し、
前記キャッシュメモリ部は、前記複数の第2のパケットに含まれるデータを前記キャッシュメモリに格納する、請求項1〜3のいずれかに記載の外部メモリ制御装置。 - 外部メモリに記憶されるデータの一部のコピーをキャッシュメモリに保持しながら処理を行なうデータ駆動型情報処理装置における外部メモリ制御装置であって、
所定のタイミングで前記外部メモリから規則的にデータを先読みする外部メモリインタフェースと、
前記外部メモリインタフェースによって先読みされたデータを前記キャッシュメモリに格納し、前記外部メモリに対するデータアクセス要求に応じて前記キャッシュメモリに対するデータアクセスを行なうキャッシュメモリ部とを含み、
前記キャッシュメモリ部が強制アップロード付き外部メモリ読出し要求を受けたときに、前記外部メモリインタフェースは前記外部メモリからデータを先読みする、外部メモリ制御装置。 - 外部メモリに記憶されるデータの一部のコピーをキャッシュメモリに保持しながら処理を行なうデータ駆動型情報処理装置における外部メモリ制御装置であって、
所定のタイミングで前記外部メモリから規則的にデータを先読みする外部メモリインタフェースと、
前記外部メモリインタフェースによって先読みされたデータを前記キャッシュメモリに格納し、前記外部メモリに対するデータアクセス要求に応じて前記キャッシュメモリに対するデータアクセスを行なうキャッシュメモリ部とを含み、
前記キャッシュメモリ部が前記外部メモリに対するデータ書込み要求に応じて、前記キャッシュメモリの所定の領域にデータを書込んだときに、前記外部メモリインタフェースは、前記キャッシュメモリに記憶されるデータを前記外部メモリにストアバックする、外部メモリ制御装置。 - 前記キャッシュメモリ部が前記外部メモリに対するデータ書込み要求に応じて、前記キャッシュメモリのページの最終ワードにデータを書込んだときに、前記外部メモリインタフェースは、前記キャッシュメモリの前記ページに記憶されるデータを前記外部メモリにストアバックする、請求項6記載の外部メモリ制御装置。
- 前記キャッシュメモリ部は、前記外部メモリに対するデータ書込み要求に応じて、前記キャッシュメモリの所定の領域にデータを書込んだときに、ストアバック要求を含んだ第1のパケットを生成して前記外部メモリインタフェースへ送出し、
前記外部メモリインタフェースは、前記ストアバック要求に応じて、キャッシュ読出しを示すコードを含んだ複数の第2のパケットを生成して前記キャッシュメモリ部へ送出し、
前記キャッシュメモリ部は、前記キャッシュ読出しに応じて前記キャッシュメモリから読出したデータを含んだ複数の第3のパケットを生成して前記外部メモリインタフェースへ送出し、
前記外部メモリインタフェースは、前記第3のパケットに含まれるデータを前記外部メモリにストアバックする、請求項6または7記載の外部メモリ制御装置。 - 前記キャッシュメモリ部は、前記外部メモリに対するデータ書込み要求に応じて、前記キャッシュメモリの所定の領域にデータを書込んだときに、前記キャッシュメモリから読出したデータを含んだ複数のパケットを生成して前記外部メモリインタフェースへ送出し、
前記外部メモリインタフェースは、前記複数のパケットに含まれるデータを前記外部メモリにストアバックする、請求項6または7記載の外部メモリ制御装置。 - 外部メモリに記憶されるデータの一部のコピーをキャッシュメモリに保持しながら処理を行なうデータ駆動型情報処理装置における外部メモリ制御装置であって、
所定のタイミングで前記外部メモリから規則的にデータを先読みする外部メモリインタフェースと、
前記外部メモリインタフェースによって先読みされたデータを前記キャッシュメモリに格納し、前記外部メモリに対するデータアクセス要求に応じて前記キャッシュメモリに対するデータアクセスを行なうキャッシュメモリ部とを含み、
前記キャッシュメモリ部が強制ストアバック付き外部メモリ書込み要求を受けたときに、前記外部メモリインタフェースは前記外部メモリにデータをストアバックする、外部メモリ制御装置。 - 前記キャッシュメモリ部は、外部メモリアクセス動作要求に応じて、前記外部メモリのモード設定パラメータを含んだパケットを生成して前記外部メモリインタフェースへ送出し、
前記外部メモリインタフェースは、前記パケットに含まれるモード設定パラメータを前記外部メモリに設定する、請求項1〜10のいずれかに記載の外部メモリ制御装置。 - 前記キャッシュメモリは、1組のデータ読出し線およびデータ書込み線を有し、
前記キャッシュメモリ部は、前記外部メモリに対するデータアクセス要求に応じて、前記1組のデータ読み出し線およびデータ書込み線を用いて、前記キャッシュメモリに対してアクセスし、所定のタイミングで前記外部メモリから規則的にデータを先読みし、前記1組のデータ読出し線およびデータ書込み線を用いて、前記先読みしたデータを前記キャッシュメモリに格納するキャッシュメモリアクセス制御部を含む、請求項1〜11のいずれかに記載の外部メモリ制御装置。 - 前記キャッシュメモリは、2組のデータ読出し線およびデータ書込み線を有し、
前記キャッシュメモリ部は、前記外部メモリに対するデータアクセス要求に応じて、前記2組のデータ読み出し線およびデータ書込み線の一方を用いて、前記キャッシュメモリに対してアクセスする第1のキャッシュメモリアクセス制御部と、
所定のタイミングで前記外部メモリから規則的にデータを先読みし、前記2組のデータ読出し線およびデータ書込み線の他方を用いて、前記先読みしたデータを前記キャッシュメモリに格納する第2のキャッシュメモリアクセス制御部とを含む、請求項1〜11のいずれかに記載の外部メモリ制御装置。 - 前記キャッシュメモリは、1組のデータ読出し線およびデータ書込み線を有し、
前記キャッシュメモリ部は、前記外部メモリに対するデータアクセス要求に応じて、前記1組のデータ読出し線およびデータ書込み線を用いて、前記キャッシュメモリに対してアクセスする第1のキャッシュメモリアクセス制御部と、
所定のタイミングで前記外部メモリから規則的にデータを先読みし、前記1組のデータ読出し線およびデータ書込み線を用いて、前記先読みしたデータを前記キャッシュメモリに格納する第2のキャッシュメモリアクセス制御部と、
前記1組のデータ読出し線およびデータ書込み線を切替えて前記第1のキャッシュメモリアクセス制御部または第2のキャッシュメモリアクセス制御部に接続する選択部と、
前記選択部の切替えを示す情報を保持するレジスタとを含む、請求項1〜11のいずれかに記載の外部メモリ制御装置。 - 外部メモリに記憶されるデータの一部のコピーをキャッシュメモリに保持しながら処理を行なうデータ駆動型情報処理装置における外部メモリ制御装置であって、
所定のタイミングで前記外部メモリから規則的にデータを先読みする複数の外部メモリインタフェースと、
前記複数の外部メモリインタフェースによって先読みされたデータを選択的に送出するルータと、
前記ルータによって選択的に送出されたデータを前記キャッシュメモリに格納し、前記外部メモリに対するデータアクセス要求に応じて前記キャッシュメモリに対するデータアクセスを行なう複数のキャッシュメモリ部とを含む、外部メモリ制御装置。 - 前記キャッシュメモリ部は、非同期かつ自律分散的に動作し、
前記外部メモリインタフェースは、前記外部メモリのベースクロックに同期して前記外部メモリに対するバーストアクセスを行い、
前記キャッシュメモリ部と前記外部メモリインタフェースとは、互いに非同期かつ独立並列に動作する、請求項1〜15のいずれかに記載の外部メモリ制御装置。 - 外部メモリに記憶されるデータの一部のコピーをキャッシュメモリに保持しながら処理を行なうデータ駆動型情報処理装置であって、
第1のパケットを選択的に送出するメインルータと、
前記メインルータから選択的に送出された第1のパケットに応じて演算処理を実行し、所定のタイミングでアップロード要求を含んだ第2のパケットを送出する複数の処理コアと、
前記アップロード要求を受けて、前記外部メモリから規則的にデータを先読みする複数の外部メモリインタフェースと、
前記複数の処理コアから送出された前記第2のパケットを前記複数の外部メモリインタフェースへ選択的に送出するルータとを含み、
前記処理コアは、前記外部メモリインタフェースによって先読みされたデータを前記キャッシュメモリに格納し、前記第1のパケットに含まれる外部メモリに対するデータアクセス要求に応じて前記キャッシュメモリに対するアクセスを行なう、データ駆動型情報処理装置。
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